JPS6146058A - 半導体装置およびその読み出し方法 - Google Patents
半導体装置およびその読み出し方法Info
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- JPS6146058A JPS6146058A JP59166369A JP16636984A JPS6146058A JP S6146058 A JPS6146058 A JP S6146058A JP 59166369 A JP59166369 A JP 59166369A JP 16636984 A JP16636984 A JP 16636984A JP S6146058 A JPS6146058 A JP S6146058A
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- JP
- Japan
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- well
- memory cell
- memory
- mis
- semiconductor device
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置ならびにその読み出し方法に関し
、特にＥＥＦＲＯＭに適用して有効な技術に関するもの
である。
、特にＥＥＦＲＯＭに適用して有効な技術に関するもの
である。
、［背景技術］
プログラム可能な不揮発性ＲＯＭ （Ｒｅａｄ Ｏｎｌ
ｙＭｅｍｏｒｙ）として、Ｅ Ｐ （Ｅｒａｓａｂｌｅ
＆ ＰｒｏｇｒａｍＩＩｌａ−ｂｌｅ） ＲＯＭが知
られている。また、さらに集積度を向上したものとして
Ｅ Ａ （Ｅ １ｅｃｔｒｉｃａｌｌｙ Ａ １ｔｅ−
ｒａｂｌｅ）あるいはＥ Ｅ Ｐ （Ｅ １ｅｃｔｒｉ
ｃａｌｌｙ Ｅ ｒａＳａｂｌｅ＆ Ｐ ｒｏｇｒａｍ
ｍａｂｌｅ） ＲＯＭが知られている。たとえば、Ｍ
Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄｅ
Ｓ ｅｍｉｃｏｎ−ｄｕｃｔｏｒ）形のＥＥＰＲＯＭ
として、 １９８２年ＩＥＤＭテクニカルダイジェスト
第７３３頁に記載されたものがある。このＥＥＰＲＯＭ
は、高耐圧ＭＮＯ８を用いた１メモリセルあたり２素子
の構成であって、ストライプ状Ｐウェルによってバイト
消去を可能としている。ＥＥＦＲＯＭの１メモリセルの
断面を第１図に示す。図において、符号１はＮ型シリコ
ン半導体基板を示し、この基板１にＰ型ウェル２を形成
している。そして、比較的厚い５ｉ０２絶縁層３に囲ま
れたＰ型ウェル２内４；は。
ｙＭｅｍｏｒｙ）として、Ｅ Ｐ （Ｅｒａｓａｂｌｅ
＆ ＰｒｏｇｒａｍＩＩｌａ−ｂｌｅ） ＲＯＭが知
られている。また、さらに集積度を向上したものとして
Ｅ Ａ （Ｅ １ｅｃｔｒｉｃａｌｌｙ Ａ １ｔｅ−
ｒａｂｌｅ）あるいはＥ Ｅ Ｐ （Ｅ １ｅｃｔｒｉ
ｃａｌｌｙ Ｅ ｒａＳａｂｌｅ＆ Ｐ ｒｏｇｒａｍ
ｍａｂｌｅ） ＲＯＭが知られている。たとえば、Ｍ
Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄｅ
Ｓ ｅｍｉｃｏｎ−ｄｕｃｔｏｒ）形のＥＥＰＲＯＭ
として、 １９８２年ＩＥＤＭテクニカルダイジェスト
第７３３頁に記載されたものがある。このＥＥＰＲＯＭ
は、高耐圧ＭＮＯ８を用いた１メモリセルあたり２素子
の構成であって、ストライプ状Ｐウェルによってバイト
消去を可能としている。ＥＥＦＲＯＭの１メモリセルの
断面を第１図に示す。図において、符号１はＮ型シリコ
ン半導体基板を示し、この基板１にＰ型ウェル２を形成
している。そして、比較的厚い５ｉ０２絶縁層３に囲ま
れたＰ型ウェル２内４；は。
スイッチングＭＯＳトランジスタ（以下ＭＯ５Ｔと称す
る）とＭＮＯＳトランジスタ（以下ＭＮＯ３Ｔと称する
）とが互いに直列接続した状態で形成されている。すな
わち、ＭＯ３Ｔのゲート電極４および５ｉ０２ゲート酸
化膜５の下方両側に形成されたソース７およびドレイン
６のうち、ソース７はＭ Ｎ ＯＳ Ｔのドレイン７と
もなっている０ＭＮ０５Ｔのドレイン７とソース８とが
形成するチャネルの上方には、極薄の５ｉ０２膜９とＳ
ｉ３Ｎ４膜１０とが形成されこの上にＭＮＯＳＴのゲー
ト電極１１が形成されている。
る）とＭＮＯＳトランジスタ（以下ＭＮＯ３Ｔと称する
）とが互いに直列接続した状態で形成されている。すな
わち、ＭＯ３Ｔのゲート電極４および５ｉ０２ゲート酸
化膜５の下方両側に形成されたソース７およびドレイン
６のうち、ソース７はＭ Ｎ ＯＳ Ｔのドレイン７と
もなっている０ＭＮ０５Ｔのドレイン７とソース８とが
形成するチャネルの上方には、極薄の５ｉ０２膜９とＳ
ｉ３Ｎ４膜１０とが形成されこの上にＭＮＯＳＴのゲー
ト電極１１が形成されている。
このようなＥＥＰＲＯＭの１メモリセルは第２図および
第３図に示すように互いにマトリックス状にワード線と
データ線で相互に接続されている。
第３図に示すように互いにマトリックス状にワード線と
データ線で相互に接続されている。
すなわち、第１行目のメモリセルＣｌ１ＦＣＩ２・・・
のＭＯ５ＴならびにＭＮＯＳＴのゲートは、各々ワード
線ＷＬｓならびにＷｉｍによって相互接続され、第２行
目のメモリセルＣ２１ｔＣ２２・・・のＭＯ３Ｔならび
にＭＮＯＳＴのゲートは、各々ワード線Ｗ２ｇならびに
Ｗ２ｍによって相互接続されている。
のＭＯ５ＴならびにＭＮＯＳＴのゲートは、各々ワード
線ＷＬｓならびにＷｉｍによって相互接続され、第２行
目のメモリセルＣ２１ｔＣ２２・・・のＭＯ３Ｔならび
にＭＮＯＳＴのゲートは、各々ワード線Ｗ２ｇならびに
Ｗ２ｍによって相互接続されている。
また、第１列目のメモリセルｃｌ、、ｃ２．・・・のＭ
Ｏ３Ｔのドレインはデータ線Ｄ１によって相互接続され
、第２列目のメモリセルｃ、２．ｃ２２・・・のドレイ
ンはデータ線Ｄ２によって相互接続されている。各列に
配列されたＭＮＯＳＴのソースは、各々、電位供給線Ｖ
ＬＩ ｔ ＶＬ２・・・によって相互接続されている。
Ｏ３Ｔのドレインはデータ線Ｄ１によって相互接続され
、第２列目のメモリセルｃ、２．ｃ２２・・・のドレイ
ンはデータ線Ｄ２によって相互接続されている。各列に
配列されたＭＮＯＳＴのソースは、各々、電位供給線Ｖ
ＬＩ ｔ ＶＬ２・・・によって相互接続されている。
また、このようなメモリセルの配列において、前述した
Ｐウェル２はデータ線Ｄ Ｉｔ Ｄ ２・・・に各々接
続されたメモリセル（ＣｔｔｙＣ２１・・・） ｔ （
ＣＩ２ Ｆ Ｃ２□・・・）を各々分離している。
Ｐウェル２はデータ線Ｄ Ｉｔ Ｄ ２・・・に各々接
続されたメモリセル（ＣｔｔｙＣ２１・・・） ｔ （
ＣＩ２ Ｆ Ｃ２□・・・）を各々分離している。
換言すれば、データ線方向にウェル分離が施されている
。
。
ところで、このようなＥＥＦＲＯＭのデータ変更である
消去ならびに書込みは、前述したＳｉＯ２膜９と５ｔ３
Ｎ４膜１ｏとの界面の電荷蓄積部に電子や正孔をトラッ
プすることによってなされている。たとえば、消去する
ためにＰウェル２に高電圧をかけるとともに、ＭＮＯＳ
Ｔのゲートを接地し、トラップにホールを注入してｔす
る。このように書込み、消去することにより、消去した
ＭＮＯＳＴをノーマリオンにし、また書込んだＭＮＯＳ
Ｔをノーマリオフとすることができる。第２＠および第
３図を参照して読み出しならびに書き込みについて更に
詳しく説明する。
消去ならびに書込みは、前述したＳｉＯ２膜９と５ｔ３
Ｎ４膜１ｏとの界面の電荷蓄積部に電子や正孔をトラッ
プすることによってなされている。たとえば、消去する
ためにＰウェル２に高電圧をかけるとともに、ＭＮＯＳ
Ｔのゲートを接地し、トラップにホールを注入してｔす
る。このように書込み、消去することにより、消去した
ＭＮＯＳＴをノーマリオンにし、また書込んだＭＮＯＳ
Ｔをノーマリオフとすることができる。第２＠および第
３図を参照して読み出しならびに書き込みについて更に
詳しく説明する。
第２ｙＡにおいて、選択ビットとしてメモリセルＣ１１
のデータを読みだす場合には、メモリセルＣ１１のワー
ドａＷ１ｓにたとえば５ｖをかけ、ワード線Ｗ１ｍなら
びに非選択ビットのメモリセルＣ２Ｉ・・・のワード＠
Ｗ ２ ｓ・・・およびＷ２ｍと、 ＶＬ、Ｉ、 Ｖ
Ｌ２・・・線を接地する。従って、選択ビットのメモリ
セルＣ２１のＭＯ３ＴのみがオンとなりこのビットのＭ
ＮＯＳＴの情報がデータ線り＋上に読み出せる。なお、
この場合データ線Ｄ１のみアドレスされていて他のデー
タ線Ｄ２・・・はオープン状態である。
のデータを読みだす場合には、メモリセルＣ１１のワー
ドａＷ１ｓにたとえば５ｖをかけ、ワード線Ｗ１ｍなら
びに非選択ビットのメモリセルＣ２Ｉ・・・のワード＠
Ｗ ２ ｓ・・・およびＷ２ｍと、 ＶＬ、Ｉ、 Ｖ
Ｌ２・・・線を接地する。従って、選択ビットのメモリ
セルＣ２１のＭＯ３ＴのみがオンとなりこのビットのＭ
ＮＯＳＴの情報がデータ線り＋上に読み出せる。なお、
この場合データ線Ｄ１のみアドレスされていて他のデー
タ線Ｄ２・・・はオープン状態である。
第３図において、選択ビットとしてメモリセルＣ１＋に
データを書き込む場合には、メモルセルＣ０のワード線
Ｗ１ｇにたとえば５ｖをかけ、ワード線Ｗｉｇに高電圧
たとえばＶＰ＝１５Ｖをかける。
データを書き込む場合には、メモルセルＣ０のワード線
Ｗ１ｇにたとえば５ｖをかけ、ワード線Ｗｉｇに高電圧
たとえばＶＰ＝１５Ｖをかける。
他のワード線Ｗ２ｓ、 Ｗ２＋＋＋・・・ならびにデー
タ線Ｄ＋を接地するとともにＶ Ｌ ＋ 、 Ｖ Ｌ
２・・・線には抵抗Ｒ＋ 、 Ｒ２・・・を介して電圧
Ｖｉを印加する。
タ線Ｄ＋を接地するとともにＶ Ｌ ＋ 、 Ｖ Ｌ
２・・・線には抵抗Ｒ＋ 、 Ｒ２・・・を介して電圧
Ｖｉを印加する。
このＶｉは、たとえばほぼ１５Ｖである。従って。
選択ビットのメモリセルＣＩＩのＭＯ３Ｔのみがオンし
、チャネル電位はほぼＯｖとなり、このビットのＭ Ｎ
ＯＳ Ｔのゲート絶縁膜に高電圧１５Ｖがかかり１ＭＮ
０３Ｔのしきい電圧が変化し、＠き込むことができる。
、チャネル電位はほぼＯｖとなり、このビットのＭ Ｎ
ＯＳ Ｔのゲート絶縁膜に高電圧１５Ｖがかかり１ＭＮ
０３Ｔのしきい電圧が変化し、＠き込むことができる。
アドレスされていないデータ線Ｄ２・・・はオーブン状
態であるから、メモリセルＣＩ２はＶｉによって書込み
禁止状態であり、またメモリセルＣ２２は最悪の場合は
ほぼしきい電圧分しかかかっていない。
態であるから、メモリセルＣＩ２はＶｉによって書込み
禁止状態であり、またメモリセルＣ２２は最悪の場合は
ほぼしきい電圧分しかかかっていない。
以上説明した従来のＥＥＰＲＯＭならびにその回路動作
において、各メモリセルのＭＯＳＴは必須のものとなっ
ている。なぜならば、各データ線上にメモリセルが並列
に、接続されているので読み出し時に非選択ビットのメ
モリセルのうちノーマリオンとなっているものを排除し
なければ同一データ線上のメモリセル間のアドレ、スの
選択性が失なわれるからである。このように、従来のＥ
ＡならびにＥＥＰＲＯＭにおいては、１メモリｔル当た
りＭＯＳＴとＭＮＯＳＴとの２素子を必要とし、ＥＦＲ
ＯＭより集積密度が劣り、集積度向上の点で難点があっ
た。
において、各メモリセルのＭＯＳＴは必須のものとなっ
ている。なぜならば、各データ線上にメモリセルが並列
に、接続されているので読み出し時に非選択ビットのメ
モリセルのうちノーマリオンとなっているものを排除し
なければ同一データ線上のメモリセル間のアドレ、スの
選択性が失なわれるからである。このように、従来のＥ
ＡならびにＥＥＰＲＯＭにおいては、１メモリｔル当た
りＭＯＳＴとＭＮＯＳＴとの２素子を必要とし、ＥＦＲ
ＯＭより集積密度が劣り、集積度向上の点で難点があっ
た。
［発明の目的］
本発明の目的は、集積度を向上した半導体装置ならびに
その読み出し方法を提供するものである。
その読み出し方法を提供するものである。
本発明の上記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ワード線に沿って配列される各行のメモリセ
ルを、各々、各行毎にウェルもしくは絶縁物によって囲
まれたウェルによって分離した構造としたので、非選択
ビットのメモリセルに対応したウェルにバックバイアス
をかけることができ。
ルを、各々、各行毎にウェルもしくは絶縁物によって囲
まれたウェルによって分離した構造としたので、非選択
ビットのメモリセルに対応したウェルにバックバイアス
をかけることができ。
このため、スイッチングＭＯ３）−ランジスタを省略で
き集積度を向上した１素子／１ビツトの半導体装置なら
びにその読み出し方法を達成するものである。
き集積度を向上した１素子／１ビツトの半導体装置なら
びにその読み出し方法を達成するものである。
［実施例コ
以下本発明の半導体装置ならびにその読み出し方法の好
ましい実施例を第４図から第６図を参照して説明する。
ましい実施例を第４図から第６図を参照して説明する。
第４図はＳ ＯＩ （Ｓｉｌｉｃｏｎｅ Ｏｎ Ｉ ｎ
５ｕｌａｔｏｒ）技術を用いて製造した場合の本発明に
よる半導体装置の１メモリセルの断面図を示す。図にお
いて。
５ｕｌａｔｏｒ）技術を用いて製造した場合の本発明に
よる半導体装置の１メモリセルの断面図を示す。図にお
いて。
符号２０はたとえばサファイア等の絶縁物である。
この絶縁物２０上には、ポリシリコンあるいはこれを再
結晶したもののＰ型ウェル２１が厚いＳｉＯ２膜２２に
凹まれて形成されている。ここでメモリセルとしてＭＩ
Ｓ素子のうちＭＮＯＳ型トランジスタ（ＭＮＯＳＴ）を
用いるのが好ましい０ＭＮ０ＳＴのソース、ドレインは
各々Ｐウェル２１の両側に５ｉＯｚ［２２に接して形成
され、ソース２３．ドレイン２４はＮ＋不純物を拡散し
て形成されている。ソース２３とドレイン２４間のチャ
ネル上には、下から順に、極薄のＳ ｉ Ｏ２膜２５、
Ｓ ｉ３ Ｎ４［２６，ゲート電極２７が形成されてい
る。
結晶したもののＰ型ウェル２１が厚いＳｉＯ２膜２２に
凹まれて形成されている。ここでメモリセルとしてＭＩ
Ｓ素子のうちＭＮＯＳ型トランジスタ（ＭＮＯＳＴ）を
用いるのが好ましい０ＭＮ０ＳＴのソース、ドレインは
各々Ｐウェル２１の両側に５ｉＯｚ［２２に接して形成
され、ソース２３．ドレイン２４はＮ＋不純物を拡散し
て形成されている。ソース２３とドレイン２４間のチャ
ネル上には、下から順に、極薄のＳ ｉ Ｏ２膜２５、
Ｓ ｉ３ Ｎ４［２６，ゲート電極２７が形成されてい
る。
このような構成を有するメモリセルは、第５図ならびに
第６図において示すように、データ線ならびにワード線
によって互いにマトリックス状に接続されてメモリアレ
イを形成している１本発明の特徴はウェル２１がこのメ
モリアレイにおいてどのような位置関係によって配置さ
れているかにあるが、これを説明する前に、各メモリセ
ルの結ＩＱ￥Ａ係を説明する。
第６図において示すように、データ線ならびにワード線
によって互いにマトリックス状に接続されてメモリアレ
イを形成している１本発明の特徴はウェル２１がこのメ
モリアレイにおいてどのような位置関係によって配置さ
れているかにあるが、これを説明する前に、各メモリセ
ルの結ＩＱ￥Ａ係を説明する。
第５図ならび第６図において、従来の２素子／セルの説
明に用いた第２図ならびに第３図の符号を、対応する構
成要素に対しては簡潔のために再度用いる１図において
、全体として符号Ｃ，，、Ｃ１２・・・ならびにＣ２１
９Ｃ２２・・・で示されるものは、各々、各メモリセル
である。第１行目のメモリセルｃｌ、、ｃ、２・・・の
、ＭＮＯＳＴのゲートは、各々ワード線Ｗ１ｍによって
相互接続され、第２行目のメモリセルＣ２１ｔＣ２２・
・・のＭＮＯＳＴのゲートは、各々ワード線Ｗ２ｍによ
って相互接続されている。また、第１列目のメモリセル
Ｃ，，，Ｃ２，・・・のＭＮＯＳＴのドレインはデータ
１ｉＡｏ ＋によって相互接続され、第２列目のメモリ
セルＣＩ’２ ｖ Ｃ２２・・・・のＭＮＯＳＴのドレ
インはデータ線Ｄ２によって相互接続されている。さら
に、各列に配列されたＭＮＯＳＴのソースは、各々、電
位供給線ＶＬ ｒ ｔ 、 Ｖ Ｌ ２・・・によって
相互接続されている。
明に用いた第２図ならびに第３図の符号を、対応する構
成要素に対しては簡潔のために再度用いる１図において
、全体として符号Ｃ，，、Ｃ１２・・・ならびにＣ２１
９Ｃ２２・・・で示されるものは、各々、各メモリセル
である。第１行目のメモリセルｃｌ、、ｃ、２・・・の
、ＭＮＯＳＴのゲートは、各々ワード線Ｗ１ｍによって
相互接続され、第２行目のメモリセルＣ２１ｔＣ２２・
・・のＭＮＯＳＴのゲートは、各々ワード線Ｗ２ｍによ
って相互接続されている。また、第１列目のメモリセル
Ｃ，，，Ｃ２，・・・のＭＮＯＳＴのドレインはデータ
１ｉＡｏ ＋によって相互接続され、第２列目のメモリ
セルＣＩ’２ ｖ Ｃ２２・・・・のＭＮＯＳＴのドレ
インはデータ線Ｄ２によって相互接続されている。さら
に、各列に配列されたＭＮＯＳＴのソースは、各々、電
位供給線ＶＬ ｒ ｔ 、 Ｖ Ｌ ２・・・によって
相互接続されている。
このような構成のメモリアレイにおいて、前述したウェ
ル２１は各行毎に分離されている。具体的には、第５図
および第６図で示すように、第１行目のメモリセルＣ，
，，Ｃ，２・・・には破線で示すウェルＷ１が形成され
、第２行目のメモリセルＣ２１、Ｃ２２・・・には同じ
く破線で示すウェルＷ２が形成されている。第４図との
対応によって説明すると、ウェルＷ１あるいはウェルＷ
２は、Ｐウェル２１に相当し図において紙面に直交する
方向にこのＰウェル２１が走っていることとなる。従っ
て、各行のウェル２１は、絶縁物２０および５ｔｏ２膜
２２によって囲まれていて各々互いに、電気的に分離さ
れている。
ル２１は各行毎に分離されている。具体的には、第５図
および第６図で示すように、第１行目のメモリセルＣ，
，，Ｃ，２・・・には破線で示すウェルＷ１が形成され
、第２行目のメモリセルＣ２１、Ｃ２２・・・には同じ
く破線で示すウェルＷ２が形成されている。第４図との
対応によって説明すると、ウェルＷ１あるいはウェルＷ
２は、Ｐウェル２１に相当し図において紙面に直交する
方向にこのＰウェル２１が走っていることとなる。従っ
て、各行のウェル２１は、絶縁物２０および５ｔｏ２膜
２２によって囲まれていて各々互いに、電気的に分離さ
れている。
第４図においては、ウェル２１はＳＯＩ技術を用いてそ
の分離を容易ならしめているが、第１図に示すように半
導体基板上に直接ウェル２１を形成してもよい、この場
合のウェルは他のウェルに対してＰＮ接合分分離れてい
る。
の分離を容易ならしめているが、第１図に示すように半
導体基板上に直接ウェル２１を形成してもよい、この場
合のウェルは他のウェルに対してＰＮ接合分分離れてい
る。
以上説明した構成を有する本発明の半導体装置が１素子
／セルとして構成できその集積度を向上できる理由をそ
の動作を説明することによって明らかとする。
／セルとして構成できその集積度を向上できる理由をそ
の動作を説明することによって明らかとする。
まず、メモリセルの消去はウェルＷ＋ 、ｗ２・・・単
位に行うことができる。すなわち、ウェルＷ１にたとえ
ばＶＰ＝１５Ｖの高電圧をかけるとともに、ワード線Ｗ
１ｍを接地することによって消去したメモリセルＣＩＩ
、ＣＩ２・・・をノーマルオンとすることができる。こ
の状態において、各メモリセルＣＩＩ、Ｃ１２・・・の
電荷蓄積部にはホールがトラップされることになる。書
込みの場合には逆に電子をトラップさせればよい。
位に行うことができる。すなわち、ウェルＷ１にたとえ
ばＶＰ＝１５Ｖの高電圧をかけるとともに、ワード線Ｗ
１ｍを接地することによって消去したメモリセルＣＩＩ
、ＣＩ２・・・をノーマルオンとすることができる。こ
の状態において、各メモリセルＣＩＩ、Ｃ１２・・・の
電荷蓄積部にはホールがトラップされることになる。書
込みの場合には逆に電子をトラップさせればよい。
第５図を参照して読み出しの動作を説明する。
選択ビットとしてたとえばメモリセルＣ口のデータを読
み出す場合には、すべてのワード線を一例として接地電
位におとし、選択ビットに対応するウェルＷ１を接地電
位とし、非選択ビットに対応するウェルＷ２・・・を−
ｖＢｅ電位とする。ここで。
み出す場合には、すべてのワード線を一例として接地電
位におとし、選択ビットに対応するウェルＷ１を接地電
位とし、非選択ビットに対応するウェルＷ２・・・を−
ｖＢｅ電位とする。ここで。
−Ｖ ｎｏは、非選択ビットのうちノーマリオンとなっ
ているメモリセルをカットオフするに充分なバックバイ
アス電位に選定される。従って、ノーマリオフの非選択
ビットは当然のことながら、ノーマリオンの非選択ビッ
トのメモリセルもバックバイアス電位−ＶＳＳによって
カットオフできる。そして、選択ビットのメモリセルＣ
１１のデータのみがデータ線ＤＩにとりこまれる。この
ように、従来はスイッチングＭｏＳトランジスタを必要
としていたが、ウェルにバックバイアスをかけることに
よって、情報のいかんにかかわらず非選択ビットをカッ
トオフできるので１素子／セル構成を可能としている。
ているメモリセルをカットオフするに充分なバックバイ
アス電位に選定される。従って、ノーマリオフの非選択
ビットは当然のことながら、ノーマリオンの非選択ビッ
トのメモリセルもバックバイアス電位−ＶＳＳによって
カットオフできる。そして、選択ビットのメモリセルＣ
１１のデータのみがデータ線ＤＩにとりこまれる。この
ように、従来はスイッチングＭｏＳトランジスタを必要
としていたが、ウェルにバックバイアスをかけることに
よって、情報のいかんにかかわらず非選択ビットをカッ
トオフできるので１素子／セル構成を可能としている。
また、ワード線方向に走るウェルの形成によってバイト
消去が容易なことも理解できる。なお、読み出し時、ア
ドレスされていない他のデータ線Ｄ２・・・はオープン
状態であり、各電位供給線ＶＬ、、ＶＬ２・・・は接地
されている。
消去が容易なことも理解できる。なお、読み出し時、ア
ドレスされていない他のデータ線Ｄ２・・・はオープン
状態であり、各電位供給線ＶＬ、、ＶＬ２・・・は接地
されている。
つぎに第６図を参照して書き込み動作を説明する０選択
ビットとしてたとえばメモリセルＣ■にデータを８き込
む場合には、すべてのウェルＷｌ。
ビットとしてたとえばメモリセルＣ■にデータを８き込
む場合には、すべてのウェルＷｌ。
Ｗ２・・・を接地電位とし、電位供給線ｖＬＩ、ｖＬ２
・・・に抵抗ＲＩ、Ｒ２・・・を介して電圧Ｖｉを印加
する。この電圧Ｖｉは、たとえば消去時の高電圧ｖｐ＝
ｔｓｖにほぼ等しい値を有している。
・・・に抵抗ＲＩ、Ｒ２・・・を介して電圧Ｖｉを印加
する。この電圧Ｖｉは、たとえば消去時の高電圧ｖｐ＝
ｔｓｖにほぼ等しい値を有している。
また、選択ビットのメモリセルＣ１１のワード線Ｗ１ｍ
にはＶｐ＝１５Ｖを印加し、他の非選択ビットのワード
線Ｗ ２ｒｔｒ・・・を接地し、さらに、選択ビットの
データ線Ｄ＋を接地電位、非選択ビットのデータ線Ｄ２
・・・をオープン状態とする。その結果、メモリセルＣ
ａｌ＋のみは書き込みがなされるが、他の非選択ビット
のメモリセルは書込み禁止状態となり書き込まれない。
にはＶｐ＝１５Ｖを印加し、他の非選択ビットのワード
線Ｗ ２ｒｔｒ・・・を接地し、さらに、選択ビットの
データ線Ｄ＋を接地電位、非選択ビットのデータ線Ｄ２
・・・をオープン状態とする。その結果、メモリセルＣ
ａｌ＋のみは書き込みがなされるが、他の非選択ビット
のメモリセルは書込み禁止状態となり書き込まれない。
［効果コ
（１）ワード線方向のメモリセルを他のワード線方向の
メモリセルからウェルもしくは絶縁物によって囲まれた
ウェルによって分離したことにより、ワード線間の選択
性をウェルにバックバイアスをかけて確保できるので、
１素子／セルとして集積度を向上することができる。
メモリセルからウェルもしくは絶縁物によって囲まれた
ウェルによって分離したことにより、ワード線間の選択
性をウェルにバックバイアスをかけて確保できるので、
１素子／セルとして集積度を向上することができる。
（２）ＳＯＩ技術を適用することによって、このウェル
形成を容易にでき集積度をさらに向上させることができ
る。
形成を容易にでき集積度をさらに向上させることができ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、フローティ
ングゲートとコントロールゲートからなる２重構造のゲ
ート電極を有するＭ Ｉ Ｓ ＦＥＴをメモリ素子とし
て用いる。たとえば、ＥＰＲＯＭ、ＥＥＰＲＯＭなどに
おいても、本発明は有効である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、フローティ
ングゲートとコントロールゲートからなる２重構造のゲ
ート電極を有するＭ Ｉ Ｓ ＦＥＴをメモリ素子とし
て用いる。たとえば、ＥＰＲＯＭ、ＥＥＰＲＯＭなどに
おいても、本発明は有効である。
［利用分野］
本発明ノ技術はＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性
半導体装置に適用して有効であるが、ワード線方向のメ
モリセルを電気的に絶縁物に・よって他の領域と分離し
、読み出し時にこの領域にバックバイアスをかけるとい
う思想は他の半導体装置に広く適用可能である。
半導体装置に適用して有効であるが、ワード線方向のメ
モリセルを電気的に絶縁物に・よって他の領域と分離し
、読み出し時にこの領域にバックバイアスをかけるとい
う思想は他の半導体装置に広く適用可能である。
第１図は２素子／セルのＥＥＰＲＯＭのメモリセルの断
面図、 第２図および第３図は２素子／セルのＥＥＰＲＯＭのメ
モリアレイの結線図。 第４図は本発明による１素子／セルのＥＥＰＲＯＭのメ
モリセルの断面図、 第５図および第６図は本発明による１素子／セルのＥ
Ｅ Ｐ ＲＯＭのメモリアレイの結線図である。 １・・・Ｎ型半導体基板、２，２１・・・Ｐウェル、３
．５，９，２２，２５・・・５ｉ０２膜、６，７゜２３
・・・ソース、７，８，２４・・・ドレイン、４゜１１
．２７・・・ゲート電極、１０，２６・・・Ｓｉ３Ｎ４
膜、２０・・・絶縁物、 Ｗｌｓ、 Ｗ２ｓ・・・ワー
ド線。 Ｗｌｍ、 Ｗ２ｍ＝・ワード線、Ｄ Ｉ ＋ ０２ ’
・・データ線、ａｌｌ、 ｃ１２． ｃ２１． ｃ２２
−・メモリセ）Ｌｔ、 Ｖ Ｌ ＋ 。 ＶＬ２・・・電位供給線、Ｗｌ ｊ Ｗ２・・・ウェル
。
面図、 第２図および第３図は２素子／セルのＥＥＰＲＯＭのメ
モリアレイの結線図。 第４図は本発明による１素子／セルのＥＥＰＲＯＭのメ
モリセルの断面図、 第５図および第６図は本発明による１素子／セルのＥ
Ｅ Ｐ ＲＯＭのメモリアレイの結線図である。 １・・・Ｎ型半導体基板、２，２１・・・Ｐウェル、３
．５，９，２２，２５・・・５ｉ０２膜、６，７゜２３
・・・ソース、７，８，２４・・・ドレイン、４゜１１
．２７・・・ゲート電極、１０，２６・・・Ｓｉ３Ｎ４
膜、２０・・・絶縁物、 Ｗｌｓ、 Ｗ２ｓ・・・ワー
ド線。 Ｗｌｍ、 Ｗ２ｍ＝・ワード線、Ｄ Ｉ ＋ ０２ ’
・・データ線、ａｌｌ、 ｃ１２． ｃ２１． ｃ２２
−・メモリセ）Ｌｔ、 Ｖ Ｌ ＋ 。 ＶＬ２・・・電位供給線、Ｗｌ ｊ Ｗ２・・・ウェル
。
Claims (1)
- 【特許請求の範囲】 １、ワード線ならびにデータ線によってメモリ素子をマ
トリックス状に配列した半導体装置において、前記各メ
モリ素子は１個のＭＩＳ素子より構成され、前記ワード
線は各行毎に配列された前記ＭＩＳ素子のゲート電極に
相互に接続され、前記データ線は各列毎に配列された前
記ＭＩＳ素子のドレイン電極に相互に接続され、前記各
ワード線に接続された各々複数個のＭＩＳ素子は、各々
、同一のウェル内に形成されたことを特徴とする半導体
装置。 ２、前記ウェルが絶縁物によって囲まれていることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、ワード線ならびにデータ線によつてマトリックス状
に配列されるメモリ素子を１個のＭＩＳ素子により形成
し、各行毎に配列される前記ＭＩＳ素子のドレイン電極
を前記データ線に相互に接続し、前記ワード線に接続さ
れた各々複数個のＭＩＳ素子を、各々、同一のウェル内
に形成し、各メモリ素子の読み出し時に非選択ビットに
対応する前記ウェルにバックバイアスをかけ、もって、
非選択ビットのメモリ素子をカットオフすることを特徴
とする半導体装置の読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166369A JPS6146058A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置およびその読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166369A JPS6146058A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置およびその読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146058A true JPS6146058A (ja) | 1986-03-06 |
Family
ID=15830127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166369A Pending JPS6146058A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置およびその読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197175A (ja) * | 1989-01-26 | 1990-08-03 | Casio Comput Co Ltd | 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 |
| JPH04352362A (ja) * | 1991-05-29 | 1992-12-07 | Rohm Co Ltd | 半導体装置 |
| WO1999038213A1 (en) * | 1998-01-26 | 1999-07-29 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
-
1984
- 1984-08-10 JP JP59166369A patent/JPS6146058A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197175A (ja) * | 1989-01-26 | 1990-08-03 | Casio Comput Co Ltd | 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 |
| JPH04352362A (ja) * | 1991-05-29 | 1992-12-07 | Rohm Co Ltd | 半導体装置 |
| WO1999038213A1 (en) * | 1998-01-26 | 1999-07-29 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| JPH11274420A (ja) * | 1998-01-26 | 1999-10-08 | Sony Corp | メモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法 |
| EP0971416A4 (en) * | 1998-01-26 | 2000-08-09 | Sony Corp | STORAGE ARRANGEMENT AND METHOD FOR THEIR PRODUCTION, AND INTEGRATED CIRCUIT AND METHOD FOR THE PRODUCTION OF A SEMICONDUCTOR ARRANGEMENT |
| US6285055B1 (en) | 1998-01-26 | 2001-09-04 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
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