JPH11274864A - 差動増幅回路及び半導体集積回路並びにビデオテープレコーダ - Google Patents
差動増幅回路及び半導体集積回路並びにビデオテープレコーダInfo
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- JPH11274864A JPH11274864A JP6987598A JP6987598A JPH11274864A JP H11274864 A JPH11274864 A JP H11274864A JP 6987598 A JP6987598 A JP 6987598A JP 6987598 A JP6987598 A JP 6987598A JP H11274864 A JPH11274864 A JP H11274864A
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Abstract
(57)【要約】
【課題】 差動増幅回路における１／ｆノイズの低下を
図ることにある。 【解決手段】 差動結合された二つのＭＯＳトランジス
タの負荷（Ｒ１，Ｒ２）及び電流源（Ｒ３）を抵抗で構
成し、且つ、レベルシフト回路の出力端子と高電位側電
源との間に設けられた利得制御のための第１負荷抵抗
（Ｒ４）と、上記レベルシフト回路の出力端子と低電位
側電源との間に設けられた利得制御のための第２負荷抵
抗（Ｒ５）との少なくともいずれかを含んで差動増幅回
路を構成する。１／ｆノイズ雑音は、ＭＯＳ界面付近に
存在する再結合中心によって引き起こされるキャリア密
度のゆらぎ及び移動度の二つが大きな原因とされてお
り、差動結合された二つのＭＯＳトランジスタの負荷
（Ｒ１，Ｒ２）及び電流源（Ｒ３）を抵抗で構成するこ
とで、１／ｆノイズ雑音の低減を図る。
図ることにある。 【解決手段】 差動結合された二つのＭＯＳトランジス
タの負荷（Ｒ１，Ｒ２）及び電流源（Ｒ３）を抵抗で構
成し、且つ、レベルシフト回路の出力端子と高電位側電
源との間に設けられた利得制御のための第１負荷抵抗
（Ｒ４）と、上記レベルシフト回路の出力端子と低電位
側電源との間に設けられた利得制御のための第２負荷抵
抗（Ｒ５）との少なくともいずれかを含んで差動増幅回
路を構成する。１／ｆノイズ雑音は、ＭＯＳ界面付近に
存在する再結合中心によって引き起こされるキャリア密
度のゆらぎ及び移動度の二つが大きな原因とされてお
り、差動結合された二つのＭＯＳトランジスタの負荷
（Ｒ１，Ｒ２）及び電流源（Ｒ３）を抵抗で構成するこ
とで、１／ｆノイズ雑音の低減を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路にお
けるフリッカ雑音の低減化技術に関し、例えば差動増幅
回路を含む半導体集積回路やそれを含むビデオテープレ
コーダに適用して有効な技術に関する。
けるフリッカ雑音の低減化技術に関し、例えば差動増幅
回路を含む半導体集積回路やそれを含むビデオテープレ
コーダに適用して有効な技術に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタで最も重要な雑音は
フリッカ雑音であり、その周波数特性の形から１／ｆノ
イズとも呼ばれる。この雑音はＭＯＳ界面付近に存在す
る再結合中心によって引き起こされるキャリア密度のゆ
らぎ、及び移動度の二つが大きな原因とされる。
フリッカ雑音であり、その周波数特性の形から１／ｆノ
イズとも呼ばれる。この雑音はＭＯＳ界面付近に存在す
る再結合中心によって引き起こされるキャリア密度のゆ
らぎ、及び移動度の二つが大きな原因とされる。
【０００３】１／ｆノイズは低周波で問題となるため、
例えばＶＴＲのコントロールヘッドから再生信号のよう
に低周波で、かつ振幅が小さい場合の増幅アンプにとっ
ては最も問題視される雑音とされる。
例えばＶＴＲのコントロールヘッドから再生信号のよう
に低周波で、かつ振幅が小さい場合の増幅アンプにとっ
ては最も問題視される雑音とされる。
【０００４】尚、フリッカ雑音について記載された文献
の例としては、「超ＬＳＩのためのアナログ集積回路設
計技術−下Ｐ２１８，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤ
ー共著、永田穣監訳、培風館」がある。
の例としては、「超ＬＳＩのためのアナログ集積回路設
計技術−下Ｐ２１８，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤ
ー共著、永田穣監訳、培風館」がある。
【０００５】
【発明が解決しようとする課題】例えば、ＶＴＲ（ビデ
オ・テープ・レコーダ）のコントロールヘッドからの再
生信号は振幅が０．５ｍＶと極小であるため、一般的に
は増幅度が６０ｄＢ程度のＣＭＯＳ差動増幅回路が用い
られているが、同一回路を用いているにもかかわらず、
１．０μｍプロセスから０．８μｍプロセスへ微細化し
た場合には、１／ｆノイズが多くなるのが知られ、今後
さらに微細化が進むと、１／ｆノイズはさらに多くなっ
てしまうことが考えられる。１／ｆノイズが多いと、例
えばＶＴＲのサーボ機能を有する半導体集積回路に適用
した場合、サーボ回路の誤動作を招くおそれがある。
オ・テープ・レコーダ）のコントロールヘッドからの再
生信号は振幅が０．５ｍＶと極小であるため、一般的に
は増幅度が６０ｄＢ程度のＣＭＯＳ差動増幅回路が用い
られているが、同一回路を用いているにもかかわらず、
１．０μｍプロセスから０．８μｍプロセスへ微細化し
た場合には、１／ｆノイズが多くなるのが知られ、今後
さらに微細化が進むと、１／ｆノイズはさらに多くなっ
てしまうことが考えられる。１／ｆノイズが多いと、例
えばＶＴＲのサーボ機能を有する半導体集積回路に適用
した場合、サーボ回路の誤動作を招くおそれがある。
【０００６】本発明の目的は、１／ｆノイズの低下を図
るための技術を提供することにある。
るための技術を提供することにある。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、差動結合された二つのＭＯＳト
ランジスタ（ＭＮ１，ＭＮ２）と、上記二つのＭＯＳト
ランジスタの差動出力信号のレベルをシフトするレベル
シフト回路（１１２）と、上記レベルシフト回路の出力
信号に基づいて外部負荷を駆動するための出力回路（１
１３）とを含んで差動増幅回路が構成されるとき、上記
差動結合された二つのＭＯＳトランジスタの負荷（Ｒ
１，Ｒ２）及び電流源（Ｒ３）を抵抗で構成し、さらに
上記レベルシフト回路の出力端子と高電位側電源との間
に設けられた利得制御のための第１負荷抵抗（Ｒ４）
と、上記レベルシフト回路の出力端子と低電位側電源と
の間に設けられた利得制御のための第２負荷抵抗（Ｒ
５）との少なくともいずれかを設ける。
ランジスタ（ＭＮ１，ＭＮ２）と、上記二つのＭＯＳト
ランジスタの差動出力信号のレベルをシフトするレベル
シフト回路（１１２）と、上記レベルシフト回路の出力
信号に基づいて外部負荷を駆動するための出力回路（１
１３）とを含んで差動増幅回路が構成されるとき、上記
差動結合された二つのＭＯＳトランジスタの負荷（Ｒ
１，Ｒ２）及び電流源（Ｒ３）を抵抗で構成し、さらに
上記レベルシフト回路の出力端子と高電位側電源との間
に設けられた利得制御のための第１負荷抵抗（Ｒ４）
と、上記レベルシフト回路の出力端子と低電位側電源と
の間に設けられた利得制御のための第２負荷抵抗（Ｒ
５）との少なくともいずれかを設ける。
【０００９】上記した手段によれば、上記差動結合され
た二つのＭＯＳトランジスタの負荷（Ｒ１，Ｒ２）及び
電流源（Ｒ３）を抵抗で構成することは、それを能動素
子で形成する場合に比べて、１／ｆノイズの低減を達成
する。
た二つのＭＯＳトランジスタの負荷（Ｒ１，Ｒ２）及び
電流源（Ｒ３）を抵抗で構成することは、それを能動素
子で形成する場合に比べて、１／ｆノイズの低減を達成
する。
【００１０】また、上記負荷抵抗に代えて、上記レベル
シフト回路の出力ノードと高電位側電源との間に結合さ
れ、通常動作時に導通状態、低消費電力モード時に非導
通状態とされる第１導電型の第１ＭＯＳトランジスタ
（ＭＮ１１）と、上記レベルシフト回路の出力ノードと
グランドとの間に結合され、通常動作時に導通状態、低
消費電力モード時に非導通状態にされる第１導電型の第
２ＭＯＳトランジスタ（ＭＮ１２）と、上記第１ＭＯＳ
トランジスタに並列接続され、通常動作時に非導通状
態、低消費電力モード時に導通状態とされる第２導電型
の第３ＭＯＳトランジスタ（ＭＰ１１）とを設けること
ができる。
シフト回路の出力ノードと高電位側電源との間に結合さ
れ、通常動作時に導通状態、低消費電力モード時に非導
通状態とされる第１導電型の第１ＭＯＳトランジスタ
（ＭＮ１１）と、上記レベルシフト回路の出力ノードと
グランドとの間に結合され、通常動作時に導通状態、低
消費電力モード時に非導通状態にされる第１導電型の第
２ＭＯＳトランジスタ（ＭＮ１２）と、上記第１ＭＯＳ
トランジスタに並列接続され、通常動作時に非導通状
態、低消費電力モード時に導通状態とされる第２導電型
の第３ＭＯＳトランジスタ（ＭＰ１１）とを設けること
ができる。
【００１１】さらに、上記構成の差動増幅回路は、一つ
の半導体チップに形成することができるし、そのような
半導体集積回路を含んでビデオテープレコーダを構成す
ることができる。
の半導体チップに形成することができるし、そのような
半導体集積回路を含んでビデオテープレコーダを構成す
ることができる。
【００１２】
【発明の実施の形態】図２には本発明にかかるビデオテ
ープレコーダ（ＶＴＲ）における主要部の構成例が示さ
れる。
ープレコーダ（ＶＴＲ）における主要部の構成例が示さ
れる。
【００１３】ＶＴＲ２２は、カセットテープ２５０を走
行させ、当該カセットテープ２５０への情報記録及びカ
セットテープ２５０からの情報再生を可能とするメカニ
ズム部２４７、テレビアンテナ２１を介してテレビ放送
を受信するためのチューナー２２２、上記メカニズム部
２４７の動作を制御するためのマイクロコンピュータ２
３、及び各部に電源を供給するための電源部２４４が設
けられている。
行させ、当該カセットテープ２５０への情報記録及びカ
セットテープ２５０からの情報再生を可能とするメカニ
ズム部２４７、テレビアンテナ２１を介してテレビ放送
を受信するためのチューナー２２２、上記メカニズム部
２４７の動作を制御するためのマイクロコンピュータ２
３、及び各部に電源を供給するための電源部２４４が設
けられている。
【００１４】マイクロコンピュータ２３は、サーボ系２
４と、このサーボ系２４の動作を制御するためのシステ
ムコントローラ２３１とを含み、特に制限されないが、
公知の半導体集積回路製造技術により、単結晶シリコン
基板などの一つの半導体基板に形成される。サーボ系２
４は、記録ブロック２４８の一部、再生ブロック２４９
の一部、ドラム制御部２４３、基準信号生成部２４４、
ヘッドスイッチ出力部２４５、及びキャプスタン制御部
２４６を含む。
４と、このサーボ系２４の動作を制御するためのシステ
ムコントローラ２３１とを含み、特に制限されないが、
公知の半導体集積回路製造技術により、単結晶シリコン
基板などの一つの半導体基板に形成される。サーボ系２
４は、記録ブロック２４８の一部、再生ブロック２４９
の一部、ドラム制御部２４３、基準信号生成部２４４、
ヘッドスイッチ出力部２４５、及びキャプスタン制御部
２４６を含む。
【００１５】上記記録ブロック２４８は、基準信号生成
部２４４からの出力信号に基づいて記録制御信号を生成
するための記録制御信号発生回路が含まれる。この記録
制御信号発生回路によって発生された記録制御信号は、
記録時にメカニズム部２４７内のコントロールヘッドに
伝達される。また、電源供給部２２１が設けられ、各部
の動作電源がこの電源供給部から供給される。
部２４４からの出力信号に基づいて記録制御信号を生成
するための記録制御信号発生回路が含まれる。この記録
制御信号発生回路によって発生された記録制御信号は、
記録時にメカニズム部２４７内のコントロールヘッドに
伝達される。また、電源供給部２２１が設けられ、各部
の動作電源がこの電源供給部から供給される。
【００１６】再生ブロック２４９は、上記メカニズム部
２４７内のコントロールヘッドの出力信号を増幅するた
めの差動増幅回路を含む。この差動増幅回路の出力信号
に基づいて上記キャプスタン制御部２４６は、再生時の
テープ走行速度を制御する。
２４７内のコントロールヘッドの出力信号を増幅するた
めの差動増幅回路を含む。この差動増幅回路の出力信号
に基づいて上記キャプスタン制御部２４６は、再生時の
テープ走行速度を制御する。
【００１７】図３には上記メカニズム部２４７と再生ブ
ロック２４９における主要構成が示される。
ロック２４９における主要構成が示される。
【００１８】メカニズム部２４７には、コントロールヘ
ッド３３と、それに並列接続されたキャパシタＣ１、抵
抗Ｒ１０２，Ｒ１０３が設けられている。コントロール
ヘッド３３からの出力信号は、その振幅が０．５ｍＶ程
度と極小である。例えばその信号を６０ｄＢ増幅する場
合には、コントロールヘッド３３からの互いに逆位相の
二つの出力信号ＣＴＬ（−）とＣＴＬ（＋）とを抵抗Ｒ
１０１で結合し、ＣＴＬ（−）を、電源とグランドＧＮ
Ｄとの間の中間電位ＶＡでバイアスする。
ッド３３と、それに並列接続されたキャパシタＣ１、抵
抗Ｒ１０２，Ｒ１０３が設けられている。コントロール
ヘッド３３からの出力信号は、その振幅が０．５ｍＶ程
度と極小である。例えばその信号を６０ｄＢ増幅する場
合には、コントロールヘッド３３からの互いに逆位相の
二つの出力信号ＣＴＬ（−）とＣＴＬ（＋）とを抵抗Ｒ
１０１で結合し、ＣＴＬ（−）を、電源とグランドＧＮ
Ｄとの間の中間電位ＶＡでバイアスする。
【００１９】再生ブロック２４９は、上記コントロール
ヘッド３３の出力信号を増幅するための差動増幅回路３
１を含む。出力信号ＣＴＬ（＋）はこの差動増幅回路３
１の非反転入力端子ＶＰに伝達され、出力信号ＣＴＲＬ
（−）は抵抗Ｒｓを介して差動増幅回路３１の反転入力
端子ＶＭに伝達される。また、フィードバックのため、
差動増幅回路３１の非反転入力端子ＶＰと出力端子とが
抵抗Ｒｆを介して結合されている。かかる構成によれ
ば、差動増幅回路３１は、非反転アンプとして機能し、
それの増幅度は、（Ｒｆ＋Ｒｆ）／Ｒｓの関係で得られ
るため、例えば、Ｒｓ＝５００Ω、Ｒｆ＝５００ＫΩと
することで６０ｄＢの増幅率が得られる。
ヘッド３３の出力信号を増幅するための差動増幅回路３
１を含む。出力信号ＣＴＬ（＋）はこの差動増幅回路３
１の非反転入力端子ＶＰに伝達され、出力信号ＣＴＲＬ
（−）は抵抗Ｒｓを介して差動増幅回路３１の反転入力
端子ＶＭに伝達される。また、フィードバックのため、
差動増幅回路３１の非反転入力端子ＶＰと出力端子とが
抵抗Ｒｆを介して結合されている。かかる構成によれ
ば、差動増幅回路３１は、非反転アンプとして機能し、
それの増幅度は、（Ｒｆ＋Ｒｆ）／Ｒｓの関係で得られ
るため、例えば、Ｒｓ＝５００Ω、Ｒｆ＝５００ＫΩと
することで６０ｄＢの増幅率が得られる。
【００２０】図１には上記差動増幅回路３１の構成例が
示される。
示される。
【００２１】図１に示される差動増幅回路は、二つの入
力端子ＶＰ，ＶＭの直流電位レベル差に対してそれぞれ
同相、逆相で出力端子ＶＯＵＴの電圧レベルが変化する
アンプとされ、入力初段回路１１１、レベルシフト回路
１１２、及び出力回路１１３を含む。
力端子ＶＰ，ＶＭの直流電位レベル差に対してそれぞれ
同相、逆相で出力端子ＶＯＵＴの電圧レベルが変化する
アンプとされ、入力初段回路１１１、レベルシフト回路
１１２、及び出力回路１１３を含む。
【００２２】入力初段回路１１１は、ｎチャンネル型Ｍ
ＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳトラン
ジスタＭＮ２とが差動結合されて成る。ｎチャンネル型
ＭＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳトラ
ンジスタＭＮ２のドレイン電極は、それぞれ抵抗Ｒ１，
Ｒ２を介して高電位側電源Ｖｄｄに結合される。抵抗Ｒ
１，Ｒ２は、それぞれｎチャンネル型ＭＯＳトランジス
タＭＮ１，ＭＮ２の負荷とされる。一般的に差動対の負
荷は、能動素子であるトランジスタによって形成される
が、ここでは１／ｆノイズの低減を図るために抵抗負荷
としている。
ＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳトラン
ジスタＭＮ２とが差動結合されて成る。ｎチャンネル型
ＭＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳトラ
ンジスタＭＮ２のドレイン電極は、それぞれ抵抗Ｒ１，
Ｒ２を介して高電位側電源Ｖｄｄに結合される。抵抗Ｒ
１，Ｒ２は、それぞれｎチャンネル型ＭＯＳトランジス
タＭＮ１，ＭＮ２の負荷とされる。一般的に差動対の負
荷は、能動素子であるトランジスタによって形成される
が、ここでは１／ｆノイズの低減を図るために抵抗負荷
としている。
【００２３】ｎチャンネル型ＭＯＳトランジスタＭＮ１
とｎチャンネル型ＭＯＳトランジスタＭＮ２のソース電
極は、抵抗Ｒ３に共通接続され、この抵抗Ｒ３を介して
グランドＧＮＤに結合される。抵抗Ｒ３は、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳ
トランジスタＭＮ２の電流源とされる。電流源は、一般
的にはトランジスタで形成されるが、ここでは、１／ｆ
ノイズの低減を図るために抵抗負荷としている。
とｎチャンネル型ＭＯＳトランジスタＭＮ２のソース電
極は、抵抗Ｒ３に共通接続され、この抵抗Ｒ３を介して
グランドＧＮＤに結合される。抵抗Ｒ３は、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ１とｎチャンネル型ＭＯＳ
トランジスタＭＮ２の電流源とされる。電流源は、一般
的にはトランジスタで形成されるが、ここでは、１／ｆ
ノイズの低減を図るために抵抗負荷としている。
【００２４】上記ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ１とｎチャンネル型ＭＯＳトランジスタＭＮ２のドレ
イン電極は、この入力初段回路１１１の出力ノードとさ
れ、この出力ノードから交流的に互いに逆位相の一組の
信号が出力される。そしてこの交流的に互いに逆位相の
一組の信号は、後段のレベルシフト回路１１２に伝達さ
れる。
Ｎ１とｎチャンネル型ＭＯＳトランジスタＭＮ２のドレ
イン電極は、この入力初段回路１１１の出力ノードとさ
れ、この出力ノードから交流的に互いに逆位相の一組の
信号が出力される。そしてこの交流的に互いに逆位相の
一組の信号は、後段のレベルシフト回路１１２に伝達さ
れる。
【００２５】レベルシフト回路１１２は、ｐチャンネル
型ＭＯＳトランジスタＭＰ１，ＭＰ２、及びｎチャンネ
ル型ＭＯＳトランジスタＭＮ３，ＭＮ５が結合されて成
り、上記入力初段回路１１１の差動出力信号を加算して
一つの出力信号を形成する。ｐチャンネル型ＭＯＳトラ
ンジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭ
Ｎ３とが直列接続され、ｐチャンネル型ＭＯＳトランジ
スタＭＰ２とｎチャンネル型ＭＯＳトランジスタＭＮ５
とが直列接続される。ｐチャンネル型ＭＯＳトランジス
タＭＰ１，ＭＰ２のソース電極は高電位側電源Ｖｄｄに
結合され、ｎチャンネル型ＭＯＳトランジスタＭＮ３，
ＭＮ５のソース電極はグランドＧＮＤに結合される。ｎ
チャンネル型ＭＯＳトランジスタＭＮ３のドレイン電極
がｎチャンネル型ＭＯＳトランジスタＭＮ３，ＭＮ５の
ゲート電極に結合される。
型ＭＯＳトランジスタＭＰ１，ＭＰ２、及びｎチャンネ
ル型ＭＯＳトランジスタＭＮ３，ＭＮ５が結合されて成
り、上記入力初段回路１１１の差動出力信号を加算して
一つの出力信号を形成する。ｐチャンネル型ＭＯＳトラ
ンジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭ
Ｎ３とが直列接続され、ｐチャンネル型ＭＯＳトランジ
スタＭＰ２とｎチャンネル型ＭＯＳトランジスタＭＮ５
とが直列接続される。ｐチャンネル型ＭＯＳトランジス
タＭＰ１，ＭＰ２のソース電極は高電位側電源Ｖｄｄに
結合され、ｎチャンネル型ＭＯＳトランジスタＭＮ３，
ＭＮ５のソース電極はグランドＧＮＤに結合される。ｎ
チャンネル型ＭＯＳトランジスタＭＮ３のドレイン電極
がｎチャンネル型ＭＯＳトランジスタＭＮ３，ＭＮ５の
ゲート電極に結合される。
【００２６】ｐチャンネル型ＭＯＳトランジスタＭＰ２
とｎチャンネル型ＭＯＳトランジスタＭＮ５との直列接
続ノードが、このレベルシフト回路１１２の出力ノード
とされる。この出力ノードは抵抗Ｒ４を介して高電位側
電源Ｖｄｄに結合され、抵抗Ｒ５を介してグランドＧＮ
Ｄに結合される。Ｒ４はｎチャンネル型ＭＯＳトランジ
スタＭＮ５の負荷抵抗とされ、Ｒ５はｐチャンネル型Ｍ
ＯＳトランジスタＭＰ２の負荷抵抗とされる。ここで、
この抵抗Ｒ４，Ｒ５は利得制御のために設けられてい
る。抵抗Ｒ４，Ｒ５の値が小さいほど利得が低下され、
発振マージンが拡大される。抵抗Ｒ４，Ｒ５は、特に制
限されないが、３００ＫΩとされる。そして、上記出力
ノードから出力された信号１０が後段の出力回路１１３
に伝達される。
とｎチャンネル型ＭＯＳトランジスタＭＮ５との直列接
続ノードが、このレベルシフト回路１１２の出力ノード
とされる。この出力ノードは抵抗Ｒ４を介して高電位側
電源Ｖｄｄに結合され、抵抗Ｒ５を介してグランドＧＮ
Ｄに結合される。Ｒ４はｎチャンネル型ＭＯＳトランジ
スタＭＮ５の負荷抵抗とされ、Ｒ５はｐチャンネル型Ｍ
ＯＳトランジスタＭＰ２の負荷抵抗とされる。ここで、
この抵抗Ｒ４，Ｒ５は利得制御のために設けられてい
る。抵抗Ｒ４，Ｒ５の値が小さいほど利得が低下され、
発振マージンが拡大される。抵抗Ｒ４，Ｒ５は、特に制
限されないが、３００ＫΩとされる。そして、上記出力
ノードから出力された信号１０が後段の出力回路１１３
に伝達される。
【００２７】出力回路１１３は、ｐチャンネル型ＭＯＳ
トランジスタＭＰ５とｎチャンネル型ＭＯＳトランジス
タＭＮ８とが直列接続されて成る。ｐチャンネル型ＭＯ
ＳトランジスタＭＰ５のソース電極は高電位側電源Ｖｄ
ｄに結合され、ｎチャンネル型ＭＯＳトランジスタＭＮ
８のソース電極はグランドＧＮＤに結合されている。
トランジスタＭＰ５とｎチャンネル型ＭＯＳトランジス
タＭＮ８とが直列接続されて成る。ｐチャンネル型ＭＯ
ＳトランジスタＭＰ５のソース電極は高電位側電源Ｖｄ
ｄに結合され、ｎチャンネル型ＭＯＳトランジスタＭＮ
８のソース電極はグランドＧＮＤに結合されている。
【００２８】ｐチャンネル型ＭＯＳトランジスタＭＰ５
とｎチャンネル型ＭＯＳトランジスタＭＮ８との直列接
続ノードが出力端子ＶＯＵＴに結合される。ｐチャンネ
ル型ＭＯＳトランジスタＭＰ５とｎチャンネル型ＭＯＳ
トランジスタＭＮ８との直列接続ノードと、このＭＯＳ
トランジスタＭＰ５，ＭＮ８のゲート電極との間に発振
防止のための位相補償回路１１が設けられている。位相
補償回路１１は、特に制限されないが、抵抗Ｒｚとキャ
パシタＣｚが直列接続されて成る。
とｎチャンネル型ＭＯＳトランジスタＭＮ８との直列接
続ノードが出力端子ＶＯＵＴに結合される。ｐチャンネ
ル型ＭＯＳトランジスタＭＰ５とｎチャンネル型ＭＯＳ
トランジスタＭＮ８との直列接続ノードと、このＭＯＳ
トランジスタＭＰ５，ＭＮ８のゲート電極との間に発振
防止のための位相補償回路１１が設けられている。位相
補償回路１１は、特に制限されないが、抵抗Ｒｚとキャ
パシタＣｚが直列接続されて成る。
【００２９】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００３０】（１）１／ｆノイズは全ての能動素子に見
られる雑音であり、受動素子には見られない。差動結合
された二つのトランジスタＭＮ１，ＭＮ２と、この二つ
のトランジスタの差動出力信号のレベルをシフトするレ
ベルシフト回路１１２と、このレベルシフト回路の出力
信号に基づいて外部負荷を駆動するための出力回路１１
３とを含んで差動増幅回路３１が構成されるとき、上記
差動結合された二つのトランジスタの負荷及び電流源が
抵抗で構成されているので、それを能動素子で形成する
場合に比べて、１／ｆノイズの低減を図ることができ
る。特に、増幅回路においては、入力初段回路１１１が
雑音の増幅に最も関与するため、この入力初段１１１の
トランジスタＭＮ１，ＭＮ２の負荷及び電流源を抵抗で
構成することは、１／ｆノイズの低減を図る上で非常に
効果的とされる。
られる雑音であり、受動素子には見られない。差動結合
された二つのトランジスタＭＮ１，ＭＮ２と、この二つ
のトランジスタの差動出力信号のレベルをシフトするレ
ベルシフト回路１１２と、このレベルシフト回路の出力
信号に基づいて外部負荷を駆動するための出力回路１１
３とを含んで差動増幅回路３１が構成されるとき、上記
差動結合された二つのトランジスタの負荷及び電流源が
抵抗で構成されているので、それを能動素子で形成する
場合に比べて、１／ｆノイズの低減を図ることができ
る。特に、増幅回路においては、入力初段回路１１１が
雑音の増幅に最も関与するため、この入力初段１１１の
トランジスタＭＮ１，ＭＮ２の負荷及び電流源を抵抗で
構成することは、１／ｆノイズの低減を図る上で非常に
効果的とされる。
【００３１】（２）入力初段回路１１１において比較的
高利得で増幅し、後段のレベルシフト回路において、抵
抗Ｒ４，Ｒ５を設けて利得制御が行われることで、所定
の発振マージンを確保することによって、動作の安定化
を図ることができる。一般的にＣＭＯＳ差動増幅回路の
場合には格段の利得制御が困難とされるが、後段のレベ
ルシフト回路において、抵抗Ｒ４，Ｒ５を設けることで
利得制御を容易に行うことができる。
高利得で増幅し、後段のレベルシフト回路において、抵
抗Ｒ４，Ｒ５を設けて利得制御が行われることで、所定
の発振マージンを確保することによって、動作の安定化
を図ることができる。一般的にＣＭＯＳ差動増幅回路の
場合には格段の利得制御が困難とされるが、後段のレベ
ルシフト回路において、抵抗Ｒ４，Ｒ５を設けることで
利得制御を容易に行うことができる。
【００３２】（３）上記（１）の作用効果により、ＶＴ
Ｒ２２において、サーボ系２４を安定に動作させること
ができる。
Ｒ２２において、サーボ系２４を安定に動作させること
ができる。
【００３３】図４には差動増幅回路３１の別の構成例が
示される。
示される。
【００３４】図４に示される差動増幅回路３１が、図１
に示されるのと異なるのは、レベルシフト回路１１２の
構成にある。つまり、ｐチャンネル型ＭＯＳトランジス
タＭＰ１１、及びｎチャンネル型ＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２が設けられる。ｐチャンネル型ＭＯＳ
トランジスタＭＰ１１及びｎチャンネル型ＭＯＳトラン
ジスタＭＮ１１は、ｐチャンネル型ＭＯＳトランジスタ
ＭＰ２に並列接続され、ｎチャンネル型ＭＯＳトランジ
スタＭＮ１２は、ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ５に並列接続される。ｐチャンネル型ＭＯＳトランジ
スタＭＰ１１、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２のゲート電極には、低消費電力モー
ド信号ＳＴＯＰＮが供給されるようになっている。
に示されるのと異なるのは、レベルシフト回路１１２の
構成にある。つまり、ｐチャンネル型ＭＯＳトランジス
タＭＰ１１、及びｎチャンネル型ＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２が設けられる。ｐチャンネル型ＭＯＳ
トランジスタＭＰ１１及びｎチャンネル型ＭＯＳトラン
ジスタＭＮ１１は、ｐチャンネル型ＭＯＳトランジスタ
ＭＰ２に並列接続され、ｎチャンネル型ＭＯＳトランジ
スタＭＮ１２は、ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ５に並列接続される。ｐチャンネル型ＭＯＳトランジ
スタＭＰ１１、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２のゲート電極には、低消費電力モー
ド信号ＳＴＯＰＮが供給されるようになっている。
【００３５】低消費電力モード信号ＳＴＯＰＮは、この
差動増幅回路３１の通常動作状態においてはハイレベル
とされ、低消費電力モード時にはローレベルとされる。
低消費電力モード信号ＳＴＯＰＮがハイレベルとされる
期間においては、ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ１１がオフ状態とされ、ｎチャンネル型ＭＯＳトラン
ジスタＭＮ１１，ＭＮ１２がオン状態とされる。ｎチャ
ンネル型ＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン
されることによって、それらは図１に示される抵抗Ｒ
４，Ｒ５と同じように負荷抵抗として機能される。それ
に対して、低消費電力モード信号ＳＴＯＰＮがローレベ
ルにアサートされると、ｎチャンネル型ＭＯＳトランジ
スタＭＮ１１，ＭＮ１２がオフされ、高電位側電源Ｖｄ
ｄとグランドＧＮＤとの間の貫通電流が流れなくなる。
また、低消費電力モード信号ＳＴＯＰＮがローレベルに
アサートされることによって、ｐチャンネル型ＭＯＳト
ランジスタＭＰ１１がオンされて、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ５とｎチャンネル型ＭＯＳトランジ
スタＭＮ８とのゲート電極がハイレベルに固定される。
それにより、ｐチャンネル型ＭＯＳトランジスタＭＰ５
がオフされ、当該ＭＯＳトランジスタＭＰ５を介して流
れる貫通電流が排除される。また、ｎチャンネル型ＭＯ
ＳトランジスタＭＮ８がオンされることにより、出力端
子ＶＯＵＴがローレベルに固定される。
差動増幅回路３１の通常動作状態においてはハイレベル
とされ、低消費電力モード時にはローレベルとされる。
低消費電力モード信号ＳＴＯＰＮがハイレベルとされる
期間においては、ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ１１がオフ状態とされ、ｎチャンネル型ＭＯＳトラン
ジスタＭＮ１１，ＭＮ１２がオン状態とされる。ｎチャ
ンネル型ＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン
されることによって、それらは図１に示される抵抗Ｒ
４，Ｒ５と同じように負荷抵抗として機能される。それ
に対して、低消費電力モード信号ＳＴＯＰＮがローレベ
ルにアサートされると、ｎチャンネル型ＭＯＳトランジ
スタＭＮ１１，ＭＮ１２がオフされ、高電位側電源Ｖｄ
ｄとグランドＧＮＤとの間の貫通電流が流れなくなる。
また、低消費電力モード信号ＳＴＯＰＮがローレベルに
アサートされることによって、ｐチャンネル型ＭＯＳト
ランジスタＭＰ１１がオンされて、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ５とｎチャンネル型ＭＯＳトランジ
スタＭＮ８とのゲート電極がハイレベルに固定される。
それにより、ｐチャンネル型ＭＯＳトランジスタＭＰ５
がオフされ、当該ＭＯＳトランジスタＭＰ５を介して流
れる貫通電流が排除される。また、ｎチャンネル型ＭＯ
ＳトランジスタＭＮ８がオンされることにより、出力端
子ＶＯＵＴがローレベルに固定される。
【００３６】このように低消費電力モード信号ＳＴＯＰ
Ｎがローレベルにアサートされる期間において、入力信
号ＶＰ，ＶＭをローレベルに固定することによって、ｎ
チャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２がオフ
され、回路動作が停止されて電力消費が抑えられる。
Ｎがローレベルにアサートされる期間において、入力信
号ＶＰ，ＶＭをローレベルに固定することによって、ｎ
チャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２がオフ
され、回路動作が停止されて電力消費が抑えられる。
【００３７】このように低消費電力モードにおいて、入
力信号ＶＰ，ＶＭがローレベルに固定されることで回路
が非動作状態となって回路の電力消費が抑えられ、その
際に低消費電力モード信号ＳＴＯＰＮがローレベルにア
サートされることによって、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ１１，ＭＮ１２を介して流れる貫通電流が
阻止され、ｐチャンネル型ＭＯＳトランジスタＭＰ５及
びｎチャンネル型ＭＯＳトランジスタＭＮ８を介して流
れる貫通電流が阻止される。つまり、低消費電力モード
において貫通電流が流れるのを阻止することで、当該モ
ードにおける電流消費を大幅に低減することができる。
力信号ＶＰ，ＶＭがローレベルに固定されることで回路
が非動作状態となって回路の電力消費が抑えられ、その
際に低消費電力モード信号ＳＴＯＰＮがローレベルにア
サートされることによって、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ１１，ＭＮ１２を介して流れる貫通電流が
阻止され、ｐチャンネル型ＭＯＳトランジスタＭＰ５及
びｎチャンネル型ＭＯＳトランジスタＭＮ８を介して流
れる貫通電流が阻止される。つまり、低消費電力モード
において貫通電流が流れるのを阻止することで、当該モ
ードにおける電流消費を大幅に低減することができる。
【００３８】図５及び図６には差動増幅回路３１の別の
構成例が示される。
構成例が示される。
【００３９】図５に示される差動増幅回路３１が、図１
に示される回路と異なるのは、負荷としての抵抗Ｒ５が
省略された点であり、図６に示される差動増幅回路３
１、図１に示される回路と異なるのは、負荷としての抵
抗４が省略された点である。このように、抵抗Ｒ４，Ｒ
５のいずれかが存在すれば、レベルシフト回路１１２の
利得を制御することができる。
に示される回路と異なるのは、負荷としての抵抗Ｒ５が
省略された点であり、図６に示される差動増幅回路３
１、図１に示される回路と異なるのは、負荷としての抵
抗４が省略された点である。このように、抵抗Ｒ４，Ｒ
５のいずれかが存在すれば、レベルシフト回路１１２の
利得を制御することができる。
【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４１】例えば、図１に示される構成例において抵
抗Ｒ４，Ｒ５は拡散層や多結晶シリコン等の抵抗素子の
他にｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタのソース電極、ドレイン電極を共
通にしたもの、あるいはｐチャンネル型ＭＯＳトランジ
スタのみ、若しくはｎチャンネル型ＭＯＳトランジスタ
のみで構成することができる。ＭＯＳトランジスタを抵
抗として機能させる場合、そのゲート電極には、電源あ
るいは別のバイアス回路で作られるバイアス電位などで
バイアスする。
抗Ｒ４，Ｒ５は拡散層や多結晶シリコン等の抵抗素子の
他にｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタのソース電極、ドレイン電極を共
通にしたもの、あるいはｐチャンネル型ＭＯＳトランジ
スタのみ、若しくはｎチャンネル型ＭＯＳトランジスタ
のみで構成することができる。ＭＯＳトランジスタを抵
抗として機能させる場合、そのゲート電極には、電源あ
るいは別のバイアス回路で作られるバイアス電位などで
バイアスする。
【００４２】また、一組の差動ＭＯＳトランジスタ対Ｍ
Ｎ１，ＭＮ２の基板端子は、ソース電極と共通にとるこ
とが望ましいが、グランドＧＮＤレベルに等しくしても
良い。
Ｎ１，ＭＮ２の基板端子は、ソース電極と共通にとるこ
とが望ましいが、グランドＧＮＤレベルに等しくしても
良い。
【００４３】抵抗Ｒｚは、拡散層や多結晶シリコンの他
にｐチャンネル型ＭＯＳトランジスタとｎチャンネル型
ＭＯＳトランジスタのソース電極及びドレイン電極を共
通にしたもの、あるいはｐチャンネル型ＭＯＳトランジ
スタのみ、若しくはｎチャンネル型ＭＯＳトランジスタ
のみで構成してもよい。容量Ｃｚはｎチャンネル型ＭＯ
Ｓトランジスタあるいはｐチャンネル型ＭＯＳトランジ
スタのゲート電極と基板間のゲート酸化膜容量で構成し
ても良いし、他の層間膜容量で構成してもよい。
にｐチャンネル型ＭＯＳトランジスタとｎチャンネル型
ＭＯＳトランジスタのソース電極及びドレイン電極を共
通にしたもの、あるいはｐチャンネル型ＭＯＳトランジ
スタのみ、若しくはｎチャンネル型ＭＯＳトランジスタ
のみで構成してもよい。容量Ｃｚはｎチャンネル型ＭＯ
Ｓトランジスタあるいはｐチャンネル型ＭＯＳトランジ
スタのゲート電極と基板間のゲート酸化膜容量で構成し
ても良いし、他の層間膜容量で構成してもよい。
【００４４】位相補償回路１１は、キャパシタＣｚのみ
で構成することができる。
で構成することができる。
【００４５】図４において、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ１１やＭＮ１２に代えてｐチャンネル型Ｍ
ＯＳトランジスタを適用することができる。その場合、
低消費電力モード信号ＳＴＯＰＮの反転信号ＳＴＯＰで
当該ｐチャンネル型ＭＯＳトランジスタを制御する。同
様に、ｐチャンネル型ＭＯＳトランジスタＭＰ１１に代
えてｎチャンネル型ＭＯＳトランジスタを適用すること
ができる。その場合、低消費電力モード信号ＳＴＯＰＮ
の反転信号ＳＴＯＰで当該ｐチャンネル型ＭＯＳトラン
ジスタを制御する。
ンジスタＭＮ１１やＭＮ１２に代えてｐチャンネル型Ｍ
ＯＳトランジスタを適用することができる。その場合、
低消費電力モード信号ＳＴＯＰＮの反転信号ＳＴＯＰで
当該ｐチャンネル型ＭＯＳトランジスタを制御する。同
様に、ｐチャンネル型ＭＯＳトランジスタＭＰ１１に代
えてｎチャンネル型ＭＯＳトランジスタを適用すること
ができる。その場合、低消費電力モード信号ＳＴＯＰＮ
の反転信号ＳＴＯＰで当該ｐチャンネル型ＭＯＳトラン
ジスタを制御する。
【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるビデオ
テープレコーダに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種電子機器に
広く適用することができる。
なされた発明をその背景となった利用分野であるビデオ
テープレコーダに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種電子機器に
広く適用することができる。
【００４７】本発明は、少なくとも差動結合された二つ
のＭＯＳトランジスタと、この二つのＭＯＳトランジス
タの差動出力信号のレベルをシフトするレベルシフト回
路と、このレベルシフト回路の出力信号に基づいて外部
負荷を駆動するための出力回路とを含むことを条件に適
用することができる。
のＭＯＳトランジスタと、この二つのＭＯＳトランジス
タの差動出力信号のレベルをシフトするレベルシフト回
路と、このレベルシフト回路の出力信号に基づいて外部
負荷を駆動するための出力回路とを含むことを条件に適
用することができる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４９】すなわち、１／ｆノイズは能動素子特有の
ノイズであることから、二つのＭＯＳトランジスタの負
荷及び電流源を抵抗で構成し、且つ、レベルシフト回路
の出力端子と高電位側電源との間に設けられた利得制御
のための第１負荷抵抗と、上記レベルシフト回路の出力
端子と低電位側電源との間に設けられた利得制御のため
の第２負荷抵抗との少なくともいずれかを含んで差動増
幅回路を構成することにより、二つのＭＯＳトランジス
タの負荷及び電流源を能動素子で形成する場合に比べ
て、１／ｆノイズの低減を図ることができる。
ノイズであることから、二つのＭＯＳトランジスタの負
荷及び電流源を抵抗で構成し、且つ、レベルシフト回路
の出力端子と高電位側電源との間に設けられた利得制御
のための第１負荷抵抗と、上記レベルシフト回路の出力
端子と低電位側電源との間に設けられた利得制御のため
の第２負荷抵抗との少なくともいずれかを含んで差動増
幅回路を構成することにより、二つのＭＯＳトランジス
タの負荷及び電流源を能動素子で形成する場合に比べ
て、１／ｆノイズの低減を図ることができる。
【図１】本発明にかかるビデオテープレコーダに含まれ
る差動増幅回路の構成例回路図である。
る差動増幅回路の構成例回路図である。
【図２】上記ビデオテープレコーダの構成例ブロック図
である。
である。
【図３】上記ビデオテープレコーダにおける主要部の構
成例回路図である。
成例回路図である。
【図４】上記差動増幅回路の別の構成例回路図である。
【図５】上記差動増幅回路の別の構成例回路図である。
【図６】上記差動増幅回路の別の構成例回路図である。
２１ アンテナ ２３ マイクロコンピュータ ２４ サーボ系 ２２ ＶＴＲ ３１ 差動増幅回路 １１１ 入力初段回路 １１２ レベルシフト回路 １１３ 出力回路 ２２１ 電源供給部 ２２２ チューナー ２４３ ドラム制御部 ２４４ 基準信号発生部 ２４５ ヘッドスイッチ出力部 ２４６ キャプスタン制御部 ２４７ メカニズム部 ２４８ 記録ブロック ２４９ 再生ブロック Ｒ１，Ｒ２，Ｒ３，Ｒ５，Ｒｚ 抵抗 Ｃ１，Ｃｚ キャパシタ ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ５，ＭＮ８，ＭＮ１１，
ＭＮ１２ ｎチャンネル型ＭＯＳトランジスタ ＭＰ１，ＭＰ２，ＭＰ５ ｐチャンネル型ＭＯＳトラン
ジスタ
ＭＮ１２ ｎチャンネル型ＭＯＳトランジスタ ＭＰ１，ＭＰ２，ＭＰ５ ｐチャンネル型ＭＯＳトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 城地 貴紀 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (4)
- 【請求項１】 差動結合された二つのＭＯＳトランジス
タと、上記二つのＭＯＳトランジスタの差動出力信号の
レベルをシフトするレベルシフト回路と、上記レベルシ
フト回路の出力信号に基づいて外部負荷を駆動するため
の出力回路とを含む差動増幅回路において、 上記二つのＭＯＳトランジスタの負荷及び電流源が抵抗
で構成され、且つ、 上記レベルシフト回路の出力端子と高電位側電源との間
に設けられた利得制御のための第１負荷抵抗と、上記レ
ベルシフト回路の出力端子と低電位側電源との間に設け
られた利得制御のための第２負荷抵抗との少なくともい
ずれかを含んで成ることを特徴とする差動増幅回路。 - 【請求項２】 差動結合された二つのＭＯＳトランジス
タと、上記二つのＭＯＳトランジスタの差動出力信号の
レベルをシフトするレベルシフト回路と、上記レベルシ
フト回路の出力信号に基づいて外部負荷を駆動するため
の出力回路とを含む差動増幅回路において、 上記二つのＭＯＳトランジスタの負荷及び電流源が抵抗
で構成され、且つ、 上記レベルシフト回路の出力ノードと高電位側電源との
間に結合され、通常動作時に導通状態、低消費電力モー
ド時に非導通状態とされる第１導電型の第１ＭＯＳトラ
ンジスタと、 上記レベルシフト回路の出力ノードとグランドとの間に
結合され、通常動作時に導通状態、低消費電力モード時
に非導通状態にされる第１導電型の第２ＭＯＳトランジ
スタと、 上記第１トランジスタに並列接続され、通常動作時に非
導通状態、低消費電力モード時に導通状態とされる第２
導電型の第３ＭＯＳトランジスタと、 を含んで成る差動増幅回路。 - 【請求項３】 請求項１又は２項記載の差動増幅回路を
含んで一つの半導体チップに形成されてた半導体集積回
路。 - 【請求項４】 コントロールヘッドの出力信号を増幅す
るためのアンプを備えたビデオテープレコーダにおい
て、上記アンプとして、請求項１又は２記載の差動増幅
回路を適用して成るビデオテープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6987598A JPH11274864A (ja) | 1998-03-19 | 1998-03-19 | 差動増幅回路及び半導体集積回路並びにビデオテープレコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6987598A JPH11274864A (ja) | 1998-03-19 | 1998-03-19 | 差動増幅回路及び半導体集積回路並びにビデオテープレコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274864A true JPH11274864A (ja) | 1999-10-08 |
Family
ID=13415403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6987598A Withdrawn JPH11274864A (ja) | 1998-03-19 | 1998-03-19 | 差動増幅回路及び半導体集積回路並びにビデオテープレコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189522A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 演算増幅回路、駆動回路、電気光学装置及び電子機器 |
| JP2008312079A (ja) * | 2007-06-18 | 2008-12-25 | Denso Corp | 増幅回路 |
| CN101291138B (zh) | 2007-04-16 | 2010-06-02 | 瑞昱半导体股份有限公司 | 运算放大器及其闪烁噪声的减少方法 |
-
1998
- 1998-03-19 JP JP6987598A patent/JPH11274864A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189522A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 演算増幅回路、駆動回路、電気光学装置及び電子機器 |
| CN101291138B (zh) | 2007-04-16 | 2010-06-02 | 瑞昱半导体股份有限公司 | 运算放大器及其闪烁噪声的减少方法 |
| JP2008312079A (ja) * | 2007-06-18 | 2008-12-25 | Denso Corp | 増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |