JPH11274899A - シュミットバッファ回路 - Google Patents
シュミットバッファ回路Info
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- JPH11274899A JPH11274899A JP10073879A JP7387998A JPH11274899A JP H11274899 A JPH11274899 A JP H11274899A JP 10073879 A JP10073879 A JP 10073879A JP 7387998 A JP7387998 A JP 7387998A JP H11274899 A JPH11274899 A JP H11274899A
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- schmitt
- output
- schmitt buffer
- circuit
- buffer
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Abstract
(57)【要約】
【課題】製造ばらつきに大きく依存していたシュミット
幅（不感帯幅）を安定して得ることのできるシュミット
バッファ回路を提供する。 【解決手段】シュミットバッファ１の持つシュミット幅
に比べて、シュミットバッファ２の方が、高い電位帯で
シュミット幅を有する。シュミットバッファ１，２には
共通に端子からの入力信号ＩＮが入力される。シュミッ
トバッファ２の出力ＢＵＦＯ２は、シフトレジスタ３の
クロックＣＫとして入力される。シュミットバッファ１
の出力ＢＵＦＯ１は、シフトレジスタ３のリセットノー
ドＲＮに入力されると共にＡＮＤゲート４の一方入力と
なる。シフトレジスタ３のＱ出力であるＢＵＦＯ２Ｄは
ＡＮＤゲート４の他方入力となる。ＡＮＤゲート４の出
力ＯＵＴはこの発明のシュミットバッファ回路出力ＯＵ
Ｔとなる。
幅（不感帯幅）を安定して得ることのできるシュミット
バッファ回路を提供する。 【解決手段】シュミットバッファ１の持つシュミット幅
に比べて、シュミットバッファ２の方が、高い電位帯で
シュミット幅を有する。シュミットバッファ１，２には
共通に端子からの入力信号ＩＮが入力される。シュミッ
トバッファ２の出力ＢＵＦＯ２は、シフトレジスタ３の
クロックＣＫとして入力される。シュミットバッファ１
の出力ＢＵＦＯ１は、シフトレジスタ３のリセットノー
ドＲＮに入力されると共にＡＮＤゲート４の一方入力と
なる。シフトレジスタ３のＱ出力であるＢＵＦＯ２Ｄは
ＡＮＤゲート４の他方入力となる。ＡＮＤゲート４の出
力ＯＵＴはこの発明のシュミットバッファ回路出力ＯＵ
Ｔとなる。
Description
【０００１】
【発明の属する技術分野】この発明は特に集積回路（Ｉ
Ｃ）において信号を伝達するのに必要なシュミットバッ
ファ回路に関する。
Ｃ）において信号を伝達するのに必要なシュミットバッ
ファ回路に関する。
【０００２】
【従来の技術】図７は一般的なシュミットバッファ回路
を示す回路図である。高電位の電源電圧ＶＣＣと接地電
位ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタ１
１，１２、ＮチャネルＭＯＳトランジスタ１３，１４が
直列に接続されている。トランジスタ１１，１２，１
３，１４の各ゲートは共通に入力信号ＩＮが供給され
る。ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭ
ＯＳトランジスタ１３の共通ドレインの出力は、インバ
ータ１７，１８を直列に介してＰチャネルＭＯＳトラン
ジスタ１５とＮチャネルＭＯＳトランジスタ１６の各ゲ
ートに供給される。ＰチャネルＭＯＳトランジスタ１５
は、その電流通路がＰチャネルＭＯＳトランジスタ１２
のソースと接地電位ＧＮＤとの間に接続されている。Ｎ
チャネルＭＯＳトランジスタ１６は、その電流通路がＮ
チャネルＭＯＳトランジスタ１３のソースと電源電圧Ｖ
ＣＣの間に接続されている。インバータ１９，２０，２
１の直列回路は、その入力（インバータ１９の入力）が
インバータ１７，１８の直列接続点に接続され、その出
力（インバータ２１の出力）は出力信号ＯＵＴとなる。
を示す回路図である。高電位の電源電圧ＶＣＣと接地電
位ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタ１
１，１２、ＮチャネルＭＯＳトランジスタ１３，１４が
直列に接続されている。トランジスタ１１，１２，１
３，１４の各ゲートは共通に入力信号ＩＮが供給され
る。ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭ
ＯＳトランジスタ１３の共通ドレインの出力は、インバ
ータ１７，１８を直列に介してＰチャネルＭＯＳトラン
ジスタ１５とＮチャネルＭＯＳトランジスタ１６の各ゲ
ートに供給される。ＰチャネルＭＯＳトランジスタ１５
は、その電流通路がＰチャネルＭＯＳトランジスタ１２
のソースと接地電位ＧＮＤとの間に接続されている。Ｎ
チャネルＭＯＳトランジスタ１６は、その電流通路がＮ
チャネルＭＯＳトランジスタ１３のソースと電源電圧Ｖ
ＣＣの間に接続されている。インバータ１９，２０，２
１の直列回路は、その入力（インバータ１９の入力）が
インバータ１７，１８の直列接続点に接続され、その出
力（インバータ２１の出力）は出力信号ＯＵＴとなる。
【０００３】上記構成のシュミットバッファ回路では、
ＩＣの製造ばらつきによりシュミット幅（不感帯幅）が
大きく変化する。特にシュミット幅が狭くなると、入力
信号に乗った微少な瞬間的な飛び込みノイズでも、不感
帯の領域を越える信号電圧となる。この影響でシュミッ
トバッファ回路の出力が不安定になってしまい、内部回
路が誤動作してしまう恐れがある。
ＩＣの製造ばらつきによりシュミット幅（不感帯幅）が
大きく変化する。特にシュミット幅が狭くなると、入力
信号に乗った微少な瞬間的な飛び込みノイズでも、不感
帯の領域を越える信号電圧となる。この影響でシュミッ
トバッファ回路の出力が不安定になってしまい、内部回
路が誤動作してしまう恐れがある。
【０００４】図８は、シュミットバッファ回路の入出力
のヒステリシス特性を示す電圧波形図である。正常時
（実線）と、ＩＣの製造ばらつきの影響でシュミット幅
が変化してしまう場合（破線）を示す。
のヒステリシス特性を示す電圧波形図である。正常時
（実線）と、ＩＣの製造ばらつきの影響でシュミット幅
が変化してしまう場合（破線）を示す。
【０００５】図９（ａ），（ｂ）は、それぞれ上記正常
時（実線）と、ＩＣの製造ばらつきの影響でシュミット
幅が変化してしまう場合（破線）を示す。例えば、図７
の入力ＩＮの信号電圧をＶＩＮ、出力ＯＵＴをＶＯＵＴ
として示した。想定した上記ノイズに反応しないような
シュミット幅を持つように設計しても、製造ばらつきに
よってシュミット幅が狭くなれば出力は誤動作する。
時（実線）と、ＩＣの製造ばらつきの影響でシュミット
幅が変化してしまう場合（破線）を示す。例えば、図７
の入力ＩＮの信号電圧をＶＩＮ、出力ＯＵＴをＶＯＵＴ
として示した。想定した上記ノイズに反応しないような
シュミット幅を持つように設計しても、製造ばらつきに
よってシュミット幅が狭くなれば出力は誤動作する。
【０００６】
【発明が解決しようとする課題】従来のシュミット回路
では、製造ばらつき等の影響により、シュミット幅（不
感帯幅）が必要以上に狭くなる場合があり、入力信号に
乗ったノイズがシュミット幅よりも大きくなる可能性が
高くなる。このようなノイズの影響で出力が不安定にな
ってしまい、このシュミットバッファ回路を介した内部
回路が誤動作するという問題がある。
では、製造ばらつき等の影響により、シュミット幅（不
感帯幅）が必要以上に狭くなる場合があり、入力信号に
乗ったノイズがシュミット幅よりも大きくなる可能性が
高くなる。このようなノイズの影響で出力が不安定にな
ってしまい、このシュミットバッファ回路を介した内部
回路が誤動作するという問題がある。
【０００７】この発明は上記のような事情を考慮し、そ
の課題は、製造ばらつきに大きく依存していたシュミッ
ト幅（不感帯幅）を安定して得ることのできるシュミッ
トバッファ回路を提供することにある。
の課題は、製造ばらつきに大きく依存していたシュミッ
ト幅（不感帯幅）を安定して得ることのできるシュミッ
トバッファ回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明のシュミットバ
ッファ回路は、第１のシュミット幅を有する第１のシュ
ミットバッファと、前記第１のシュミット幅よりも高い
電位帯において第２のシュミット幅を有する第２のシュ
ミットバッファと、第１のシュミットバッファの出力が
リセット入力となり、かつ第２のシュミットバッファの
出力に応じてクロック信号を生成し、基準電位をデータ
入力とするシフトレジスタと、前記シフトレジスタ出力
と前記第１のシュミットバッファの出力を２入力とする
論理積回路とを具備し、前記第２のシュミットバッファ
の立ち上がりエッジと前記第１のシュミットバッファの
立ち下がりエッジの間を回路全体のシュミット幅とする
ことを特徴とする。この発明では、それぞれ異なるヒス
テリシス特性を有する第１、第２のシュミットバッファ
を利用して、回路全体の不感帯領域を広げる。
ッファ回路は、第１のシュミット幅を有する第１のシュ
ミットバッファと、前記第１のシュミット幅よりも高い
電位帯において第２のシュミット幅を有する第２のシュ
ミットバッファと、第１のシュミットバッファの出力が
リセット入力となり、かつ第２のシュミットバッファの
出力に応じてクロック信号を生成し、基準電位をデータ
入力とするシフトレジスタと、前記シフトレジスタ出力
と前記第１のシュミットバッファの出力を２入力とする
論理積回路とを具備し、前記第２のシュミットバッファ
の立ち上がりエッジと前記第１のシュミットバッファの
立ち下がりエッジの間を回路全体のシュミット幅とする
ことを特徴とする。この発明では、それぞれ異なるヒス
テリシス特性を有する第１、第２のシュミットバッファ
を利用して、回路全体の不感帯領域を広げる。
【０００９】
【発明の実施の形態】図１はこの発明の第１の実施形態
に係るシュミットバッファ回路の構成を示す回路図であ
る。ＭＯＳトランジスタ製造時のしきい電圧の制御によ
り、互いに異なるヒステリシス特性を有する２つのシュ
ミットバッファ１，２が設けられている。シュミットバ
ッファ１の持つシュミット幅に比べて、シュミットバッ
ファ２の方が、高い電位帯でシュミット幅を有する。こ
れら各シュミットバッファ１，２は、例えば、前記図７
に示される回路構成が用いられる。
に係るシュミットバッファ回路の構成を示す回路図であ
る。ＭＯＳトランジスタ製造時のしきい電圧の制御によ
り、互いに異なるヒステリシス特性を有する２つのシュ
ミットバッファ１，２が設けられている。シュミットバ
ッファ１の持つシュミット幅に比べて、シュミットバッ
ファ２の方が、高い電位帯でシュミット幅を有する。こ
れら各シュミットバッファ１，２は、例えば、前記図７
に示される回路構成が用いられる。
【００１０】上記シュミットバッファ１，２には共通に
端子からの入力信号ＩＮが入力される。シュミットバッ
ファ２の出力ＢＵＦＯ２は、シフトレジスタ３のクロッ
クＣＫとして入力される。シュミットバッファ１の出力
ＢＵＦＯ１は、シフトレジスタ３のリセットノードＲＮ
に入力されると共にＡＮＤゲート４の一方入力となる。
シフトレジスタ３のＱ出力であるＢＵＦＯ２ＤはＡＮＤ
ゲート４の他方入力となる。ＡＮＤゲート４の出力ＯＵ
Ｔはこの発明のシュミットバッファ回路出力ＯＵＴとな
る。
端子からの入力信号ＩＮが入力される。シュミットバッ
ファ２の出力ＢＵＦＯ２は、シフトレジスタ３のクロッ
クＣＫとして入力される。シュミットバッファ１の出力
ＢＵＦＯ１は、シフトレジスタ３のリセットノードＲＮ
に入力されると共にＡＮＤゲート４の一方入力となる。
シフトレジスタ３のＱ出力であるＢＵＦＯ２ＤはＡＮＤ
ゲート４の他方入力となる。ＡＮＤゲート４の出力ＯＵ
Ｔはこの発明のシュミットバッファ回路出力ＯＵＴとな
る。
【００１１】図２（ａ）は、シフトレジスタ３の構成を
示す回路図である。クロックドインバータ３１はデータ
入力ＤＮの接地電位（ＧＮＤ固定）を入力する。クロッ
クドインバータ３１の出力はＮＡＮＤゲート３２の一方
入力に与えられる。ＮＡＮＤゲート３２の他方入力はリ
セットノードＲＮ、すなわち、シュミットバッファ１の
出力ＢＵＦＯ１である。ＮＡＮＤゲート３２の出力はク
ロックドインバータ３３を介して再びＮＡＮＤゲート３
２の一方入力に与えられる。
示す回路図である。クロックドインバータ３１はデータ
入力ＤＮの接地電位（ＧＮＤ固定）を入力する。クロッ
クドインバータ３１の出力はＮＡＮＤゲート３２の一方
入力に与えられる。ＮＡＮＤゲート３２の他方入力はリ
セットノードＲＮ、すなわち、シュミットバッファ１の
出力ＢＵＦＯ１である。ＮＡＮＤゲート３２の出力はク
ロックドインバータ３３を介して再びＮＡＮＤゲート３
２の一方入力に与えられる。
【００１２】さらにＮＡＮＤゲート３２の出力はクロッ
クドインバータ３４に入力される。クロックドインバー
タ３４の出力はＮＡＮＤゲート３５の一方入力に与えら
れる。ＮＡＮＤゲート３５の他方入力はリセットノード
ＲＮ、すなわち、シュミットバッファ１の出力ＢＵＦＯ
１である。ＮＡＮＤゲート３５の出力はクロックドイン
バータ３６を介して再びＮＡＮＤゲート３５の一方入力
に与えられる。さらに、ＮＡＮＤゲート３５の出力はイ
ンバータ３７を介してシフトレジスタ３のＱ出力、すな
わち、ＢＵＦＯ２Ｄとなる。
クドインバータ３４に入力される。クロックドインバー
タ３４の出力はＮＡＮＤゲート３５の一方入力に与えら
れる。ＮＡＮＤゲート３５の他方入力はリセットノード
ＲＮ、すなわち、シュミットバッファ１の出力ＢＵＦＯ
１である。ＮＡＮＤゲート３５の出力はクロックドイン
バータ３６を介して再びＮＡＮＤゲート３５の一方入力
に与えられる。さらに、ＮＡＮＤゲート３５の出力はイ
ンバータ３７を介してシフトレジスタ３のＱ出力、すな
わち、ＢＵＦＯ２Ｄとなる。
【００１３】なお、クロックドインバータ３３，３４は
信号φの“Ｈ”レベルで活性化するものであり、クロッ
クドインバータ３１，３６は信号φの相補信号Ｂφ（図
では上にバーを記す）の“Ｈ”レベルで活性化するもの
であり、それぞれのクロックドインバータの回路図を図
２（ｂ），（ｃ）に示す。図においてＰＭＯＳ１，２は
ＰチャネルＭＯＳトランジスタ、ＮＭＯＳ１，２はＮチ
ャネルＭＯＳトランジスタである。
信号φの“Ｈ”レベルで活性化するものであり、クロッ
クドインバータ３１，３６は信号φの相補信号Ｂφ（図
では上にバーを記す）の“Ｈ”レベルで活性化するもの
であり、それぞれのクロックドインバータの回路図を図
２（ｂ），（ｃ）に示す。図においてＰＭＯＳ１，２は
ＰチャネルＭＯＳトランジスタ、ＮＭＯＳ１，２はＮチ
ャネルＭＯＳトランジスタである。
【００１４】図２（ｄ）は、シフトレジスタ３の入力ク
ロックＣＫから、クロックドインバータ３１，３６，３
３，３４に供給する信号φ，Ｂφを生成する回路図であ
る。インバータ３８、３９の直列回路は、シュミットバ
ッファ２の出力ＢＵＦＯ２をクロックＣＫとして入力す
る。この入力は、インバータ３８、３９を直列に介して
信号φを得る。また、インバータ３８と３９の直列接続
点から信号Ｂφを得る。
ロックＣＫから、クロックドインバータ３１，３６，３
３，３４に供給する信号φ，Ｂφを生成する回路図であ
る。インバータ３８、３９の直列回路は、シュミットバ
ッファ２の出力ＢＵＦＯ２をクロックＣＫとして入力す
る。この入力は、インバータ３８、３９を直列に介して
信号φを得る。また、インバータ３８と３９の直列接続
点から信号Ｂφを得る。
【００１５】図３は、図１中のシュミットバッファ１，
２それぞれの動作を表わす波形図である。例えば、図１
の入力ＩＮの信号電圧をＶＩＮ、出力ＯＵＴをＶＯＵＴ
として示している。シュミットバッファ１，２はそのヒ
ステリシス特性において、互いに異なる不感帯を有して
いる。例えばここでは、シュミットバッファ１が比較的
低い電位（１Ｖ〜２Ｖの間）に不感帯を有するのに対し
て、シュミットバッファ２は比較的高い電位（３Ｖ〜４
Ｖの間）に不感帯を有する。これらシュミットバッファ
１，２それぞれの不感帯幅は、製造ばらつきにより、図
のように狭くなることもある。
２それぞれの動作を表わす波形図である。例えば、図１
の入力ＩＮの信号電圧をＶＩＮ、出力ＯＵＴをＶＯＵＴ
として示している。シュミットバッファ１，２はそのヒ
ステリシス特性において、互いに異なる不感帯を有して
いる。例えばここでは、シュミットバッファ１が比較的
低い電位（１Ｖ〜２Ｖの間）に不感帯を有するのに対し
て、シュミットバッファ２は比較的高い電位（３Ｖ〜４
Ｖの間）に不感帯を有する。これらシュミットバッファ
１，２それぞれの不感帯幅は、製造ばらつきにより、図
のように狭くなることもある。
【００１６】上記図３を参照しながらこの発明の図１の
シュミットバッファ回路の動作を説明する。入力信号Ｉ
Ｎが“Ｌ”（ローレベル）から“Ｈ”（ハイレベル）に
変化する場合、まず、比較的低い電位に不感帯を持つシ
ュミットバッファ１の出力が“Ｌ”から“Ｈ”となり、
シフトレジスタ３のリセットが解除される。
シュミットバッファ回路の動作を説明する。入力信号Ｉ
Ｎが“Ｌ”（ローレベル）から“Ｈ”（ハイレベル）に
変化する場合、まず、比較的低い電位に不感帯を持つシ
ュミットバッファ１の出力が“Ｌ”から“Ｈ”となり、
シフトレジスタ３のリセットが解除される。
【００１７】次に、比較的高い電位に不感帯を持つシュ
ミットバッファ２の出力が“Ｌ”から“Ｈ”となり、先
ほどシフトレジスタのリセットは解除されているので、
シフトレジスタの入力データ（接地電位ＧＮＤ）が反転
されて出力される。
ミットバッファ２の出力が“Ｌ”から“Ｈ”となり、先
ほどシフトレジスタのリセットは解除されているので、
シフトレジスタの入力データ（接地電位ＧＮＤ）が反転
されて出力される。
【００１８】すなわち、ＮＡＮＤゲート３２，３５の出
力反転（出力“Ｌ”）、クロックドインバータ３３，３
４の活性化（出力“Ｈ”）により、インバータ１７の出
力（シフトレジスタ３の出力ＢＵＦＯ２Ｄ）が“Ｈ”に
なる。ＡＮＤゲート４は、この出力ＢＵＦＯ２Ｄの
“Ｈ”によって出力が反転し、シュミットバッファ回路
の出力ＯＵＴは、“Ｌ”から“Ｈ”に変化する。
力反転（出力“Ｌ”）、クロックドインバータ３３，３
４の活性化（出力“Ｈ”）により、インバータ１７の出
力（シフトレジスタ３の出力ＢＵＦＯ２Ｄ）が“Ｈ”に
なる。ＡＮＤゲート４は、この出力ＢＵＦＯ２Ｄの
“Ｈ”によって出力が反転し、シュミットバッファ回路
の出力ＯＵＴは、“Ｌ”から“Ｈ”に変化する。
【００１９】今度は、入力が“Ｈ”から“Ｌ”に変化す
る場合、まず、比較的高い電位に不感帯を持つシュミッ
トバッファ２の出力が“Ｈ”から“Ｌ”となる。これに
より、クロックドインバータ３１，３６は活性化する
が、クロックドインバータ３３，３４が非活性となり、
シフトレジスタ出力は“Ｈ”状態を保持したままとな
る。
る場合、まず、比較的高い電位に不感帯を持つシュミッ
トバッファ２の出力が“Ｈ”から“Ｌ”となる。これに
より、クロックドインバータ３１，３６は活性化する
が、クロックドインバータ３３，３４が非活性となり、
シフトレジスタ出力は“Ｈ”状態を保持したままとな
る。
【００２０】次に、比較的低い電位に不感帯を持つシュ
ミットバッファ１の出力が“Ｈ”から“Ｌ”となり、こ
こでシフトレジスタ３にリセットがかかる。同時にＡＮ
Ｄゲート４の出力も“Ｌ”となり、シュミットバッファ
回路の出力ＯＵＴは、“Ｈ”から“Ｌ”に変化する。イ
ンバータ3 ７の出力（シフトレジスタ３の出力ＢＵＦＯ
２Ｄ）も“Ｌ”になる。
ミットバッファ１の出力が“Ｈ”から“Ｌ”となり、こ
こでシフトレジスタ３にリセットがかかる。同時にＡＮ
Ｄゲート４の出力も“Ｌ”となり、シュミットバッファ
回路の出力ＯＵＴは、“Ｈ”から“Ｌ”に変化する。イ
ンバータ3 ７の出力（シフトレジスタ３の出力ＢＵＦＯ
２Ｄ）も“Ｌ”になる。
【００２１】最終的に、この発明のシュミットバッファ
回路の出力ＯＵＴは、シフトレジスタ３の出力ＢＵＦＯ
２Ｄとシュミットバッファ１の出力ＢＵＦＯ１をＡＮＤ
ゲートで論理積を取っている。このため、図４に示すよ
うに、シュミットバッファ１，２の不感帯の間の電圧が
回路全体の不感帯領域となる。言い換えれば、シュミッ
トバッファ２の立ち上がりエッジとシュミットバッファ
１の立ち下がりエッジの間を回路全体のシュミット幅と
する構成となる。
回路の出力ＯＵＴは、シフトレジスタ３の出力ＢＵＦＯ
２Ｄとシュミットバッファ１の出力ＢＵＦＯ１をＡＮＤ
ゲートで論理積を取っている。このため、図４に示すよ
うに、シュミットバッファ１，２の不感帯の間の電圧が
回路全体の不感帯領域となる。言い換えれば、シュミッ
トバッファ２の立ち上がりエッジとシュミットバッファ
１の立ち下がりエッジの間を回路全体のシュミット幅と
する構成となる。
【００２２】上記第１の実施形態では、端子から入力さ
れた信号は、それぞれ異なるヒステリシス特性を持つシ
ュミットバッファを通り、シフトレジスタとＡＮＤゲー
トに入力されていた。しかし、製造ばらつきの影響でシ
ュミット幅が予想以上に狭くなってしまった場合など
は、予期せぬ瞬間的な飛び込みノイズで誤動作してしま
う恐れがある。
れた信号は、それぞれ異なるヒステリシス特性を持つシ
ュミットバッファを通り、シフトレジスタとＡＮＤゲー
トに入力されていた。しかし、製造ばらつきの影響でシ
ュミット幅が予想以上に狭くなってしまった場合など
は、予期せぬ瞬間的な飛び込みノイズで誤動作してしま
う恐れがある。
【００２３】図５は、この発明の第２の実施形態による
シュミットバッファ回路の構成を示す回路図である。上
記図１に比べて異なる点は、シュミットバッファ１の出
力を初段で受けるｎ個の直列接続のバッファＡ１〜Ａｎ
を設け、シュミットバッファ１の出力ＢＵＦ１と最終段
バッファＡｎの出力ＢＵＦ１ＤとをＯＲゲート５１にて
論理和を取る構成を付加して、シュミットバッファ１の
出力ＢＵＦＯ１を作ったこと。さらに、シュミットバッ
ファ２の出力を初段で受けるｎ個の直列接続のバッファ
Ｂ１〜Ｂｎを設け、シュミットバッファ２の出力ＢＵＦ
２と最終段バッファＢｎの出力ＢＵＦ２ＤとをＯＲゲー
ト５２にて論理和を取る構成を付加して、シュミットバ
ッファ２の出力ＢＵＦＯ２を作ったことである。なお、
バッファＡ１〜ＡｎとバッファＢ１〜Ｂｎは同じ個数で
同様構成である。その他の構成は図１と同様である。
シュミットバッファ回路の構成を示す回路図である。上
記図１に比べて異なる点は、シュミットバッファ１の出
力を初段で受けるｎ個の直列接続のバッファＡ１〜Ａｎ
を設け、シュミットバッファ１の出力ＢＵＦ１と最終段
バッファＡｎの出力ＢＵＦ１ＤとをＯＲゲート５１にて
論理和を取る構成を付加して、シュミットバッファ１の
出力ＢＵＦＯ１を作ったこと。さらに、シュミットバッ
ファ２の出力を初段で受けるｎ個の直列接続のバッファ
Ｂ１〜Ｂｎを設け、シュミットバッファ２の出力ＢＵＦ
２と最終段バッファＢｎの出力ＢＵＦ２ＤとをＯＲゲー
ト５２にて論理和を取る構成を付加して、シュミットバ
ッファ２の出力ＢＵＦＯ２を作ったことである。なお、
バッファＡ１〜ＡｎとバッファＢ１〜Ｂｎは同じ個数で
同様構成である。その他の構成は図１と同様である。
【００２４】図６は図５の回路動作を示すタイミングチ
ャートである。シュミットバッファ１（２）の出力ＢＵ
Ｆ１（ＢＵＦ２）と、バッファＡｎ（Ｂｎ）の遅延した
出力ＢＵＦ１Ｄ（ＢＵＦ２Ｄ）とをＯＲゲート５１（５
２）を通すことで、ノイズを吸収する。ＯＲゲート５
１，５２の出力を後段の回路に使用することにより、飛
び込みノイズによる誤動作を防ぐことができる。
ャートである。シュミットバッファ１（２）の出力ＢＵ
Ｆ１（ＢＵＦ２）と、バッファＡｎ（Ｂｎ）の遅延した
出力ＢＵＦ１Ｄ（ＢＵＦ２Ｄ）とをＯＲゲート５１（５
２）を通すことで、ノイズを吸収する。ＯＲゲート５
１，５２の出力を後段の回路に使用することにより、飛
び込みノイズによる誤動作を防ぐことができる。
【００２５】上記各実施形態によれば、シュミット幅
を、安定してかつ確実に広く得る構成が実現され、さら
に瞬間的な飛び込みノイズによる誤動作の心配のない回
路構成となる。
を、安定してかつ確実に広く得る構成が実現され、さら
に瞬間的な飛び込みノイズによる誤動作の心配のない回
路構成となる。
【００２６】
【発明の効果】以上説明したようにこの発明によれば、
製造ばらつきの影響で変化していたシュミット幅を、安
定してかつ従来より広く得ることが可能となり、さらに
瞬間的な飛び込みノイズによる影響も防ぐことができる
高信頼のシュミットバッファ回路を提供することができ
る。
製造ばらつきの影響で変化していたシュミット幅を、安
定してかつ従来より広く得ることが可能となり、さらに
瞬間的な飛び込みノイズによる影響も防ぐことができる
高信頼のシュミットバッファ回路を提供することができ
る。
【図１】この発明の第１の実施形態に係るシュミットバ
ッファ回路の構成を示す回路図。
ッファ回路の構成を示す回路図。
【図２】（ａ）は、シフトレジスタ３の構成を示す回路
図、（ｂ），（ｃ）は（ａ）中の各クロックドインバー
タの回路図、（ｄ）は、各クロックドインバータに供給
する信号φ，Ｂφを生成する回路図。
図、（ｂ），（ｃ）は（ａ）中の各クロックドインバー
タの回路図、（ｄ）は、各クロックドインバータに供給
する信号φ，Ｂφを生成する回路図。
【図３】図１中のシュミットバッファそれぞれの動作を
表わす波形図。
表わす波形図。
【図４】図１の回路全体の動作を示す波形図。
【図５】この発明の第２の実施形態によるシュミットバ
ッファ回路の構成を示す回路図。
ッファ回路の構成を示す回路図。
【図６】図５の回路動作を示すタイミングチャート。
【図７】一般的なシュミットバッファ回路を示す回路
図。
図。
【図８】シュミットバッファ回路の入出力のヒステリシ
ス特性を示す電圧波形図。
ス特性を示す電圧波形図。
【図９】（ａ），（ｂ）は、それぞれ上記正常時（実
線）と、ＩＣの製造ばらつきの影響でシュミット幅が変
化してしまう場合（破線）を示す波形図。
線）と、ＩＣの製造ばらつきの影響でシュミット幅が変
化してしまう場合（破線）を示す波形図。
１，２…シュミットバッファ（互いに異なるヒステリシ
ス特性を有する） ３…シフトレジスタ ３１，３３，３４，３６…クロックドインバータ ３２，３５…ＮＡＮＤゲート ３７…インバータ ４…ＡＮＤゲート Ａ１〜Ａｎ，Ｂ１〜Ｂｎ…バッファ ５１，５２…ＯＲゲート
ス特性を有する） ３…シフトレジスタ ３１，３３，３４，３６…クロックドインバータ ３２，３５…ＮＡＮＤゲート ３７…インバータ ４…ＡＮＤゲート Ａ１〜Ａｎ，Ｂ１〜Ｂｎ…バッファ ５１，５２…ＯＲゲート
Claims (2)
- 【請求項１】 第１のシュミット幅を有する第１のシュ
ミットバッファと、 前記第１のシュミット幅よりも高い電位帯において第２
のシュミット幅を有する第２のシュミットバッファと、 第１のシュミットバッファの出力がリセット入力とな
り、かつ第２のシュミットバッファの出力に応じてクロ
ック信号を生成し、基準電位をデータ入力とするシフト
レジスタと、 前記シフトレジスタ出力と前記第１のシュミットバッフ
ァの出力を２入力とする論理積回路とを具備し、 前記第２のシュミットバッファの立ち上がりエッジと前
記第１のシュミットバッファの立ち下がりエッジの間を
回路全体のシュミット幅とすることを特徴とするシュミ
ットバッファ回路。 - 【請求項２】 前記第１のシュミットバッファの出力を
遅延させる第１の遅延回路と、 前記第２のシュミットバッファの出力を遅延させる第２
の遅延回路と、 前記第１のシュミットバッファの出力とこれに対応する
前記第１の遅延回路の出力の論理和を取る第１の論理和
回路と、 前記第２のシュミットバッファの出力とこれに対応する
前記第２の遅延回路の出力の論理和を取る第２の論理和
回路をさらに具備し、 前記第１、第２の各論理和出力をそれぞれ前記第１、第
２のシュミットバッファの出力として後段に伝達するこ
とを特徴とするシュミットバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073879A JPH11274899A (ja) | 1998-03-23 | 1998-03-23 | シュミットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073879A JPH11274899A (ja) | 1998-03-23 | 1998-03-23 | シュミットバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274899A true JPH11274899A (ja) | 1999-10-08 |
Family
ID=13530942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073879A Pending JPH11274899A (ja) | 1998-03-23 | 1998-03-23 | シュミットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274899A (ja) |
-
1998
- 1998-03-23 JP JP10073879A patent/JPH11274899A/ja active Pending
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