JPH11288950A

JPH11288950A - 半導体装置の製造方法

Info

Publication number: JPH11288950A
Application number: JP10545598A
Authority: JP
Inventors: Yutaka Yoneda; 豊米田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-04-01
Filing date: 1998-04-01
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】信頼性の高いＴ型ゲート電極を形成すること
の可能な半導体装置の製造方法を提供する。【解決手段】半導体基板２０上に絶縁膜４を形成し、
絶縁膜４のＴゲート電極形成予定領域に開口部を形成す
る工程と、絶縁膜４の開口部を通じて半導体基板２０上
にリセスを形成する工程と、開口部に位置合わせをして
Ｔゲート電極の上部の幅を規定するレジストパターン１
９を形成する工程と、レジストパターン１９と絶縁膜４
の開口部によりゲート電極１０を形成する工程と、絶縁
膜４を除去する工程とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＴ型ゲートを有する高電子移動度トランジス
タ(ＨＥＭＴ：High Electron Mobility Transistor)の
製造方法に関する。

【０００２】

【従来の技術】一般に、ＨＥＭＴでは、遮断周波数の高
周波化，雑音指数を小さくするために、短ゲート長化
(ゲート電極のゲート長を短かくすること)が要求されて
いる。しかしながら、単にゲート長を短縮すると、ゲー
ト抵抗が増大し、素子特性がかえって劣化するため、ゲ
ート電極のチャネルに接する部分のみ短縮し、ゲート電
極上部に低抵抗部分を設けた低抵抗ゲート電極が用いら
れている。このようなゲート電極は断面形状がＴ型をし
ているためＴ型ゲート、またはマッシュルームゲートと
呼ばれている。

【０００３】例えば、文献「IEDM Tech.Dig., p613-616
(1983)」には、Ｔ型ゲートを作製するために、低感度，
高感度，中感度の電子線レジストを順次積層して露光，
現像することにより、基板に接触している下層のレジス
トについてはゲート長を規定する小さい線幅で形成し、
中層のレジストについては大きな線幅のパターンを形成
し、上層のレジストについては中層のレジストよりも小
さな線幅のパターンであるがゲート電極上部に設ける低
抵抗の部分を形成する目的に合った大きい線幅を形成し
て、中層レジストと上層レジストでリフトオフに有利な
アンダーカット形状のレジストパターンを形成した後、
リセスエッチングを行い、最後にゲート電極となるべき
金属を蒸着してリフトオフする方法が提案されている。

【０００４】また、特開平０６−１６８８７０号には、
レジストを２層積層して上層レジストに難溶化層を形成
することでオーバーハング形状を形成してＴゲートの低
抵抗層部分を規定するとともにゲート長を短縮させる方
法が提案されている。

【０００５】また、特開平０８−０３１８４４号には、
１回のパターニングでＴゲートを形成する方法が提案さ
れている。図９には、特開平０８−０３１８４４号に示
されているＴゲートの形成方法が示されている。図９を
参照すると、先ず図９(ａ)にに示すように、半絶縁性Ｇ
ａＡｓ基板１０１上に、活性層１０２を形成し、この活
性層１０２上の所定の場所に、ソース電極１０３および
ドレイン電極１０４を形成する。次に、図９(ｂ)に示す
ように、酸化珪素膜などの絶縁膜１０５を、スパッタ
法，ＣＶＤ法などによって、ソース電極１０３，ドレイ
ン電極１０４および活性層１０２上の全面に形成し、こ
の絶縁膜１０５上に、レジスト層１０６を形成する。次
いで、電極ビーム露光および現像からなる一連の電子ビ
ームリソグラフィにより、ゲート形成所定領域上のレジ
スト層１０６に、ゲート長に相当する開口１０７を形成
する。なお、開口１０７は電子ビーム露光および現像に
より逆テーパー形状になる。

【０００６】次に、図９(ｃ)に示すように、レジスト層
１０６をマスクとして、絶縁膜１０５を、ＣＨＦ₃系ガ
スを使用したドライエッチング法によって、異方性的に
選択エッチングして、ゲート長に相当する開口窓１０８
を開ける。次に、図９(ｄ)に示すように、レジスト層１
０６を、Ｏ₂系ガスを使用したドライエッチング法によ
って、等方性的に全面エッチングして、開口１０７およ
びその下部を広げ、開口部１０９を形成する。このとき
のエッチバック量を制御することにより、後工程におけ
るゲート電極上部(マッシュルーム部)の幅を任意に設定
することができる。また、開口部１０９は開口１０７に
対し自動的に位置合わせの整合がとれている。

【０００７】次に、図９(ｅ)に示すように、レジスト層
１０６および絶縁膜１０５をマスクとして、活性層１０
２をエッチング液でエッチングしてリセス１１０を形成
する。

【０００８】次に、図９(ｆ)に示すように、ＧａＡｓ基
板１０１に対してほぼ垂直な方面から、ショットキバリ
ア特性のゲート電極を構成する金属を蒸着またはスパッ
タ法で全面に飛着させて、開口部１０９およびリセス１
１０にゲート電極１１１を、およびレジスト層１０６上
に金属膜１１２を同時に形成する。

【０００９】次に、図９(ｇ)に示すように、レジスト層
１０６と同時に、その上の金属膜１１２を除去して、Ｇ
ａＡｓショットキゲート電界効果トランジスタが得られ
る。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た特開平０６−１６８８７０号に示されている方法で
は、２層のレジストを１回で露光するため、下層レジス
トの開口寸法の再現性の制御が難しいという問題があっ
た。また、基板と下層レジストとの密着性が悪く、リセ
スエッチングのときにマスク寸法どおりにエッチングが
行なわれないという問題があった。

【００１１】また、特開平０８−０３１８４４号に示さ
れているゲート形成法では、開口１０９の幅が０．１μ
ｍ程度まで開口幅が狭くなっていくと、ゲート電極１１
１形成用のゲート金属がゲート長を規定する開口に入っ
ていきにくくなり、ゲート電極１１１がＴ型に形成され
なかったり、また、Ｔ型ゲート電極１１１のＴ型となる
部分のゲート金属の厚さが足りずに、プロセス途中や評
価途中に剥がれてしまうという問題があった。また、絶
縁膜を基板全面に残しておくと、ゲート・ソース寄生容
量が多くなり、ＨＥＭＴの特性が悪化しまうという問題
もあった。

【００１２】本発明は、信頼性の高いＴ型ゲート電極を
形成することの可能な半導体装置の製造方法を提供する
ことを目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上に絶縁膜を形
成し、前記絶縁膜のＴゲート電極形成予定領域に開口部
を形成する工程と、前記絶縁膜の開口部を通じて前記半
導体基板上にリセスを形成する工程と、前記開口部に位
置合わせをしてＴゲート電極の上部の幅を規定するレジ
ストパターンを形成する工程と、前記レジストパターン
と前記絶縁膜の開口部によりゲート電極を形成する工程
と、前記絶縁膜を除去する工程とを有していることを特
徴としている。

【００１４】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、前記絶縁膜の開口
部は、２５°以上の角度のテーパー角をなして形成され
ることを特徴としている。

【００１５】また、請求項３記載の発明は、請求項１記
載の半導体装置の製造方法において、前記絶縁膜を除去
する工程は、ゲート電極をエッチングマスクにして行な
うことを特徴としている。

【００１６】また、請求項４記載の発明は、請求項１記
載の半導体装置の製造方法において、前記Ｔゲート電極
の上部の幅を規定するレジストパターンを、感度の異な
る２種類のレジストを積層して形成することを特徴とし
ている。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１，図２は、本発明に係る半導体
装置の第１の製造工程例を示す図である。この第１の製
造工程例は、半導体基板２０上に絶縁膜４を形成し(図
１(ａ))、次いで絶縁膜４のＴゲート電極形成予定領域
に開口部７を形成し(図１(ｂ))、次いで絶縁膜４の開口
部７を通じて半導体基板２０上にリセス８を形成し(図
１(ｃ))、開口部７に位置合わせをしてＴゲート電極の
上部の幅を規定するレジストパターン１９を形成し、次
いで基板２０の全面にゲート金属１０，１１を堆積する
(図２(ｄ))。これにより、レジストパターン１９と絶縁
膜４の開口部７によりゲート電極１０が形成され、次い
で、レジストパターン１９およびその上のゲート金属１
１，絶縁膜４を除去して(図２(ｅ))、Ｔゲート電極１０
をもつ半導体装置を形成することができる。

【００１８】図３，図４は第１の製造工程例の具体例を
示す図である。図３，図４を参照すると、先ず、図３
(ａ)に示すように、チャネル層となるＧａＡｓ層(Ｇａ
Ａｓ基板)１，２次電子供給層となるＡｌＧａＡｓ層
２，ソース・ドレインのオーミックコンタクト層となる
高濃度ＧａＡｓ層３が順次に形成されたＨＥＭＴ基板
(半導体基板)２０上に、プラズマＣＶＤ法によりＳｉＯ
膜を２０００Å程度の膜厚に積層し、半導体基板２０上
に絶縁膜４を形成する。次いで、絶縁膜としてのＳｉＯ
膜４を積層した半導体基板２０上に、高解像度の電子線
レジスト５、例えばＺＥＰ５２０(日本ゼオン社製)を４
０００Å程度の膜厚となるように塗布し、２００℃の温
度で、３０分間、窒素雰囲気中でベーキングする。

【００１９】次に、図３(ｂ)に示すように、電子線レジ
スト５に開口６(例えば０．１μｍの幅をもつ開口６)を
形成する。

【００２０】次に、図３(ｃ)に示すように、リアクティ
ブイオンエッチング法により、絶縁膜としてのＳｉＯ膜
４に開口部７を形成する。すなわち、絶縁膜４のＴゲー
ト電極形成予定領域に開口部７を形成する。このときの
条件は、例えば、エッチングガスＳＦ６，圧力１５ｍＴ
ｏｒｒ，ＲＦＰｏｗｅｒ５０Ｗの条件で行なわれる。
このエッチング条件下では、開口部７のテーパー角θ
は、約２５°となる。しかる後、電子線レジスト５を除
去し、開口部７を通してクエン酸系のエッチャントでエ
ッチングを行い、半導体基板２０(高濃度ＧａＡｓ層３)
にリセス溝８を形成する。

【００２１】次いで、図４(ｄ)に示すように、レジスト
１９を４０００Å程度の膜厚に塗布し、Ｔゲートの上部
を規定する開口９を形成することによって、レジストパ
ターンを形成する。次に、半導体基板２０全面にゲート
金属１０，１１として、例えばＴｉ／Ａｕを５０００Å
の膜厚に堆積する。その後、図４(ｅ)に示すように、レ
ジスト１９上の金属１１をリフトオフしてゲート電極１
０を形成する。次に、図４(ｆ)に示すように、例えば１
／１０バッファフッ酸の等方性エッチングで２分間エッ
チングすることにより、Ｔゲートの下部の周辺以外のＳ
ｉＯ膜４を除去する。

【００２２】この第１の製造工程例では、絶縁膜である
ＳｉＯ膜４をマスクにしてリセスエッチングを行うこと
により、マスク寸法どおりにエッチングを行い、リセス
８を形成することができる。

【００２３】また、絶縁膜４の開口部７のテーパー角θ
を２５°以上にすることで、図２(ｄ)乃至(ｆ)，図４
(ｄ)乃至(ｆ)に示すように、ゲート金属，すなわちゲー
ト電極１０の上部と下部の断線を防ぐことができ、Ｔゲ
ートの下部周辺以外の絶縁膜４を除去することで、機械
的強度を確保しながらＨＥＭＴの寄生容量の増加を防ぐ
ことができる。

【００２４】なお、比較のため、図８には在来の半導体
装置の製造工程の一例を示した。図８の例では、絶縁膜
４の開口部７はテーパー状に形成されていないためゲー
ト電極１０は、上部と下部とで断線している。これに対
し、本発明では、絶縁膜４の開口部７はテーパー状に形
成されているので、ゲート電極１０の上部と下部の断線
を防ぐことができる。

【００２５】図５は、本発明に係る半導体装置の第２の
製造工程例を示す図である。この第２の製造工程例は、
図１(ａ)乃至(ｃ)と同様の工程で、絶縁膜４のＴゲート
電極形成予定領域に開口部７を形成し、絶縁膜４の開口
部７を通じて半導体基板２０上にリセス８を形成する
(図５(ａ))。しかる後、開口部７に位置合わせをしてＴ
ゲート電極の上部の幅を規定するレジストパターンを形
成する。この際、この第２の製造工程例では、Ｔゲート
電極の上部の幅を規定するレジストパターンを、感度の
異なる２種類のレジスト１２，１３を積層して形成する
(図５(ｂ))。しかる後、この２種類のレジストパターン
１２，１３と絶縁膜４の開口部７によりゲート電極１０
を形成し、次いで絶縁膜４を除去して(図５(ｃ))、Ｔゲ
ート電極１０をもつ半導体装置を形成することができ
る。

【００２６】図６，図７は第２の製造工程例の具体例を
示す図である。図６，図７を参照すると、図６(ａ)に示
すように、第１の製造工程例の図３(ａ)乃至(ｃ)と同様
の工程で、ＳｉＯ膜４に開口部７を形成して、開口部７
を通して半導体基板２０(高濃度ＧａＡｓ層３)にリセス
溝８を形成する。次に、図６(ｂ)に示すように、低感度
の電子線レジスト１２、例えばＰＭＧＩＳＦ８(ＭＣ
Ｃ社製)を４６００Å程度の膜厚となるように塗布し、
２００℃の温度で、３０分間、窒素雰囲気中でベーキン
グする。次いで、高感度の電子線レジスト１３、例えば
ＺＥＰ７０００Ｂを２０００Å程度の膜厚となるように
塗布し、再び２００℃の温度で、３０分間、窒素雰囲気
中でベーキングする。その後、図６(ｃ)に示すように、
Ｔゲートの上部を規定する幅で、ＥＢ描画する。

【００２７】次に、図７(ｄ)に示すように、高溶解性の
有機現像液(例えば、ＺＥＤ５００(日本ゼオン社製))を
用いて、室温で２分間で、上層のレジスト１３の現像を
行い、さらにイソプロピルアルコールを用いて、室温で
１分間のリンス処理を行い、第１の開口部１４を形成す
る。

【００２８】次に、アルカリ現像液ＮＭＤＷ(東京応化
社製)を用いて、室温で４５秒で、下層のレジスト１２
の現像を行い、さらに純水で室温で１分間のリンス処理
を行い、第２の開口部１５を形成する。この際に、各々
のレジスト１２，１３は他方の現像液で現像されないの
で、図７(ｄ)に示すように、レジスト１２，１３の開口
部１５，１４は確実に逆テーパー形状のものとなる。

【００２９】その後、前述した第１の製造工程例と同様
に、半導体基板２０全面にゲート金属１０，１１とし
て、例えばＴｉ／Ａｕを５０００Åの膜厚に堆積する。
その後、図７(ｅ)に示すように、レジスト１９上の金属
１１をリフトオフしてゲート電極１０を形成し、次に、
例えば１／１０バッファフッ酸の等方性エッチングで２
分間エッチングすることにより、Ｔゲートの下部の周辺
以外のＳｉＯ膜４を除去することで、図７(ｅ)に示すよ
うな半導体装置を形成することができる。

【００３０】このように第２の製造工程例では、第１の
製造工程例において、さらに、Ｔゲート電極の上部の幅
を規定するレジストパターンを、感度(現像液)の異なる
２種類１２，１３のレジストを積層して形成するので、
レジストパターンの逆テーパーを確実に形成することが
でき、リフトオフ時のゲート電極１０の剥がれを防止す
ることができる。

【００３１】

【発明の効果】以上に説明したように、請求項１，請求
項２記載の発明によれば、半導体基板上に絶縁膜を形成
し、前記絶縁膜のＴゲート電極形成予定領域に開口部を
形成する工程と、前記絶縁膜の開口部を通じて前記半導
体基板上にリセスを形成する工程と、前記開口部に位置
合わせをしてＴゲート電極の上部の幅を規定するレジス
トパターンを形成する工程と、前記レジストパターンと
前記絶縁膜の開口部によりゲート電極を形成する工程
と、前記絶縁膜を除去する工程とを有しており、前記絶
縁膜の開口部を２５°以上の角度のテーパー角をなして
形成することで、ゲート電極の上部と下部の断線を防ぐ
ことができ、また、絶縁膜を除去することでＨＥＭＴの
寄生容量の増加を防ぐことができる。

【００３２】また、請求項１，請求項３記載の発明によ
れば、絶縁膜を除去する工程を、ゲート電極をエッチン
グマスクにして行なうので、マスク寸法通りにリセスエ
ッチングが行われ、絶縁膜をマスクにリセスエッチング
を行うことでマスク寸法通りにエッチングを行うことが
できる。

【００３３】また、請求項４記載の発明によれば、請求
項１記載の半導体装置の製造方法において、Ｔゲート電
極の上部の幅を規定するレジストパターンを、感度(現
像液)の異なる２種類のレジストを積層して形成するの
で、レジストパターンの逆テーパーを確実に形成するこ
とができ、リフトオフ時のゲート電極の剥がれを防止す
ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の第１の製造工程例を
示す図である。

【図２】本発明に係る半導体装置の第１の製造工程例を
示す図である。

【図３】第１の製造工程例の具体例を示す図である。

【図４】第１の製造工程例の具体例を示す図である。

【図５】本発明に係る半導体装置の第２の製造工程例を
示す図である。

【図６】第２の製造工程例の具体例を示す図である。

【図７】第２の製造工程例の具体例を示す図である。

【図８】在来の半導体装置の製造工程によるＴゲート電
極の断線を説明するための図である。

【図９】従来の半導体装置の製造工程例を示す図であ
る。

【符号の説明】

１ＧａＡｓ層２ＡｌＧａＡｓ層３高濃度ＧａＡｓ層４絶縁膜(ＳｉＯ膜) ５電子線レジスト６電子線レジストの開口部７ＳｉＯ膜の開口部８リセス溝９開口１０ゲート金属(ゲート電極) １１ゲート金属１２電子線レジスト１３電子線レジスト１４第１の開口部１５第２の開口部１９レジスト(レジストパターン) ２０半導体基板

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を形成し、前記絶
縁膜のＴゲート電極形成予定領域に開口部を形成する工
程と、前記絶縁膜の開口部を通じて前記半導体基板上に
リセスを形成する工程と、前記開口部に位置合わせをし
てＴゲート電極の上部の幅を規定するレジストパターン
を形成する工程と、前記レジストパターンと前記絶縁膜
の開口部によりゲート電極を形成する工程と、前記絶縁
膜を除去する工程とを有していることを特徴とする半導
体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記絶縁膜の開口部は、２５°以上の角度のテ
ーパー角をなして形成されることを特徴とする半導体装
置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法に
おいて、前記絶縁膜を除去する工程は、ゲート電極をエ
ッチングマスクにして行なわれることを特徴とする半導
体装置の製造方法。
【請求項４】請求項１記載の半導体装置の製造方法に
おいて、前記Ｔゲート電極の上部の幅を規定するレジス
トパターンを、感度の異なる２種類のレジストを積層し
て形成することを特徴とする半導体装置の製造方法。