JPH02268445A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02268445A JPH02268445A JP9000589A JP9000589A JPH02268445A JP H02268445 A JPH02268445 A JP H02268445A JP 9000589 A JP9000589 A JP 9000589A JP 9000589 A JP9000589 A JP 9000589A JP H02268445 A JPH02268445 A JP H02268445A
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- 230000005669 field effect Effects 0.000 title claims description 4
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- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はリセス構造のＭＥ’Ｓ型電界効果トランジスタ
の製造方法に関する。
の製造方法に関する。
従来、この種の電界効果トランジスタの製造方法は、第
３図に工程一部を示すように、活性層２を形成したＧａ
Ａｓ基板１に絶縁膜５を選択形成し、この絶縁膜５を利
用してソース、ドレインの各オーミック電極６を形成す
る。また、前記絶縁膜５をゲート位置で開口するととも
に、この上に選択形成したフォトレジスト膜７をマスク
にＧａＡｓ１板１をエツチングしてリセス（凹部）８Ａ
を形成し、かつこのフォトレジスト膜７を利用したリフ
トオフ法によ′リソセス８Ａの底面上にゲート電極９を
形成している。
３図に工程一部を示すように、活性層２を形成したＧａ
Ａｓ基板１に絶縁膜５を選択形成し、この絶縁膜５を利
用してソース、ドレインの各オーミック電極６を形成す
る。また、前記絶縁膜５をゲート位置で開口するととも
に、この上に選択形成したフォトレジスト膜７をマスク
にＧａＡｓ１板１をエツチングしてリセス（凹部）８Ａ
を形成し、かつこのフォトレジスト膜７を利用したリフ
トオフ法によ′リソセス８Ａの底面上にゲート電極９を
形成している。
〔発明が解決しようとする課題］
上述した従来の製造方法では、リセスを形成する際の絶
縁膜５の開口時に、耐圧が小さくなる等の問題を防ぐた
めに、ある程度絶縁膜５をサイドエツチングすることが
行われている。このため、リセスが深くなってくると、
リセスの上端で幅が広がってしまう。
縁膜５の開口時に、耐圧が小さくなる等の問題を防ぐた
めに、ある程度絶縁膜５をサイドエツチングすることが
行われている。このため、リセスが深くなってくると、
リセスの上端で幅が広がってしまう。
したがって、ＭＥＳＦＥＴにおけるシリーズ抵抗を低減
するためにソース側のオーミンク電極６とゲート電極９
との距離を小さく設計した場合には、リセス８Ａがソー
ス側のオーミック電極６と干渉してしまうことがある。
するためにソース側のオーミンク電極６とゲート電極９
との距離を小さく設計した場合には、リセス８Ａがソー
ス側のオーミック電極６と干渉してしまうことがある。
このため、従来ではオーミック電極とゲート電極の距離
をある程度前して設計する必要があり、ＭＥＳＦＥＴの
低抵抗化の障害になっている。
をある程度前して設計する必要があり、ＭＥＳＦＥＴの
低抵抗化の障害になっている。
本発明はシリーズ抵抗を低減し、かつ充分な耐圧を得る
ことができるＭＥＳＦＥＴの製造方法を提供することを
目的とする。
ことができるＭＥＳＦＥＴの製造方法を提供することを
目的とする。
本発明のＭＥＳＦＥＴの製造方法は、先に半導体基板に
本来のリセスよりも浅い仮リセスを選択的に形成してお
き、その後絶縁膜を形成し、オーミック電極を形成した
後、この絶縁膜を仮リセス上でサイドエツチングし、か
つこの絶縁膜をマスクにして半導体基板を所定の深さに
までエツチングして本来のリセスを形成する工程を含ん
でいる。
本来のリセスよりも浅い仮リセスを選択的に形成してお
き、その後絶縁膜を形成し、オーミック電極を形成した
後、この絶縁膜を仮リセス上でサイドエツチングし、か
つこの絶縁膜をマスクにして半導体基板を所定の深さに
までエツチングして本来のリセスを形成する工程を含ん
でいる。
この製造方法では、仮リセスから本来のリセスを形成す
る際のサイドエツチング量を極めて少な（でき、リセス
の上端が横に広がることを抑制し、ゲート電極とオーミ
ック電極との距離を小さくしてシリーズ抵抗を低減させ
る。同時にゲートとリセス端の距離を仮リセスの位置に
よって決めることができ、ゲート耐圧を任意に制御する
ことが可能となる。
る際のサイドエツチング量を極めて少な（でき、リセス
の上端が横に広がることを抑制し、ゲート電極とオーミ
ック電極との距離を小さくしてシリーズ抵抗を低減させ
る。同時にゲートとリセス端の距離を仮リセスの位置に
よって決めることができ、ゲート耐圧を任意に制御する
ことが可能となる。
（実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明方法により製造したＭＥＳＦＥＴの断面
図であり、その製造方法を第２図（ａ）乃至（Ｃ’）に
工程順に示している。
図であり、その製造方法を第２図（ａ）乃至（Ｃ’）に
工程順に示している。
先ず、第２図（ａ）のように、活性層２を形成したＧ
ａ Ａ ｓ基板１上にフォトレジスト膜３を形成し、か
つこれをパターン形成して窓３ａを開設する。そして、
この窓３ａを通して前記ＧａＡｓ基板１をウェットエツ
チングして仮リセス４を形成する。このとき、仮リセス
４は本来のリセス深さ（２０００人）よりも浅（、例え
ば１５００人の深さに形成している。
ａ Ａ ｓ基板１上にフォトレジスト膜３を形成し、か
つこれをパターン形成して窓３ａを開設する。そして、
この窓３ａを通して前記ＧａＡｓ基板１をウェットエツ
チングして仮リセス４を形成する。このとき、仮リセス
４は本来のリセス深さ（２０００人）よりも浅（、例え
ば１５００人の深さに形成している。
次いで、第２図（ｂ）のように、全面にＣＶＤ法等によ
り酸化膜５を形成し、オーミック電極部位に窓を開設す
る。そして、この酸化膜５上にオーミック金属を蒸着し
、かつ選択的に除去することでソース、ドレインの各オ
ーミック電極６を形成する。続いて、全面にフォトレジ
スト膜７を塗布し、かつ前記仮リセス４の上においてゲ
ート電極形成箇所に窓７ａを開設する。そして、このフ
ォトレジスト膜７をマスクにして、例えばバッフアート
弗酸により前記酸化膜５をエツチングする。
り酸化膜５を形成し、オーミック電極部位に窓を開設す
る。そして、この酸化膜５上にオーミック金属を蒸着し
、かつ選択的に除去することでソース、ドレインの各オ
ーミック電極６を形成する。続いて、全面にフォトレジ
スト膜７を塗布し、かつ前記仮リセス４の上においてゲ
ート電極形成箇所に窓７ａを開設する。そして、このフ
ォトレジスト膜７をマスクにして、例えばバッフアート
弗酸により前記酸化膜５をエツチングする。
このとき、酸化膜５はフォトレジスト膜７の窓７ａの外
側に向けてサイドエツチングされる。
側に向けてサイドエツチングされる。
次に、第２図（Ｃ）のように、前記フォトレジスト膜７
及び酸化膜５をマスクにしてＧａＡｓ基板１をエツチン
グし、本来の深さのリセス８を形成する。このとき、リ
セス８のエツチング量は僅かであるため、酸化膜５の下
側のサイドエツチング量は極めて僅かとなる。
及び酸化膜５をマスクにしてＧａＡｓ基板１をエツチン
グし、本来の深さのリセス８を形成する。このとき、リ
セス８のエツチング量は僅かであるため、酸化膜５の下
側のサイドエツチング量は極めて僅かとなる。
そして、全面にゲート金属９を被着し、その後フォトレ
ジスト膜７を除去することで、第１図に示したように、
所謂リフトオフ法によりリセス８の底面にゲート電極９
を形成し、ＭＥＳＦＥＴが完成される。
ジスト膜７を除去することで、第１図に示したように、
所謂リフトオフ法によりリセス８の底面にゲート電極９
を形成し、ＭＥＳＦＥＴが完成される。
したがって、この製造方法では、最初に仮リセス４を形
成した後に、この仮リセス４の外側にオーミック電極６
を形成し、かつその後にサイドエツチングが極めて僅か
なエツチングにより本来のリセス８を形成しているため
、リセス８とオーミック電極６との距離を小さくした場
合でも、リセス８とオーミック電極６が干渉しないＭＥ
ＳＦＥＴが形成できる。これにより、オーミック電極６
とリセス８との距離を小さくした設計が可能となり、ソ
ース側のシリーズ抵抗を低減させたＭＥＳＦＥＴが構成
できる。
成した後に、この仮リセス４の外側にオーミック電極６
を形成し、かつその後にサイドエツチングが極めて僅か
なエツチングにより本来のリセス８を形成しているため
、リセス８とオーミック電極６との距離を小さくした場
合でも、リセス８とオーミック電極６が干渉しないＭＥ
ＳＦＥＴが形成できる。これにより、オーミック電極６
とリセス８との距離を小さくした設計が可能となり、ソ
ース側のシリーズ抵抗を低減させたＭＥＳＦＥＴが構成
できる。
また、仮リセス４の状態から本来のリセス８を形成する
際のサイドエツチングが極めて少ないことから、リセス
ゲート端を仮リセス４の底面位置で決定でき、ゲート耐
圧を任意に制御することも可能となる。したがって、ゲ
ート耐圧を容易に増大することが可能である。
際のサイドエツチングが極めて少ないことから、リセス
ゲート端を仮リセス４の底面位置で決定でき、ゲート耐
圧を任意に制御することも可能となる。したがって、ゲ
ート耐圧を容易に増大することが可能である。
〔発明の効果］
以上説明したように本発明は、先に浅い仮リセスを選択
的に形成しておき、その後オーミック電極を形成した上
で、仮リセス上に形成した絶縁膜をマスクにして本来の
リセスをエツチング形成しているので、仮リセスから本
来のリセスを形成する際のサイドエツチング量を小さく
してリセスの上端が横に広がることを抑制し、ゲート電
極とオーミック電極との距離を小さくした設計を可能に
してシリーズ抵抗を低減したＭＥＳＦＥＴを製造できる
。
的に形成しておき、その後オーミック電極を形成した上
で、仮リセス上に形成した絶縁膜をマスクにして本来の
リセスをエツチング形成しているので、仮リセスから本
来のリセスを形成する際のサイドエツチング量を小さく
してリセスの上端が横に広がることを抑制し、ゲート電
極とオーミック電極との距離を小さくした設計を可能に
してシリーズ抵抗を低減したＭＥＳＦＥＴを製造できる
。
また、前記サイドエンチングを抑制することにより、本
来のリセスの端を仮リセスの端に略一致させ、これによ
りゲートとリセス端の距離を仮リセスの位置によって決
めることができ、ゲート耐圧を任意に制御したＭＥＳＦ
ＥＴを製造することができる効果もある。
来のリセスの端を仮リセスの端に略一致させ、これによ
りゲートとリセス端の距離を仮リセスの位置によって決
めることができ、ゲート耐圧を任意に制御したＭＥＳＦ
ＥＴを製造することができる効果もある。
第１図は本発明方法で製造したＭＥＳＦＥＴの断面図、
第２図（ａ）乃至（Ｃ）は第１図のＭＥＳＦＥＴの製造
方法を工程順に示す断面図、第３図は従来の製造方法の
工程一部を示す断面図である。 １・・・ＧａＡｓ基板、２・・・活性層、３・・・フォ
トレジスト膜、４・・・仮リセス、５・・・酸化膜、６
・・・オーミック電極、７・・・フォトレジスト膜、８
，８Ａ・・・リセス、９・・・ゲート電極。 弔 図 第２ 図 第３ 図
第２図（ａ）乃至（Ｃ）は第１図のＭＥＳＦＥＴの製造
方法を工程順に示す断面図、第３図は従来の製造方法の
工程一部を示す断面図である。 １・・・ＧａＡｓ基板、２・・・活性層、３・・・フォ
トレジスト膜、４・・・仮リセス、５・・・酸化膜、６
・・・オーミック電極、７・・・フォトレジスト膜、８
，８Ａ・・・リセス、９・・・ゲート電極。 弔 図 第２ 図 第３ 図
Claims (1)
- １、活性層を形成した半導体基板に本来のリセスよりも
浅い仮リセスを選択的に形成する工程と、全面に絶縁膜
を形成しかつこの絶縁膜を利用して前記仮リセスの外側
にオーミック電極を形成する工程と、前記絶縁膜上にフ
ォトレジスト膜を形成しかつこのフォトレジスト膜のゲ
ート電極形成箇所に窓を開設する工程と、該フォトレジ
スト膜の窓を通して前記絶縁膜をサイドエッチングする
工程と、この絶縁膜をマスクに前記半導体基板を所定の
深さにまでエッチングして本来のリセスを形成する工程
と、全面にゲート電極を被着しかつ前記フォトレジスト
膜を用いたリフトオフ法により前記リセス底面にゲート
電極を選択形成する工程とを含むことを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000589A JPH02268445A (ja) | 1989-04-10 | 1989-04-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000589A JPH02268445A (ja) | 1989-04-10 | 1989-04-10 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268445A true JPH02268445A (ja) | 1990-11-02 |
Family
ID=13986503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000589A Pending JPH02268445A (ja) | 1989-04-10 | 1989-04-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19952304C2 (de) * | 1998-10-29 | 2002-04-04 | Murata Manufacturing Co | Oszillator |
-
1989
- 1989-04-10 JP JP9000589A patent/JPH02268445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19952304C2 (de) * | 1998-10-29 | 2002-04-04 | Murata Manufacturing Co | Oszillator |
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