JPH06232173A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 セルフアラインゲート電極３ｃを有する電界
効果トランジスタ１０１において、ゲート電極３ｃとソ
ース電極１３ａとの間隔を狭めることができ、これによ
り高性能化、高集積化を図る。 【構成】 半絶縁性ＧａＡｓ基板１上に、仮のゲート電
極３ｂとその上の絶縁膜４ａ及びメッキ金属膜１０とか
らなるゲート部を形成し、このゲート部をマスクとした
イオン注入によりソース，ドレイン領域１１を形成し、
さらに上記ゲート部をマスクとしたソース，ドレイン電
極材料の蒸着，リフトオフによりソース，ドレインオー
ミック電極１３ａを形成するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にセルフアライン型ゲート電極を有する電界
効果トランジスタの製造方法に関するものである。

【０００２】

【従来の技術】従来から電界効果型トランジスタには、
ゲート電極とソース，ドレイン領域とをセルフアライン
により位置決めしたセルフアライン構造を有するガリウ
ムヒ素からなる電界効果型トランジスタがあり、このよ
うなトランジスタにおいては、その特性の向上を図る上
で、特にゲート電極が短いゲート長のものであること、
ゲート電極がソース電極までの距離が短い構造のもので
あること、更にゲート電極が低抵抗なものであることが
要求されている。

【０００３】図４は従来のセルフアライン型電界効果ト
ランジスタの形成方法を説明するための図であり、図に
おいて、１は半絶縁性ＧａＡｓ基板、２は該基板１上に
形成されたｎ−ＧａＡｓ活性層、３は該活性層２上にゲ
ート電極３ａを形成するためのＷＳｉあるいはＷＳｉＮ
膜、６ａは該ＷＳｉあるいはＷＳｉＮ膜をパターニング
するためのレジストマスク、１１はゲート電極３ａの両
側に形成され、ソース，ドレイン領域となるｎ⁺ −Ｇａ
Ａｓ活性層、１２は該ｎ⁺ −ＧａＡｓ活性層１１をイオ
ン注入により形成するためのイオン注入用レジストマス
ク、１３ａは上記ソース，ドレイン領域上に形成された
ソース，ドレイン電極、１４は該ソース，ドレイン電極
１３ａを形成するためのレジストマスクである。

【０００４】次に上記ＧａＡｓ電界効果型トランジスタ
の製造方法について説明する。まず図４(a) に示すよう
に、半絶縁性ＧａＡｓ基板１上に６００オングストロー
ム以下の厚さのｎ−ＧａＡｓ活性層２を形成し、更にこ
の上にＷＳｉあるいはＷＳｉＮ等のゲート電極材料３を
スパッタ形成する。

【０００５】次に上記ゲート電極材料３上にフォトリソ
グラフィーによりパターン幅０．３５μm 〜１μm 程度
のレジスト膜６ａを形成し、これをマスクにＲＩＥ等の
エッチングを行って上記ゲート電極材料３をパターニン
グしてゲート電極３ａを形成する（図２(b) ）。

【０００６】その後、フォトリソグラフィーにより、ゲ
ート電極３ａとともにソース，ドレイン領域形成のため
のイオン注入時のマスクとなるレジスト膜１２を形成
し、続いて全面にイオン注入を行って上記ゲート電極３
ａの両側にソース，ドレイン領域となるｎ⁺ −ＧａＡｓ
活性層１１を形成する。この時、上記活性層１１の深さ
は１０００〜２０００オングストローム程度とする（図
４(c) ）。

【０００７】そして不要となったレジスト膜１２の除去
後、新たにソース，ドレイン電極形成用のレジストマス
ク１４をフォトリソグラフィにより形成し（図４(d)
）、その後電極材料の全面蒸着及びリフトオフによ
り、ソース，ドレイン電極１３ａを形成して、セルフア
ライン型電界効果型トランジスタ２００を得る（図４
(e) ）。

【０００８】

【発明が解決しようとする課題】ところが、従来のセル
フアライン型ゲート電極を有する電界効果トランジスタ
の製造方法では、ソース，ドレイン電極１３ａを形成す
る際、電極形成用レジストマスク１４によりゲート電極
３ａをも覆う必要がある。

【０００９】この時、上記レジストマスク１４形成のた
めの露光用マスクをゲート電極３ａに対して重ね合わせ
て、ソース，ドレイン電極１３ａの形成位置を決めるた
め、重ね合わせ余裕が必要で、ゲート電極３ａとソース
電極１３ａ間の距離を短くすることができず、集積度の
向上を図れないという問題があった。

【００１０】また、微細ゲートを形成するにはエッヂ型
位相シフトマスクを用いる場合があるが、このマスクで
はレジスト膜のパターニングの際同時に不要なパターン
も発生するため、不要部の消去工程が必要で工程が複雑
になるだけでなく、不要パターンが形成される部分には
必要なパターンを配置することができず、集積度の向上
を図る上での障害にもなるという問題点があった。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、セルフアライン型電界効果トラ
ンジスタのゲート電極に対するソース，ドレイン電極の
パターン重ね合わせを不要として、ゲート電極とソース
電極との離間距離を容易に狭めることができ、これによ
り集積度の向上を図ることができる半導体装置の製造方
法を得ることを目的とする。

【００１２】またこの発明は、エッヂ型位相シフトマス
クを用いた場合の不要なパターンの消去工程を省略する
ことができ、パターンの微細化及び集積度の向上を容易
にかつ安定に達成することのできる半導体装置の製造方
法を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上にゲート電極材料、エッ
チングマスクとなる絶縁膜及び金属膜を形成した後、そ
の上にゲート電極形成領域を縁取る線状パターンを有す
るレジストマスクを形成し、上記金属膜及び絶縁膜を該
レジストマスクを用いて選択的にエッチングし、その後
ゲート電極材料の、ゲート電極形成領域以外の部分をレ
ジストで被覆し、上記ゲート電極形成領域のゲート電極
材料上に電解メッキによりメッキ金属層を形成し、該メ
ッキ金属層，上記金属膜及び絶縁膜をマスクとして、ソ
ース，ドレイン領域形成のためのイオン注入、及びソー
ス，ドレイン電極材料の蒸着，リフトオフを行うように
したものである。

【００１４】またこの発明は上記半導体装置の製造方法
において、上記ゲート電極形成領域を縁取る線状パター
ンを有するレジストマスクを、レジスト膜をエッジ型位
相シフトマスクを用いて露光，現像して形成するもので
ある。

【００１５】

【作用】この発明においては、ゲート電極の形成後、該
ゲート電極をマスクとしたイオン注入によりソース，ド
レイン拡散領域を形成し、さらに上記ゲート電極をマス
クとするソース，ドレイン電極材料の蒸着，リフトオフ
により、ソース，ドレインオーミック電極を形成するよ
うにしたから、ゲート電極に対してソース，ドレイン電
極形成用のマスクパターンを重ね合わせる必要がなくな
り、その重ね合わせマージンの削減によりゲート電極と
ソース電極との離間距離を狭めることができ、これによ
り相互コンダクタンス等のトランジスタ特性を大きく向
上でき、また集積度の向上を図ることもできる。

【００１６】また、この発明においては、エッヂ型位相
シフトマクスによるレジスト膜のパターニングを、レジ
ストパターンがゲート電極の外形を縁取る線状パターン
となるよう行うので、上記レジスト膜のパターンは、す
べてゲート電極の形成に有効に利用されることとなり、
エッヂ型位相シフトマスクを用いた場合に生ずる不要な
パターンの消去工程を省略することができ、これにより
パターンの微細化及び集積度の向上を容易にかつ安定に
達成することができる。

【００１７】

【実施例】実施例１．図１〜図３はこの発明の一実施例
による半導体装置の製造方法を主要工程順に説明するた
めの断面図であり、図１はエッジ型位相シフトマクスに
よりゲート電極の外形を縁取るレジストパターンを形成
する工程の説明図、図２はゲート電極及びソース，ドレ
イン領域を形成する工程の説明図、図３はソース，ドレ
イン電極を形成する工程の説明図である。図において、
１は半絶縁性ＧａＡｓ基板、２は該ＧａＡｓ基板１上に
形成したｎ−ＧａＡｓ活性層、３は上記活性層２上に形
成したゲート電極材料、４は該ゲート電極材料３上に形
成されたＳｉＯ2 膜等の絶縁膜、５は該絶縁膜４上に形
成された金属膜で、ここでは、この金属膜５は下側をＭ
ｏ層，上側をＡｕ層で構成した２層構造となっている
が、この金属膜はＭｏあるいはＡｕのみから構成しても
よい。６ｂはエッヂ型位相シフトマスク７を用いたフォ
トリソグラフィにより形成されたレジストマスク（第１
のレジスト膜）で、上記ゲート電極形成領域の周囲を縁
取る線状パターンを有している。４ａ，５ａはそれぞれ
上記絶縁膜４及び金属膜５を上記レジストマスク６ｂを
用いて選択的にエッチングして形成された、ゲート電極
材料３のエッチング時マスクとなるマスク用絶縁膜，及
びマスク用金属膜である。

【００１８】８はゲート電極形成領域のゲート電極材料
３上に選択メッキを行う際のメッキ用レジストマスク８
ｂを形成するための第２のレジスト膜、９は該レジスト
膜８の露光用マスク、１０はゲート電極材料３上に選択
メッキにより形成されたメッキ金属層である。また３ｂ
は上記マスク用絶縁膜４ａ及びマスク用金属膜５ａをマ
スクとして上記ゲート電極材料３をエッチングして形成
された仮のゲート電極、１１は該仮のゲート電極３ｂの
両側に選択的なイオン注入，及びアニール処理により形
成されたｎ⁺ −ＧａＡｓ活性領域で、これがソース，ド
レイン領域となる。１２は上記選択的なイオン注入の
際、上記マスク用絶縁膜４ａ及びマスク用金属膜５ａと
ともにイオン注入用マスクとなる第３のレジスト膜、１
３ａはソース，ドレイン電極材料１３の全面蒸着，及び
リフトオフにより上記ソース，ドレイン領域１１上に形
成されたソース，ドレインオーミック電極、３ｃは上記
メッキ金属層をマクスとして上記仮のゲート電極３ｂを
エッチングして形成されたゲート電極である。

【００１９】次に製造方法について説明する。図１(a)
に示すように半絶縁性ＧａＡｓ基板１上に、ｎ−ＧａＡ
ｓ活性層２を６００オングストローム以下の厚さで形成
し、この上にＷＳｉあるいはＷＳｉＮのスパッタリング
によりゲート電極材料３を形成し、さらにその上にＳｉ
Ｏ2 膜４、Ｍｏ／Ａｕ金属膜５を形成する。

【００２０】次に上記金属膜５上にレジスト膜６を塗布
形成した後、該レジスト膜６上の所定位置にエッヂ型位
相シフトマスク７を配置し（図１(b) ）、続いて該レジ
スト膜６をフォトリソグラフィにより露光、現像し、ゲ
ート電極の外形を縁取るような線状パターンのレジスト
膜６ｂを形成する（図１(c) ）。

【００２１】その後上記レジスト膜６ｂをマスクとした
ＲＩＥ等により上記Ｍｏ／Ａｕ金属膜５及びＳｉＯ2 膜
４をエッチングして、上記ゲート電極材料３を選択的に
露出させる。この際上記金属膜５は、これがわずかに上
記レジスト膜６ｂからひさし状にはみ出すようパターニ
ングし、上記ＳｉＯ2 膜４は上記レジスト膜６ｂに対応
したパターンになるようパターニングする（図１(d)
）。

【００２２】次に図２(a) に示すように、上記レジスト
膜６ｂを除去した後、上記ゲート電極材料３上に再度レ
ジスト膜８を、上記ひさし状にパターニングされた金属
膜５ａが埋もれないよう塗布形成する。続いて露光マク
ス９を用いたフォトリソグラフィにより、上記パターニ
ングされたＳｉＯ2 膜４ａで囲まれたゲート電極形成領
域にレジスト開口部８ａを形成し（図２(b) ）、その後
ゲート電極材料３を給電層とした電解メッキによりＡｕ
等をメッキ成長させてメッキ金属層１０を形成する（図
２(c) ）。

【００２３】このメッキ成長後、不要となったレジスト
マクス８ｂを除去し、さらに上記ＳｉＯ2 膜４ａ及びメ
ッキ金属層１０をマスクとして、ゲート電極材料３を選
択的にエッチング除去する。その後オーミック電極形成
用のレジストマクス１２をフォトリソグラフィーで形成
し、このレジストマスク１２とＳｉＯ2 膜４ａおよびメ
ッキ金属層１０とをマスクとしたイオン注入、及びその
後のアニールにより、ソース，ドレイン領域となるｎ⁺
−ＧａＡｓ活性層１１を形成する（図２(d) ）。

【００２４】そしてさらに図３(a) ，(b) に示すよう
に、全面にソース，ドレイン電極材料１３を蒸着し、リ
フトオフ法によりレジストマスク１２上に堆積した不要
な蒸着メタルを除去し、ソース，ドレインオーミック電
極１３ａを形成する。

【００２５】次にパターニングされた仮のゲート電極３
ｂ上の不要なＳｉＯ2 膜４ａをフッ酸水溶液で除去し
て、上記ＳｉＯ2 膜４ａの側壁や表面等に付着している
不要なソース，ドレイン電極材料をリフトオフする（図
３(c) ）。

【００２６】最後に上記仮のゲート電極３ｂを再度ＲＩ
Ｅ等によりエッチングし、セルフアラインゲート電極３
ｃを有する電界効果トランジスタ１０１を得る（図３
(d) ）。

【００２７】このように本実施例では、ゲート電極材料
３をパターニングした後、それをマスクとしたイオン注
入によりｎ⁺ −ＧａＡｓ活性層１１を形成し、更に上記
パターニングされた仮のゲート電極３ｂをマスクとした
ソース，ドレイン電極材料の蒸着，リフトオフによりソ
ース，ドレインオーミック電極１３ａを形成するように
したので、ゲート電極３ｃとソース電極１３ａとの間隔
を狭めることができ、これにより相互コンダクタンス等
のトランジスタ特性の向上とともに集積度の向上を図る
ことができる。

【００２８】また、エッヂ型位相シフトマクス７による
レジスト膜６のパターニングは、レジストパターンがゲ
ート電極３ｃの外形を縁取る線状パターンとなるよう行
うので、上記レジスト膜６ｂのパターンは、すべてゲー
ト電極３ｃの形成に有効に利用されることとなり、エッ
ヂ型位相シフトマスクを用いた場合に生ずる不要なパタ
ーンの消去工程を省略することができ、これによりパタ
ーンの微細化及び集積度の向上を容易にかつ安定に達成
することができる。

【００２９】

【発明の効果】以上のようにこの発明に係る半導体装置
の製造方法によれば、ゲート電極の形成後、該ゲート電
極をマスクとしてソース，ドレイン拡散領域を形成し、
さらに上記ゲート電極をマスクとして、ソース，ドレイ
ンオーミック電極の形成を行うようにしたので、ゲート
電極に対してソース，ドレイン電極形成用のマスクパタ
ーンを重ね合わせる必要がなくなり、その重ね合わせマ
ージンの削減によりゲート電極とソース電極との離間距
離を狭めることができ、これによりトランジスタ特性を
大きく向上でき、また集積度の向上を図ることもできる
という効果がある。

【００３０】また、この発明によれば上記半導体装置の
製造方法において、エッヂ型位相シフトマクスによるレ
ジスト膜のパターニングを、レジストパターンがゲート
電極の外形を縁取る線状パターンとなるよう行うので、
上記レジスト膜のパターンはすべて有効に利用されるこ
ととなり、エッヂ型位相シフトマスクを用いた場合に生
ずる不要なパターンの消去工程を省略することができ、
これによりパターンの微細化とともにさらなる高集積化
を容易にかつ安定に達成することができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体装置の製造方
法におけるエッヂ型位相シフトマクスを用いたパターニ
ング工程を説明するための断面図である。

【図２】上記半導体装置の製造方法におけるゲート電極
及びソース，ドレイン領域を形成する工程を説明するた
めの断面図である。

【図３】上記半導体装置の製造方法におけるソース，ド
レイン電極を形成する工程を説明するための断面図であ
る。

【図４】従来のセルフアライン構造の電界効果型トラン
ジスタの製造方法を説明するための断面図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＧａＡｓ活性層 ３ ゲート電極材料 ３ｂ 仮のゲート電極 ３ｃ ゲート電極 ４ ＳｉＯ2 膜 ４ａ パターニングされたＳｉＯ2 膜 ５ Ｍｏ／Ａｕ金属膜 ６，８，１２ レジスト膜 ６ａ，８ａ レジストマスク ７ エッヂ型位相シフトマスク ９ 露光用マスク １０ メッキ金属層 １１ ｎ⁺ −ＧａＡｓ活性層（ソース，ドレイン領域） １３ オーミック電極材料 １３ａ ソース，ドレイン電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 セルフアラインゲート電極を有する電界
   効果型トランジスタを製造する半導体装置の製造方法に
   おいて、 半導体基板上にゲート電極材料を形成し、これをパター
   ニングしてゲート電極を形成する工程と、 上記半導体基板上に所定の開口パターンを有するレジス
   ト膜を形成して、上記レジスト膜及びゲート電極からな
   る、ソース，ドレイン電極の形成領域に対応する部分が
   開口したマスク層を形成する工程と、 このマスク層を用いた選択的なイオン注入によりソー
   ス，ドレイン拡散領域を形成する工程と、 その後、ソース，ドレイン電極材料の全面蒸着、及び上
   記レジスト膜の除去による該ソース，ドレイン電極材料
   のリフトオフにより、ソース，ドレイン電極を形成する
   工程とを含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記ゲート電極の形成工程では、 上記ゲート電極材料上にレジスト膜を形成し、 該レジスト膜をエッヂ型位相シフトマスクを用いて露
   光，現像して、ゲート電極形成領域の周囲を縁取る線状
   パターンを有するレジストマスクを形成し、 該レジストマスクを用いて上記ゲート電極材料をパター
   ニングすることを特徴とする半導体装置の製造方法。
3. 【請求項３】 セルフアラインゲート電極を有する電界
   効果型トランジスタを形成する半導体装置の製造方法に
   おいて、 その表面にｎ型半導体層が形成された半導体基板上にゲ
   ート電極材料を形成する工程と、 上記ゲート電極材料上に絶縁膜及び金属膜を順次形成し
   た後、エッヂ型位相シフトマスクを用いたフォトリソグ
   ラフィにより、ゲート電極形成領域の周囲を縁取る線状
   パターンを有する第１のレジスト膜を形成する工程と、 上記第１のレジスト膜をマスクとする異方性エッチング
   処理により、上記絶縁膜及び金属膜を、該金属膜がひさ
   し状にレジスト膜の両側にはみ出した断面形状となるよ
   うエッチングする工程と、 上記第１のレジスト膜の除去後、露出したゲート電極材
   料上にレジストを塗布し、そのフォトリソグラフィによ
   りゲート電極形成領域に開口を有する第２のレジスト膜
   を形成する工程と、 該第２のレジスト膜の開口内に露出したゲート電極材料
   を給電層とした電解メッキによりメッキ金属層を形成す
   る工程と、 上記第２のレジスト膜の除去後、上記絶縁膜及びメッキ
   金属層をマスクとして、ゲート電極材料に選択的なエッ
   チング処理を施す工程と、 フォトリソグラフィにより、ソース，ドレイン電極の形
   成領域に開口を有する第３のレジスト膜を形成し、該第
   ３のレジスト膜、上記絶縁膜及びメッキ金属層をマスク
   とした選択的なイオン注入、及びアニール処理を行って
   ソース，ドレイン拡散領域を形成する工程と、 ソース，ドレイン電極材料の全面蒸着、及び上記第３の
   レジスト膜の除去による該電極材料のリフトオフにより
   ソース，ドレイン電極を形成する工程と、 上記絶縁膜の除去により、該絶縁膜側壁及び表面に付着
   したソース，ドレイン電極材料をリフトオフする工程
   と、 上記メッキ金属層をマスクとして上記ゲート電極材料に
   再度異方性エッチングを施してゲート電極を形成する工
   程とを含むことを特徴とする半導体装置の製造方法。