JPH04236423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04236423A JPH04236423A JP535791A JP535791A JPH04236423A JP H04236423 A JPH04236423 A JP H04236423A JP 535791 A JP535791 A JP 535791A JP 535791 A JP535791 A JP 535791A JP H04236423 A JPH04236423 A JP H04236423A
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- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にリフトオフを利用した半導体素子の金属膜パ
ターンの形成工程の改良に関する。
関し、特にリフトオフを利用した半導体素子の金属膜パ
ターンの形成工程の改良に関する。
【０００２】
【従来の技術】図３に第１の従来の技術による製造方法
を説明するための半導体装置の断面を示す。図３におい
て、ガリウム砒素（ＧａＡｓ）基板３０上にスペーサと
しての酸化シリコン（ＳｉＯ２ ）層３１とフォトレジ
スト層３２とを積層し、フォトレジストを選択露光して
開口部３３を形成した後、この開口部３３を利用してＳ
ｉＯ２ 層３１を等方性エッチングにより選択的に除去
して基板３０を露出させ、上からＡｌ層３４を推積して
いる。その後フォトレジスト層３２を除去すると、その
上のＡｌ層３４ｂはリフトオフされ、基板３０上のＡｌ
層３４ａのみが残る。等方性エッチングのため、酸化シ
リコン層３１はサイドエッチングされる。
を説明するための半導体装置の断面を示す。図３におい
て、ガリウム砒素（ＧａＡｓ）基板３０上にスペーサと
しての酸化シリコン（ＳｉＯ２ ）層３１とフォトレジ
スト層３２とを積層し、フォトレジストを選択露光して
開口部３３を形成した後、この開口部３３を利用してＳ
ｉＯ２ 層３１を等方性エッチングにより選択的に除去
して基板３０を露出させ、上からＡｌ層３４を推積して
いる。その後フォトレジスト層３２を除去すると、その
上のＡｌ層３４ｂはリフトオフされ、基板３０上のＡｌ
層３４ａのみが残る。等方性エッチングのため、酸化シ
リコン層３１はサイドエッチングされる。
【０００３】図４に第２の従来技術による製造方法を説
明するための半導体装置の断面図を示す。図４において
は、ＧａＡｓ基板４０上にスペーサとしてＳｉＯ２ 層
４２とＳｉ３ Ｎ４ 層４１を積層している。図示の構
成ではＳｉ３ Ｎ４ 層４１を下に配置している。スペ
ーサの上にフォトレジスト層４３を積層し、開口部４４
を形成する。フォトレジストの開口部４４を利用してＳ
ｉＯ２ 層４２を等方性エッチングによりエッチした後
、ＮＦ３ ないしＳＦ６ をエッチャントとする異方性
のプラズマエッチングにより開口部４４に合せてＳｉ３
Ｎ４ 層４１を除去し、ＧａＡｓ層４０を露出させ、
その上からＡｌ層４６を推積する。その後、フォトレジ
スト層４３を除去してその上のＡｌ層４６ｂをリフトオ
フする。基板４０上にはＳｉ３Ｎ４ 層４１で境界を画
定されたＡｌ層４６ａが残る。異方性エッチングにより
、Ｓｉ３ Ｎ４ 層４１はフォトレジストマスクの開口
形状通りにエッチすることができる。
明するための半導体装置の断面図を示す。図４において
は、ＧａＡｓ基板４０上にスペーサとしてＳｉＯ２ 層
４２とＳｉ３ Ｎ４ 層４１を積層している。図示の構
成ではＳｉ３ Ｎ４ 層４１を下に配置している。スペ
ーサの上にフォトレジスト層４３を積層し、開口部４４
を形成する。フォトレジストの開口部４４を利用してＳ
ｉＯ２ 層４２を等方性エッチングによりエッチした後
、ＮＦ３ ないしＳＦ６ をエッチャントとする異方性
のプラズマエッチングにより開口部４４に合せてＳｉ３
Ｎ４ 層４１を除去し、ＧａＡｓ層４０を露出させ、
その上からＡｌ層４６を推積する。その後、フォトレジ
スト層４３を除去してその上のＡｌ層４６ｂをリフトオ
フする。基板４０上にはＳｉ３Ｎ４ 層４１で境界を画
定されたＡｌ層４６ａが残る。異方性エッチングにより
、Ｓｉ３ Ｎ４ 層４１はフォトレジストマスクの開口
形状通りにエッチすることができる。
【０００４】
【発明が解決しようとする課題】図３の第１の従来技術
の場合、等方性エッチングではどの方向にもエッチング
が進行するために、フォトレジスト層３２のオーバーハ
ングで示されるように、フォトレジスト層３２のマスク
で制御できない横方向のエッチングすなわちサイドエッ
チングが生じる。従って、ＳｉＯ２ 層３１のエッチン
グされた部分の底部（ＧａＡｓ露出面）は、フォトレジ
スト開口部３３よりも幅が広くなってしまう。さらに、
この幅自体を精度良く制御することが難しい。
の場合、等方性エッチングではどの方向にもエッチング
が進行するために、フォトレジスト層３２のオーバーハ
ングで示されるように、フォトレジスト層３２のマスク
で制御できない横方向のエッチングすなわちサイドエッ
チングが生じる。従って、ＳｉＯ２ 層３１のエッチン
グされた部分の底部（ＧａＡｓ露出面）は、フォトレジ
スト開口部３３よりも幅が広くなってしまう。さらに、
この幅自体を精度良く制御することが難しい。
【０００５】また図４の第２の従来技術は、第１の従来
技術のサイドエッチングによるパターンの拡大の問題を
２層構造のスペーサにより解決して、ＧａＡｓ基板４０
の露出面をフォトレジスト開口部４４と同一寸法にでき
るが、スペーサの下層（図示の場合、Ｓｉ３ Ｎ４ 層
４１）をリアクティブイオンエッチング（ＲＩＥ；Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）する際、
ＧａＡｓ基板４０の表面にダメージ４５を与える。この
従来技術をたとえば、ＧａＡｓＦＥＴ素子におけるゲー
ト形成工程に利用した場合、チャネルにトラップ等が形
成され、ＦＥＴ素子としての所望の性能が得られなくな
る可能性がある。
技術のサイドエッチングによるパターンの拡大の問題を
２層構造のスペーサにより解決して、ＧａＡｓ基板４０
の露出面をフォトレジスト開口部４４と同一寸法にでき
るが、スペーサの下層（図示の場合、Ｓｉ３ Ｎ４ 層
４１）をリアクティブイオンエッチング（ＲＩＥ；Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）する際、
ＧａＡｓ基板４０の表面にダメージ４５を与える。この
従来技術をたとえば、ＧａＡｓＦＥＴ素子におけるゲー
ト形成工程に利用した場合、チャネルにトラップ等が形
成され、ＦＥＴ素子としての所望の性能が得られなくな
る可能性がある。
【０００６】すなわち、ウェットエッチングのような等
方性エッチングを行なえば、サイドエッチングによるパ
ターン幅の拡大、パターン精度の低下の問題があり、Ｒ
ＩＥプラズマＲＩＥのような異方性エッチングを行えば
半導体基板へのダメージをもたらすという問題があった
。
方性エッチングを行なえば、サイドエッチングによるパ
ターン幅の拡大、パターン精度の低下の問題があり、Ｒ
ＩＥプラズマＲＩＥのような異方性エッチングを行えば
半導体基板へのダメージをもたらすという問題があった
。
【０００７】本発明の目的は、上記従来技術の問題点を
解決し、パターン幅を拡大することなく、かつ基板半導
体にもエッチングによるダメージを与えることなく金属
パターンを基板上に精度良く形成する新規な半導体装置
の製造方法を提供することにある。
解決し、パターン幅を拡大することなく、かつ基板半導
体にもエッチングによるダメージを与えることなく金属
パターンを基板上に精度良く形成する新規な半導体装置
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による半導体装置の製造方法においては、
半導体基板上のスペーサ層を３層構造とし、最初、異方
性エッチングで上側の２層と最下層の途中までを除去し
、次に、スペーサの中間層をエッチングしない非異方性
（等方性）エッチングにより最下層の残りを除去して半
導体基板を露出させ、そこに金属パターンを形成するも
のである。
めに、本発明による半導体装置の製造方法においては、
半導体基板上のスペーサ層を３層構造とし、最初、異方
性エッチングで上側の２層と最下層の途中までを除去し
、次に、スペーサの中間層をエッチングしない非異方性
（等方性）エッチングにより最下層の残りを除去して半
導体基板を露出させ、そこに金属パターンを形成するも
のである。
【０００９】
【作用】最初の異方性エッチングでは、サイドエッチン
グが生じないためにフォトレジストの開口部と同じ寸法
のエッチングが３層のスペーサに対し行える。そしてス
ペーサの中間層をエッチングしない等方性エッチングに
より最下層を除去すれば、半導体基板表面にダメージを
与えることなく、開口部寸法と同じ寸法の開口部を形成
した中間層で規定された寸法の基板露出面がえられ、開
口部と等しい所定の金属パターンが基板上に形成できる
ことになる。
グが生じないためにフォトレジストの開口部と同じ寸法
のエッチングが３層のスペーサに対し行える。そしてス
ペーサの中間層をエッチングしない等方性エッチングに
より最下層を除去すれば、半導体基板表面にダメージを
与えることなく、開口部寸法と同じ寸法の開口部を形成
した中間層で規定された寸法の基板露出面がえられ、開
口部と等しい所定の金属パターンが基板上に形成できる
ことになる。
【００１０】
【実施例】図１の（ａ）〜（ｄ）を参照して、本発明の
実施例によるＧａＡｓＦＥＴの製造方法を説明する。
実施例によるＧａＡｓＦＥＴの製造方法を説明する。
【００１１】まず、図１（ａ）において、ＧａＡｓ基板
１０上にｎ型ＧａＡｓ層１１（厚さ約２００ｎｍ、不純
物濃度約２×１０１７ｃｍ−３）をエピタキシャル成長
させたウエハ上に、ＳｉＯ２ 層１２（厚さ約１００ｎ
ｍ）と、Ｓｉ３ Ｎ４ 層１３（厚さ約５０ｎｍ）と、
ＳｉＯ２層１４（厚さ約３５０ｎｍ）をプラズマＣＶＤ
法により下から順に形成し、３層構造のスペーサ層を作
る。さらにその上にフォトレジスト層１５を形成してゲ
ート電極用のパターニングを行ない、パターン開口部１
６を形成する。ここで最下層１２はエッチングのダメー
ジを基板に与えない範囲でなるべく薄く、第２層１３は
後の工程に耐える範囲でなるべく薄くすることが好まし
い。
１０上にｎ型ＧａＡｓ層１１（厚さ約２００ｎｍ、不純
物濃度約２×１０１７ｃｍ−３）をエピタキシャル成長
させたウエハ上に、ＳｉＯ２ 層１２（厚さ約１００ｎ
ｍ）と、Ｓｉ３ Ｎ４ 層１３（厚さ約５０ｎｍ）と、
ＳｉＯ２層１４（厚さ約３５０ｎｍ）をプラズマＣＶＤ
法により下から順に形成し、３層構造のスペーサ層を作
る。さらにその上にフォトレジスト層１５を形成してゲ
ート電極用のパターニングを行ない、パターン開口部１
６を形成する。ここで最下層１２はエッチングのダメー
ジを基板に与えない範囲でなるべく薄く、第２層１３は
後の工程に耐える範囲でなるべく薄くすることが好まし
い。
【００１２】次に、図１（ｂ）において、Ｃ２ Ｆ６
／ＣＨＦ３ ／Ｈｅをエッチャントとする異方性のＲＩ
Ｅにより、フォトレジスト層１５をマスクとして、下層
ＳｉＯ２ 層１２の中間部までエッチングしてＳｉＯ２
層１４、Ｓｉ３ Ｎ４ 層１３およびＳｉＯ２ 層１
２上部を選択的に除去する。このとき、エッチングは下
層ＳｉＯ２ 層１２の中間部で停止し、残りのＳｉＯ２
層１２をｎ型ＧａＡｓ層１１の上に残す。適当な厚さ
を残すことにより、エッチングによるダメージがＧａＡ
ｓ半導体層１１に及ばない。
／ＣＨＦ３ ／Ｈｅをエッチャントとする異方性のＲＩ
Ｅにより、フォトレジスト層１５をマスクとして、下層
ＳｉＯ２ 層１２の中間部までエッチングしてＳｉＯ２
層１４、Ｓｉ３ Ｎ４ 層１３およびＳｉＯ２ 層１
２上部を選択的に除去する。このとき、エッチングは下
層ＳｉＯ２ 層１２の中間部で停止し、残りのＳｉＯ２
層１２をｎ型ＧａＡｓ層１１の上に残す。適当な厚さ
を残すことにより、エッチングによるダメージがＧａＡ
ｓ半導体層１１に及ばない。
【００１３】次に、図１（ｃ）において、ＨＦ：Ｈ２
Ｏ＝１：２０のエッチング液により、ＳｉＯ２ をウェ
ットエッチングする。残りのＳｉＯ２層１２をエッチン
グして半導体層１１表面を露出する。これはＳｉＯ２
用の等方性のウエットエッチングであるためＳｉＯ２
層１２、１４にサイドエッチングは生じるが、Ｓｉ３
Ｎ４ 層１３はエッチングされず、しかもｎ型ＧａＡｓ
層１１にはダメージを与えない。この後必要に応じて、
所定深さのｎ型ＧａＡｓ層１１のリセスエッチングを行
う。
Ｏ＝１：２０のエッチング液により、ＳｉＯ２ をウェ
ットエッチングする。残りのＳｉＯ２層１２をエッチン
グして半導体層１１表面を露出する。これはＳｉＯ２
用の等方性のウエットエッチングであるためＳｉＯ２
層１２、１４にサイドエッチングは生じるが、Ｓｉ３
Ｎ４ 層１３はエッチングされず、しかもｎ型ＧａＡｓ
層１１にはダメージを与えない。この後必要に応じて、
所定深さのｎ型ＧａＡｓ層１１のリセスエッチングを行
う。
【００１４】そして、図１（ｄ）において、ＦＥＴのゲ
ート電極としてＡｌを蒸着あるいはスパッタにより推積
し、リフトオフすることによりＳｉ３ Ｎ４ 層１３の
開口形状で規定されたゲートパターン１７をＧａＡｓ層
１１上に形成する。
ート電極としてＡｌを蒸着あるいはスパッタにより推積
し、リフトオフすることによりＳｉ３ Ｎ４ 層１３の
開口形状で規定されたゲートパターン１７をＧａＡｓ層
１１上に形成する。
【００１５】上記実施例において、ＳｉＯ２ とＳｉ３
Ｎ４ を入れ換えて、層１２、１４をＳｉ３ Ｎ４
に、層１３をＳｉＯ２ にしても同様な効果が得られる
。この場合、図１（ｃ）の工程で、希弗酸ウェットエッ
チングの代わりに、熱燐酸ウェットエッチングまたは、
ＮＦ３ ないしＳＦ６ によるエッチングを行なえばよ
い。
Ｎ４ を入れ換えて、層１２、１４をＳｉ３ Ｎ４
に、層１３をＳｉＯ２ にしても同様な効果が得られる
。この場合、図１（ｃ）の工程で、希弗酸ウェットエッ
チングの代わりに、熱燐酸ウェットエッチングまたは、
ＮＦ３ ないしＳＦ６ によるエッチングを行なえばよ
い。
【００１６】さらに図２に、上記実施例を適用して製造
されたＧａＡｓのＨＥＭＴ（電子高移動度トランジスタ
）の例を示す。図２において、２０は真性ＧａＡｓ基板
、２１は電子走行層となるｉ型ＧａＡｓ層（厚さ約１０
００ｎｍ）、２２は電子供給層となるｎ型ＡｌＧａＡｓ
層（厚さ約４０ｎｍ、不純物濃度約２．０×１０１８ｃ
ｍ−３）、２３はコンタクト層となるｎ型ＧａＡｓ層（
厚さ約１００ｎｍ、不純物濃度約２．０×１０１８ｃｍ
−３）である。ＣＣｌ２ Ｆ２ をエッチャントとする
ＲＩＥによりリセスエッチングが行われている。さらに
、層２４、２５、２６は３層構造のスペーサであり、そ
れぞれ、ＳｉＯ２ 、Ｓｉ３ Ｎ４ 、ＳｉＯ２ で形
成される。２７はＡｌ等のゲート電極であり、２８、２
９はそれぞれ半導体層と合金化したソース電極とドレイ
ン電極、２００はフォトレジスト層である。フォトレジ
スト層上のＡｌ層は図示を省略している。Ｓｉ３ Ｎ４
層２５が精度良く半導体表面近傍に形成されるので、
電極２７の寸法精度が高くなる。
されたＧａＡｓのＨＥＭＴ（電子高移動度トランジスタ
）の例を示す。図２において、２０は真性ＧａＡｓ基板
、２１は電子走行層となるｉ型ＧａＡｓ層（厚さ約１０
００ｎｍ）、２２は電子供給層となるｎ型ＡｌＧａＡｓ
層（厚さ約４０ｎｍ、不純物濃度約２．０×１０１８ｃ
ｍ−３）、２３はコンタクト層となるｎ型ＧａＡｓ層（
厚さ約１００ｎｍ、不純物濃度約２．０×１０１８ｃｍ
−３）である。ＣＣｌ２ Ｆ２ をエッチャントとする
ＲＩＥによりリセスエッチングが行われている。さらに
、層２４、２５、２６は３層構造のスペーサであり、そ
れぞれ、ＳｉＯ２ 、Ｓｉ３ Ｎ４ 、ＳｉＯ２ で形
成される。２７はＡｌ等のゲート電極であり、２８、２
９はそれぞれ半導体層と合金化したソース電極とドレイ
ン電極、２００はフォトレジスト層である。フォトレジ
スト層上のＡｌ層は図示を省略している。Ｓｉ３ Ｎ４
層２５が精度良く半導体表面近傍に形成されるので、
電極２７の寸法精度が高くなる。
【００１７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合せ等が可能なことは当業者に自
明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合せ等が可能なことは当業者に自
明であろう。
【００１８】
【発明の効果】以上説明したように、本発明においては
、最初の異方性エッチングでは、サイドエッチングが生
じないためにフォトレジストの開口部と同じ寸法のエッ
チングが３層のスペーサに対して施され、そして次に、
スペーサの中間層をエッチングしない等方性エッチング
により最下層を除去するので、半導体基板表面にダメー
ジを与えることなく、開口部寸法と同じ寸法の開口部を
形成した中間層で規定された寸法の基板露出面がえられ
る。開口部と等しい所定の金属パターンが基板上に形成
でき、所望の性能の半導体装置が製造できる。
、最初の異方性エッチングでは、サイドエッチングが生
じないためにフォトレジストの開口部と同じ寸法のエッ
チングが３層のスペーサに対して施され、そして次に、
スペーサの中間層をエッチングしない等方性エッチング
により最下層を除去するので、半導体基板表面にダメー
ジを与えることなく、開口部寸法と同じ寸法の開口部を
形成した中間層で規定された寸法の基板露出面がえられ
る。開口部と等しい所定の金属パターンが基板上に形成
でき、所望の性能の半導体装置が製造できる。
【図１】本発明の実施例による半導体装置の製造方法を
説明する図である。図１（ａ）〜（ｂ）は各工程におけ
る半導体装置の断面を示す。
説明する図である。図１（ａ）〜（ｂ）は各工程におけ
る半導体装置の断面を示す。
【図２】本発明の実施例による半導体装置の製造方法を
適用して製造したＨＥＭＴの断面図である。
適用して製造したＨＥＭＴの断面図である。
【図３】従来の技術による製造方法を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【図４】他の従来の技術による製造方法を説明するため
の半導体装置の断面図である。
の半導体装置の断面図である。
１０、２０ ＧａＡｓ基板
１１、１３、２４、２６、３１、４２ ＳｉＯ２ 層
１２、２５、４１ Ｓｉ３ Ｎ４ 層１５、２００、
３２、４３ フォトレジスト層１７、２７、３４、４
５ 金属電極
１２、２５、４１ Ｓｉ３ Ｎ４ 層１５、２００、
３２、４３ フォトレジスト層１７、２７、３４、４
５ 金属電極
Claims (3)
- 【請求項１】 半導体基板（１０、１１）上に第１の
物質で形成された第１層（１２）と、第１の物質とエッ
チング速度の異なる第２の物質で形成された第２層（１
３）と、第３の物質で形成された第３層（１４）とを順
次積層形成し、所定の開口部（１６）を有するフォトレ
ジスト層（１５）を前記第３層（１４）上に形成し、前
記フォトレジスト（１５）をマスクとして、前記開口部
（１６）に対向する前記第３層（１４）と第２層（１３
）とさらに前記第１層（１２）の中間部までを異方性エ
ッチングにより前記積層方向にエッチングして取り除き
、前記異方性エッチング工程でエッチングされずに残っ
た前記第１層（１２）を、前記第２層（１３）を実質的
にエッチングしない等方性エッチングにより選択的に除
去し、前記第１層（１２）を取り除いた部分の前記半導
体基板（１１）上に金属膜（１７）を形成する各工程を
含む半導体装置の製造方法。 - 【請求項２】 前記第１、及び第３層（１２、１４）
がいずれも酸化シリコン（ＳｉＯ２ ）であり、前記第
２層（１３）が窒化シリコン（Ｓｉ３ Ｎ４ ）である
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１、及び第３層（１２、１４）
がいずれも窒化シリコン（Ｓｉ３ Ｎ４ ）であり、前
記第２層（１３）が酸化シリコン（ＳｉＯ２ ）である
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP535791A JPH04236423A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP535791A JPH04236423A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236423A true JPH04236423A (ja) | 1992-08-25 |
Family
ID=11608928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP535791A Withdrawn JPH04236423A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236423A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009180504A (ja) * | 2008-01-29 | 2009-08-13 | Hitachi Ltd | 熱式流体流量センサ |
| JP2010040616A (ja) * | 2008-08-01 | 2010-02-18 | Opnext Japan Inc | 電極形成方法および半導体素子 |
| JP2012195302A (ja) * | 2006-07-25 | 2012-10-11 | Lg Chem Ltd | 有機発光素子の製造方法およびこれによって製造された有機発光素子 |
| JP2019047043A (ja) * | 2017-09-05 | 2019-03-22 | 日本放送協会 | 積層型半導体素子および半導体素子基板、ならびにこれらの製造方法 |
| US11038721B2 (en) | 2019-09-18 | 2021-06-15 | Kabushiki Kaisha Toshiba | Digital isolator |
-
1991
- 1991-01-21 JP JP535791A patent/JPH04236423A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195302A (ja) * | 2006-07-25 | 2012-10-11 | Lg Chem Ltd | 有機発光素子の製造方法およびこれによって製造された有機発光素子 |
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| US11405241B2 (en) | 2019-09-18 | 2022-08-02 | Kabushiki Kaisha Toshiba | Digital isolator |
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Legal Events
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |