JPH11289012A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11289012A JP10091538A JP9153898A JPH11289012A JP H11289012 A JPH11289012 A JP H11289012A JP 10091538 A JP10091538 A JP 10091538A JP 9153898 A JP9153898 A JP 9153898A JP H11289012 A JPH11289012 A JP H11289012A
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Abstract

(57)【要約】 【課題】 配線容量の低減と、層間膜や配線の剥がれ防
止とを両立するのが困難。 【解決手段】 層間絶縁膜としてＳｉＯＦを用いる多層
配線を有する半導体装置において、層間絶縁膜につい
て、配線間隔部におけるＳｉＯＦ１１，１６のフッ素濃
度を、積層方向の配線間におけるＳｉＯＦ１２，１７の
フッ素濃度よりも高くした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特に、複数の配線が並設され、絶
縁膜としてＳｉＯＦを用いる半導体装置、層間絶縁膜と
してＳｉＯＦを用いる多層配線を有する半導体装置、お
よびこれらの半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化や微細化が進むに
つれて、配線ピッチが小さくなり、配線に付く寄生容量
（配線容量と称する）が増加する傾向にある。配線容量
低減のために層間絶縁膜として、より比誘電率の低い材
料が用いられるようになってきている。その中で、Ｓｉ
ＯＦは、従来から用いられてきたプラズマＣＶＤ法で形
成できる無機系の材料としては最も低い比誘電率をもつ
絶縁材料である。
【０００３】従来のＳｉＯＦを層間絶縁膜として用いた
半導体装置について、図１１および図１２〜図１４を参
照して説明する。
【０００４】図１１は、従来の半導体装置を示す断面
図、図１２〜図１４はその製造工程を示す断面図であ
る。ここでは、３層配線の場合の例を示している。な
お、半導体装置の詳細な構成および製造方法の説明は後
述する実施例において行なうものとする。図１１に示す
ように、第１層配線８の配線間隔部及び第１層配線８の
上部にはＳｉＯＦよりなる層間絶縁膜１２が設けられ、
第２層配線１５の配線間隔部及び第２層配線１５の上部
にはＳｉＯＦよりなる層間絶縁膜１７が設けられてい
る。この層間絶縁膜１７の膜厚は、第２層配線１５の上
部で０．６μｍないし１．０μｍである。
【０００５】
【発明が解決しようとする課題】上記の半導体装置にお
いて、層間絶縁膜を構成するＳｉＯＦ中のフッ素濃度
を、５ａｔｏｍ％未満と低くすると、低誘電率化の効果
が得られないため、配線容量が大きくなってしまい、回
路動作速度が遅くなったり、消費電力が大きくなったり
する。その一方、層間絶縁膜を構成するＳｉＯＦ中のフ
ッ素濃度を５ａｔｏｍ％以上に高くすると、層間膜や配
線の剥がれが生じやすく、歩留まりが低下する、という
不都合が生じ、最適なフッ素濃度の設定がしにくいとい
う問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
複数の配線が並設され、絶縁膜としてＳｉＯＦを用いる
半導体装置において、前記絶縁膜について、配線間隔部
におけるＳｉＯＦのフッ素濃度を、配線上におけるＳｉ
ＯＦのフッ素濃度よりも高くしたことを特徴とする。
【０００７】また、本発明の半導体装置は、層間絶縁膜
としてＳｉＯＦを用いる多層配線を有する半導体装置に
おいて、前記層間絶縁膜について、配線間隔部における
ＳｉＯＦのフッ素濃度を、積層方向の配線間におけるＳ
ｉＯＦのフッ素濃度よりも高くしたことを特徴とする。
【０００８】本発明の半導体装置の製造方法は、同一面
上に複数の配線を形成する工程と、該複数の配線が形成
された面上に、ＳｉＯＦからなる第１の絶縁層を形成
し、前記複数の配線の上面の前記第１の絶縁層を除去す
る工程と、少なくとも前記第１の絶縁層にフッ素を導入
する工程と、ＳｉＯＦからなる第２の絶縁層を形成する
工程と、を有するものである。
【０００９】また、本発明の半導体装置の製造方法は、
同一面上に複数の配線を形成する工程と、該複数の配線
が形成された面上に、ＳｉＯＦからなる第１の絶縁層を
形成し、少なくとも前記第１の絶縁層にフッ素を導入す
る工程と、前記複数の配線の上面の前記第１の絶縁層を
除去する工程と、ＳｉＯＦからなる第２の絶縁層を形成
する工程と、を有するものである。
【００１０】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１の実施例）第１の実施例について、図１を参照し
て説明する。図１は、本発明の第１の実施例の半導体装
置を示す断面図である。
【００１１】図１において、拡散層領域１や素子分離領
域２を有する半導体基板３上に、膜厚約０．８μｍのＢ
ＰＳＧ等よりなる第１の層間絶縁膜４があり、その上に
第１層配線８がある。第１の層間絶縁膜４には、拡散層
領域１と第１層配線８とを接続するコンタクト開口部が
あるが、図１では省略している。第１層配線８の配線間
隔部には、高フッ素濃度のＳｉＯＦ１１が設けられ、こ
のＳｉＯＦ１１および第１層配線８の上部には、低フッ
素濃度のＳｉＯＦ１２よりなる層間絶縁膜が設けられて
いる。この層間絶縁膜の膜厚は、第１層配線８の上部で
０．６μｍないし１．０μｍである。低フッ素濃度のＳ
ｉＯＦ１２には、選択的に第１のビア・ホール１３が開
口しており、第１のビア・ホール１３を含む領域に第２
層配線１５が存在している。
【００１２】第２層配線１５の配線間隔部には、高フッ
素濃度のＳｉＯＦ１６が設けられ、このＳｉＯＦ１６お
よび第２層配線１５の上部には、低フッ素濃度のＳｉＯ
Ｆ１７よりなる層間絶縁膜が存在する。この層間絶縁膜
の膜厚は、第２層配線１５の上部で０．６μｍないし
１．０μｍである。低フッ素濃度のＳｉＯＦ１７には、
選択的に第２のビア・ホール１８が開口しており、第２
のビア・ホール１８を含む領域に第３層配線２０が存在
している。第３層配線２０上には、膜厚０．３μｍの膜
厚を有するＳｉＯＮ等よりなるカバー膜２１が全面を覆
って形成されている。
【００１３】第１層配線８、第２層配線１５、及び第３
層配線２０は、例えば、下から順に、膜厚約３０ｎｍの
チタン及び膜厚約１００ｎｍの窒化チタンよりなるバリ
アメタル５Ａ、５Ｂ、５Ｃ、膜厚約０．５μｍのアルミ
ニウム６Ａ、６Ｂ、６Ｃ、膜厚約３０ｎｍの窒化チタン
７Ａ、７Ｂ、７Ｃより成っている。また、低フッ素濃度
のＳｉＯＦ１２、１７はフッ素濃度が５ａｔｏｍ％未満
であり、高フッ素濃度のＳｉＯＦ１１、１６はフッ素濃
度が５ａｔｏｍ％以上である。また、低フッ素濃度のＳ
ｉＯＦ１２とその上層配線である第２層配線１５、及び
低フッ素濃度のＳｉＯＦ１７とその上層配線である第３
層配線２０の間には、配線が直接フッ素と触れることに
よる腐食の発生等を防ぐために、プラズマ酸化膜が０．
１μｍ乃至０．３μｍの膜厚だけ形成されることもある
が、図１では省略している。
【００１４】尚、この実施例では、３層配線の例を示し
ているが、２層あるいは４層以上の場合にも適用でき
る。
【００１５】次に、この第１の実施例の半導体装置の製
造方法を、図２〜図５を参照して説明する。図２〜図５
は、製造工程を示す断面図である。
【００１６】まず、図２に示すように、半導体基板３上
に拡散層領域１や素子分離領域２を作り込み、その上に
膜厚約１．２μｍのＢＰＳＧ等よりなる第１の層間絶縁
膜４を成長し、化学的機械的研磨（ＣＭＰ）により平坦
化を行い、最終的に拡散層上で膜厚が約０．８μｍにな
るようにし、コンタクト開口部（図示せず）を選択的に
形成し、バリアメタル５Ａ、膜厚約０．５μｍのアルミ
ニウム６Ａ、膜厚約３０ｎｍの窒化チタン７Ａを順次ス
パッタ法により形成し、フォト・リソグラフィー工程及
び反応性イオンエッチングにより所望のパターンを残す
ことにより、第１層配線８を形成し、幅の比較的広い配
線上で膜厚約０．６μｍとなるようにＳｉＯＦ９を例え
ばバイアスＥＣＲ法により形成する。このとき、第１層
配線８の間隔部は、ＳｉＯＦ９で完全に埋設されてしま
い、また、幅の狭い配線上には、三角形状にＳｉＯＦ９
が形成される。
【００１７】次に、図３に示すように、ＳｉＯＦ９を、
反応性イオンエッチングにより異方性エッチングを行
い、第１層配線８の上面のＳｉＯＦを除去する。このと
き、第１層配線８の間隔部には、中央において第１層配
線８の膜厚の約１／２のＳｉＯＦ１１が残る。この状態
で、フッ素を、例えば加速エネルギー１０ｋｅＶないし
１００ｋｅＶ、ドーズ量５×１０14ｃｍ-2ないし３×１
０15ｃｍ-2の条件でイオン注入する。第１層配線８の間
隔部の第１層配線８はエッチングにより除去されるた
め、上記のように、中央において第１層配線８の膜厚の
約１／２となっているが、配線容量の低減を考慮する
と、間隔部がより埋められた状態、あるいは完全に埋め
られた状態が望ましいことはもちろんである。
【００１８】次に、図４に示すように、低フッ素濃度の
ＳｉＯＦ１２を、バイアスＥＣＲプラズマＣＶＤ法等に
より形成し、化学的機械的研磨により平坦化を行う。こ
の低フッ素濃度のＳｉＯＦ１２の膜厚は、第１層配線８
上で約０．８μｍとなるようにする。なお、ＳｉＯＦ１
２のフッ素濃度は、イオン注入前のＳｉＯＦ１１のフッ
素濃度よりも同等または低くすることが望ましい。
【００１９】次に、図５に示すように、第１層配線８上
の低フッ素濃度のＳｉＯＦ１２にビア・ホール１３を選
択的に開口し、下から例えば膜厚約３０ｎｍのチタン、
膜厚約０．１μｍの窒化チタンからなるバリアメタル５
Ｂをスパッタ法等で形成し、タングステン１４を全面に
ＣＶＤ法により形成し、エッチバックすることにより、
ビア・ホール１３の内部のみに残し、膜厚約０．５μｍ
のアルミニウム６Ｂ、膜厚約５０ｎｍの窒化チタン７Ｂ
を順次スパッタ法等で形成し、フォト・リソグラフィー
工程及び反応性イオンエッチングにより所望のパターン
に形成し、第２層配線１５とする。
【００２０】次に、以上の図２から図５の工程をもう一
度繰り返すことにより、第３層配線２０を形成し、最後
にＳｉＯＮ等よりなるカバー膜２１を形成することによ
り、図１に示した最終構造が完成する。
【００２１】ここに示した製造方法は、配線が３層の場
合であるが、層間膜形成から上層配線形成までの工程の
回数を増やすことにより、さらに多層の配線も形成でき
る。
【００２２】この第１の実施例では、隣接配線間のＳｉ
ＯＦ中のフッ素濃度が上下配線間のフッ素濃度よりも高
くなっているため、隣接配線間容量が低減できる。ま
た、上下配線間のフッ素濃度は低いため、後の工程を経
る間に上層の配線や層間絶縁膜が剥がれることを防ぐこ
とができる。
【００２３】図６に、第１の実施例の効果を示す。本実
施例における配線容量、及び層間膜の剥がれの発生箇所
を、従来の、層間膜に均一なフッ素濃度の場合と比較し
ている。従来例でフッ素濃度の高い場合と比較して、本
実施例では配線容量は２％程度高くなるにとどまり、剥
がれの発生箇所は、０にまで減っている。また、従来例
でフッ素濃度の低い場合と比較して、本実施例では剥が
れの発生箇所は、０と変化がなく、配線容量は約７％も
低減できている。本実施例での配線容量の低減は、隣接
配線間のフッ素濃度が高いため、配線上下のフッ素濃度
が低くても容量の低減が達成できることによる。また、
層間膜の剥がれに関しては、配線上下のフッ素濃度が低
いことにより、ＳｉＯＦ膜の吸湿等が少なく、ＳｉＯＦ
と上層配線の最下層のチタン系高融点金属との間の密着
性が保たれるために、発生箇所が少ない。 （第２の実施例）次に、本発明の他の実施例の半導体装
置の製造方法を、図７〜図１０を参照して説明する。図
７〜図１０は、製造工程を示す断面図である。
【００２４】まず、図７に示すように、半導体基板３上
に拡散層領域１や素子分離領域２を作り込み、その上に
膜厚約１．２μｍのＢＰＳＧ等よりなる第１の層間絶縁
膜４を成長し、化学的機械的研磨（ＣＭＰ）により平坦
化を行い、最終的に拡散層上で膜厚が約０．８μｍにな
るようにし、コンタクト開口部（図示せず）を選択的に
形成し、バリアメタル５Ａ、膜厚約０．５μｍのアルミ
ニウム６Ａ、膜厚約３０ｎｍの窒化チタン７Ａを順次ス
パッタ法により形成し、フォト・リソグラフィー工程及
び反応性イオンエッチングにより所望のパターンを残す
ことにより、第１層配線８を形成し、幅の比較的広い配
線上で膜厚約０．６μｍとなるようにＳｉＯＦ９を例え
ばバイアスＥＣＲ法により形成する。このとき、第１層
配線８の間隔部は、ＳｉＯＦ９で完全に埋設されてしま
い、また、幅の狭い配線上には、三角形状にＳｉＯＦ９
が形成される。
【００２５】次に、図８に示すように、フッ素イオン１
０を、例えば加速エネルギー１０ｋｅＶないし１００ｋ
ｅＶ、ドーズ量５×１０14ｃｍ-2ないし３×１０15ｃｍ
-2の条件で全面にイオン注入することにより、ＳｉＯＦ
９のフッ素濃度を高くする。
【００２６】次に、図９に示すように、反応性イオンエ
ッチングにより異方性エッチングを行い、第１層配線８
の上面のＳｉＯＦ９を除去する。このとき、第１層配線
８の間隔部には、中央において第１層配線８上の膜厚の
約１／２の高フッ素濃度のＳｉＯＦ１１が残る。
【００２７】次に、図１０に示すように、低フッ素濃度
のＳｉＯＦ１２を、バイアスＥＣＲプラズマＣＶＤ法等
により形成し、化学的機械的研磨により平坦化を行う。
なお、ＳｉＯＦ１２のフッ素濃度は、イオン注入前のＳ
ｉＯＦ１１のフッ素濃度よりも同等または低くすること
が望ましい。
【００２８】この低フッ素濃度のＳｉＯＦ１２の膜厚
は、第１層配線８上で約０．８μｍとなるようにし、第
１層配線８上の低フッ素濃度のＳｉＯＦ１２にビア・ホ
ール１３を選択的に開口し、下から例えば膜厚約３０ｎ
ｍのチタン、膜厚約０．１μｍの窒化チタンからなるバ
リアメタル５Ｂをスパッタ法等で形成し、タングステン
１４を全面にＣＶＤ法により形成し、エッチバックする
ことにより、ビア・ホール１３の内部のみに残し、膜厚
約０．５μｍのアルミニウム６Ｂ、膜厚約５０ｎｍの窒
化チタン７Ｂを順次スパッタ法等で形成し、フォト・リ
ソグラフィー工程及び反応性イオンエッチングにより所
望のパターンに形成し、第２層配線１５とする。
【００２９】次に、以上の図７から図１０の工程をもう
一度繰り返すことにより、第３層配線２０を形成し、最
後にＳｉＯＮ等よりなるカバー膜２１を形成することに
より、図１に示した最終構造が完成する。
【００３０】ここに示した製造方法は、配線が３層の場
合であるが、層間膜形成から上層配線形成までの工程の
回数を増やすことにより、さらに多層の配線も形成でき
る。
【００３１】この製造方法では、第１の実施例に較べて
ＳｉＯＦ９を成膜後にフッ素をイオン注入しているの
で、配線が直接フッ素イオンにさらされることがなく、
配線の腐食等を防ぐことができる、という長所がある。
【００３２】以上説明した、第１および第２実施例は本
発明を多層配線構造の半導体装置に適用した場合につい
て説明したが、単層構造の半導体装置に適用できること
はもちろんである。
【００３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、配線容量の低減と、層間膜や配線の剥がれ防止と
を両立することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置を示す断面
図である。
【図２】本発明の第１の実施例の製造工程を示す断面図
である。
【図３】本発明の第１の実施例の製造工程を示す断面図
である。
【図４】本発明の第１の実施例の製造工程を示す断面図
である。
【図５】本発明の第１の実施例の製造工程を示す断面図
である。
【図６】本発明の第１の実施例の効果を示す特性図であ
る。
【図７】本発明の第２の実施例の製造工程を示す断面図
である。
【図８】本発明の第２の実施例の製造工程を示す断面図
である。
【図９】本発明の第２の実施例の製造工程を示す断面図
である。
【図１０】本発明の第２の実施例の製造工程を示す断面
図である。
【図１１】従来の半導体装置を示す断面図である。
【図１２】従来の半導体装置の製造工程を示す断面図で
ある。
【図１３】従来の半導体装置の製造工程を示す断面図で
ある。
【図１４】従来の半導体装置の製造工程を示す断面図で
ある。
【符号の説明】
１ 拡散層領域 ２ 素子分離領域 ３ 半導体基板 ４ 第１の層間絶縁膜 ５Ａ、５Ｂ、５Ｃ バリアメタル ６Ａ、６Ｂ、６Ｃ アルミニウム ７Ａ、７Ｂ、７Ｃ 窒化チタン ８ 第１層配線 ９ ＳｉＯＦ １０ フッ素イオン １１ ＳｉＯＦ １２ ＳｉＯＦ １３ ビア・ホール １４ タングステン １５ 第２層配線 １６ ＳｉＯＦ １７ ＳｉＯＦ １８ ビア・ホール １９ タングステン ２０ 第３層配線 ２１ カバー膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の配線が並設され、絶縁膜としてＳ
    ｉＯＦを用いる半導体装置において、 前記絶縁膜について、配線間隔部におけるＳｉＯＦのフ
    ッ素濃度を、配線上におけるＳｉＯＦのフッ素濃度より
    も高くしたことを特徴とする半導体装置。
  2. 【請求項２】 層間絶縁膜としてＳｉＯＦを用いる多層
    配線を有する半導体装置において、 前記層間絶縁膜について、配線間隔部におけるＳｉＯＦ
    のフッ素濃度を、積層方向の配線間におけるＳｉＯＦの
    フッ素濃度よりも高くしたことを特徴とする半導体装
    置。
  3. 【請求項３】 前記配線間隔部におけるＳｉＯＦのフッ
    素濃度は５ａｔｏｍ％以上であり、前記配線上における
    ＳｉＯＦのフッ素濃度は５ａｔｏｍ％未満であることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記配線間隔部におけるＳｉＯＦのフッ
    素濃度は５ａｔｏｍ％以上であり、前記積層方向の配線
    間におけるＳｉＯＦのフッ素濃度は５ａｔｏｍ％未満で
    あることを特徴とする請求項２に記載の半導体装置。
  5. 【請求項５】 同一面上に複数の配線を形成する工程
    と、 該複数の配線が形成された面上に、ＳｉＯＦからなる第
    １の絶縁層を形成し、前記複数の配線の上面の前記第１
    の絶縁層を除去する工程と、 少なくとも前記第１の絶縁層にフッ素を導入する工程
    と、 ＳｉＯＦからなる第２の絶縁層を形成する工程と、 を有する半導体装置の製造方法。
  6. 【請求項６】 前記第２の絶縁膜のＳｉＯＦのフッ素濃
    度は、フッ素導入前の前記第１の絶縁膜のＳｉＯＦのフ
    ッ素濃度と同等または低いことを特徴とする請求項５に
    記載の半導体装置の製造方法。
  7. 【請求項７】 前記フッ素を導入する工程は、加速エネ
    ルギー１０ｋｅＶないし１００ｋｅＶ、ドーズ量５×１
    ０14ｃｍ-2ないし３×１０15ｃｍ-2の条件のイオン注入
    で行うことを特徴とする請求項５または請求項６に記載
    の半導体装置の製造方法。
  8. 【請求項８】 同一面上に複数の配線を形成する工程
    と、 該複数の配線が形成された面上に、ＳｉＯＦからなる第
    １の絶縁層を形成し、 少なくとも前記第１の絶縁層にフッ素を導入する工程
    と、 前記複数の配線の上面の前記第１の絶縁層を除去する工
    程と、 ＳｉＯＦからなる第２の絶縁層を形成する工程と、 を有する半導体装置の製造方法。
  9. 【請求項９】 前記第２の絶縁膜のＳｉＯＦのフッ素濃
    度は、フッ素導入前の前記第１の絶縁膜のＳｉＯＦのフ
    ッ素濃度と同等または低いことを特徴とする請求項８に
    記載の半導体装置の製造方法。
  10. 【請求項１０】 前記フッ素を導入する工程は、加速エ
    ネルギー１０ｋｅＶないし１００ｋｅＶ、ドーズ量５×
    １０14ｃｍ-2ないし３×１０15ｃｍ-2の条件のイオン注
    入で行うことを特徴とする請求項８または請求項９に記
    載の半導体装置の製造方法。
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