JPH11289244A - 可変遅延回路の校正方法及びこの校正方法によって校正動作する可変遅延回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 小さいメモリ領域を使い短時間に遅延の校正
を行う。 【解決手段】 与えられた各制御信号値CC_i に対し測定
した遅延量D_iを可変遅延回路の最小名目遅延ステップd_s
で割算し、得られた商の整数部の値ｋと、隣接する２つ
の名目遅延量D_sk, D_sk+1との第１及び第２誤差R_k=D_i-d_s
k, R_k+1=d_s-R_k を算出し、第１誤差R_kが校正表の第ｋ行
目に保持されている誤差以下か判定し、以下であれば校
正表の第ｋ行の欄に計算された第１誤差R_kとそれを与え
た制御信号値CC_i を上書きし、更に第２誤差R_k+1が校正
表の第k+1 行目に保持されている誤差以下か判定し、以
下であれば第k+1 行の欄に計算された第２誤差R_k+1とそ
れを与えた制御信号値CC_i の上書きを、i=0 からi=2^M-1
まで実行して、校正表の第０行から第Ｋ行にそれぞれ名
目 1遅延量に対し誤差を最小とする制御信号値を生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えばＩＣ試験装
置に用いられるタイミング発生器等に適用することがで
きる可変遅延回路の校正方法及びこの校正方法によって
校正動作する可変遅延回路に関する。

【０００２】

【従来の技術】従来よりＩＣ試験装置ではタイミング発
生器が設けられ、このタイミング発生器が出力するタイ
ミング信号に従って被試験ＩＣに与える例えば試験パタ
ーン信号の立上りのタイミング、立下りのタイミング等
を規定している。ＩＣ試験装置では例えば被試験ＩＣに
与える試験パターン信号の立上り及び立下りのタイミン
グを少しずつずらし、被試験ＩＣが正常に動作するタイ
ミングの範囲を測定する等の各種の項目のテストが実施
される。このためにタイミング発生器ではタイミングの
発生を微細に変化できるように構成されている。

【０００３】図１に可変遅延回路の原理的構成を示す。
Ｍ個の遅延段DY₁〜DY_MがM-1 個のマルチプレクサMUX₁〜
MUX_M-1を介して縦続接続され、最終遅延段DY_M の出力は
マルチプレクサMUX_Mを介して出力端子OUT に接続されて
いる。これら遅延段DY₁〜DY_Mの遅延量は異なる重み付け
がされている。この例ではｍ段目の遅延段DY_m はほぼ同
じ遅延量ｄを有する2^m個の遅延素子DEを直列接続するこ
とにより重み付けされている。各遅延素子DEは、例えば
AND ゲートで構成され、例えば１〜２psecの遅延量を有
する。各遅延段DY₁〜DY_Mの出力側と入力側は対応するマ
ルチプレクサMUX₁〜MUX_Mの入力端子ＡとＢにそれぞれ接
続され、各マルチプレクサMUX₁〜MUX_Mは２つの入力端子
Ａ，Ｂに与えられる信号のいずれか一方を端子Ｓに与え
られた制御信号c₁〜c_Mに従って選択し、出力する。ここ
では制御端子ＳにＨ論理を与えることにより入力端子Ａ
を選択した状態に切替わり、Ｌ論理を与えると入力端子
Ｂを選択した状態に切替えられるものとする。従って制
御入力端子T₁ 〜T_M の全てにＬ論理を与えるとマルチプ
レクサMUX₁〜MUX_Mは全て入力端子Ｂに切替わり、入力端
子INと出力端子OUT との間の遅延時間は最小値となる。
この最小遅延時間を以下オフセット遅延時間と称するこ
とにする。

【０００４】もし理想的に全ての遅延素子DEの遅延量が
同じｄであれば、図１の可変遅延回路によれば、入力端
子INから出力端子OUT に至る全遅延量を遅延量ｄずつ異
なる2^M通りに設定することができる。その場合、設定可
能な遅延量の範囲は0〜d(2^M-1)である。そこで、図２の
行Ａに示すように、ＩＣ試験装置のタイミング発生器に
おけるタイミング設定に必要とされる遅延分解能（最小
遅延単位）をd_s=dとし、最大遅延量をd_s(2^M-1)とすれ
ば、図１に示す構成により必要とされる最小遅延単位
で、必要とされる範囲にわたって所望の遅延量を設定す
ることができる。図２行Ａに示すd_s単位の目盛りをここ
では名目遅延目盛りと呼び、その値D_s1, D_s2, D_s3, …
を名目遅延値と呼ぶことにする。

【０００５】しかしながら、実際には各遅延素子DEの遅
延量ｄはばらついており、また遅延素子DE以外の部分の
接続線による遅延も加算される。そこで、実際には、Ｎ
ビットの遅延設定信号CSにより名目遅延設定を行うもの
とすると、可変遅延回路として必要とされる名目遅延分
解能d_sと名目最大遅延量、即ち最大可変遅延範囲d_s(2 ^N-
1)に関しては、図２の行Ｂに示すように、各遅延素子DE
の遅延量ｄをd_sより十分小さく、例えば２分の１以下に
選び、しかもd(2^M-1) となるほぼ最大遅延量が、必要と
される最大遅延量d_s(2^N-1)より大となるようＭの値を決
め、Ｍびっと制御信号CCの2^M-1通りの全ての設定につい
ての遅延量を測定し、図２行Ａの名目目盛り上の名目遅
延値D_s1, D_s2, …と最も誤差が少なくなる遅延量を与え
る制御信号値CCを予め決め、使用する。

【０００６】ところで前述のように遅延素子DEの遅延量
はばらついているので、名目遅延設定値0psed, 10psec,
20psec, 30psec, … に対し、実遅延時間の誤差が最小
となるような制御信号値CCを決める必要がある。また、
遅延段DY₁, DY₂, DY₃, … を半導体素子等で構成した場
合は、温度変化によっても遅延時間が変化する。このた
め、従来よりＩＣ試験装置の起動時或は起動から一定時
間が経過する毎にテストを中断し、その中断している間
に遅延段DY₁〜DY_Mの全ての組み合わせによる遅延時間を
測定し、測定された遅延時間の中から名目設定遅延量に
対し誤差が最小となる最適な遅延段の組合せ（即ち、制
御信号値CC）を求め、名目遅延量に対する実遅延時間の
関係ができるだけ線形に近い状態となるように校正して
いる。

【０００７】図３にその一例を示す。図３に示す例では
制御信号等に変換器１１を設け、この変換器１１で名目
遅延設定信号CSを、測定によって求めた遅延段の、誤差
を最小にする組合せを選択する制御信号値CCに変換し、
この変換した制御信号値CCによってマルチプレクサMUX₁
〜MUX_Mを制御するように構成した場合を示す。図４Ａに
各制御信号CCの値に対応する遅延時間の測定結果の一例
を示す。この例では、必要とされる名目最小遅延ステッ
プ（分解能）d_sを10psecとし、最大1nsec までの遅延時
間を名目10psecのステップで設定可能とする場合とす
る。各遅延素子DEの遅延量は約2psec であり、M=10ビッ
トの制御信号値CC=(c₁,c₂,c₃,…,c₁₀)によりマルチプレ
クサMUX₁〜MUX_Mを制御し、制御信号値CSを０から2¹⁰-1
まで変化させ、遅延時間を測定した場合である。制御信
号値CCが７と８及び２３と２４で遅延時間の大きさが逆
になっている。従来はこの遅延時間の測定値が得られた
時点で、遅延時間の値を小さい方から大きくなる方向に
ソーティング（並べ換え）を実行し、図４Ｂに示すよう
に配列を変更する。ソーティング実行時に各遅延時間を
与えた制御信号CCの値も各遅延時間に対応させて並べ換
えを行なう。

【０００８】並べ換えされた遅延時間の中から必要な例
えばd_s=10psec の間隔に近い状態で配列される遅延時間
を選択し、その選択された遅延時間に付随している制御
信号CCの値を順に校正表の名目遅延設定値CS（図４Ｃ）
に対応して配列させ、このCS対CCの校正表を変換器１１
に記憶させる。つまり、名目遅延設定信号CSを変換器１
１に入力すると、この名目遅延設定信号CSの値を制御信
号CCに変換して出力させ、制御信号CCによってマルチプ
レクサMUX₁〜MUX_Mを制御することにより、その時点で最
も理想値に近い遅延時間が与えられる。

【０００９】

【発明が解決しようとする課題】上述したように従来は
各遅延段DY₁〜DY_Mの遅延時間を測定した後、その遅延時
間をソーティングして並べ換えを実行し、並べ換えされ
た遅延時間の配列の中から、所定のピッチで変化する遅
延時間の配列を選択して変換データCCを得る方法を採る
から、その処理に時間が掛る欠点がある。

【００１０】つまり、実際のＩＣ試験装置には図３に示
した可変遅延回路100 が多数（1500〜2000本）設けられ
るため、各可変遅延回路の遅延時間を校正するのに時間
が掛ることになる。更に、測定した遅延時間の配列と、
並べ換え後の遅延時間の配列、その配列の中から所定の
ピッチで配列される遅延時間の配列をそれぞれ記憶しな
がら変換データCCを得る処理方法を採るから例えば１０
０本程度の可変遅延回路の遅延時間の校正を同時に処理
しようとすると、メモリの記憶領域を大きく占有しない
と処理できないことになる。

【００１１】この発明の目的は可変遅延回路の遅延時間
の校正を短時間に済ませることができ、また、メモリの
領域を広く占有することのない校正方法及び校正動作す
る可変遅延回路を提供することである。

【００１２】

【課題を解決するための手段】この発明によれば、マル
チプレクサを介して縦続接続された異なる重み付けされ
たＭ個の遅延段の縦続接続状態を制御信号値により制御
して所定の最小名目遅延ステップd_sで変化する名目遅延
量D_sに対応した校正遅延量を発生させる可変遅延回路の
校正方法において、与えられた各制御信号値CC_i に対し
測定した遅延量D_iを可変遅延回路の最小名目遅延ステッ
プd_sで割算し、得られた商の整数部の値ｋと、隣接する
２つの名目遅延量D_sk, D_sk+1との第１及び第２誤差R_k=D
_i-d_sk, R _k+1=d_s-R_k を算出し、第１誤差R_kが校正表の第
ｋ行目に名目設定信号値CS=kに対応して保持されている
誤差以下であるか判定し、以下であれば校正表の第ｋ行
の欄に計算された上記第１誤差R_kとそれを与えた制御信
号値CC_i を上書きし、更に上記第２誤差R_k+1が校正表の
第k+1 行目に名目設定信号値CS=k+1に対応して保持され
ている誤差以下であるか判定し、以下であれば上記第k+
1 行の欄に計算された上記第２誤差R_k+1とそれを与えた
制御信号値CC_i を上書きすることを、i=0 からi=2^M-1ま
で実行することにより、上記校正表の第０行から第Ｋ行
にそれぞれ上記名目遅延量に対し誤差を最小とする制御
信号値を名目設定信号値CSに対応して生成する。

【００１３】このように、この発明によれば各制御信号
を与え、その制御信号によって設定される可変遅延回路
の遅延時間を測定する毎に、誤差が小さくなる制御信号
値で校正表を更新していくので、ソーティングの処理を
行なう必要がなく、従って遅延時間の校正を短時間に実
行することができる。更に、校正表を直接更新するの
で、データの記憶領域は誤差値と制御信号値を保持する
領域だけで済む。更に、名目遅延量を与える名目設定信
号値CS_i の数Ｋだけアドレスを設ければよいので、記憶
領域の領域は従来より小さくてすむ。

【００１４】

【発明の実施の形態】まず、この発明による校正方法の
原理で使用される、２つの隣接する名目遅延値D_sk, D
_sk+1に対する測定遅延時間D_iの誤差R_k, R_k+1について図
５を参照して説明する。図５，行Ａに示すように名目遅
延ステップd_s（一定値）毎の名目遅延値D_s1, D_s2, D_s3,
… に対し、Ｍビットの制御信号CCにより設定される、
図５，行Ｂに示すようにd_sより十分小さい最小可変遅延
ステップｄ毎の遅延時間D_iを測定する。その遅延時間D_i
を間に含む隣接する名目遅延値D_sk とD_sk+1（D_sk≦D_i≦
D_{s k+1}とする） に対する誤差R_k, R_k+1をそれぞれ次のよ
うにして求める。

【００１５】 ｋ＝int[D_i/d_s] (1) ここで、int[a/b]はa/b の整数部の値を意味する。 D_sk に対する誤差 ：R_k'＝D_i−d_sk (2) D_sk+1に対する誤差：R_k+1'＝D_sk+1−D_i＝d_s−R_k' (3) なお、制御信号によって設定される可変遅延回路100 の
遅延時間の大きさはほぼ制御信号値CC_i＝ｉ=0, 1, 2,
…, 2^M-1 の順に大きくなるが、実際に得られる遅延時
間D_iは理想的な値からずれたばらつきのある遅延を有す
る遅延段DY₁, DY₂,…, DY_M を組み合わせて行うので、
ｉの値順は、必ずしも全領域でD_iの順と一致しない。

【００１６】誤差R_k' はD_iをd_sで割り算したときの余り
でもある。値ｋ(=0, 1, 2, …, K)は名目遅延値D_s0, D
_s1, D_s2, …, D_sKの番号に対応している。Ｍビット制御
信号CC_i で設定可能な可変遅延回路の最小可変遅延ステ
ップをｄとすると、Kd_s＜(2^M-1)dとなっている。図６は
後述の図１０に示す可変遅延回路に適用される、この発
明による遅延校正方法の手順を示すフロー図を示する。
この発明では、図７に示すようにK+1 個の名目遅延値0,
d_s, 2d_s, 3d_s, …, Kd_sの名目設定信号値CS=0〜K に対
しそれぞれ名目遅延値D_k=kd_sと測定遅延値D_i間の誤差R_k
と、その測定遅延値D_iを生じさせた遅延段DY₁〜DY_Mに設
定した制御信号値CC_i＝(c₁,c₂,…,c_M)を書き込むための
校正表を予め用意する。即ち、装置内のメモリ（後述の
図１０におけるメモリ１２Ｂ）内にCS=k=0, 1, 2,…, K
に対応して誤差R_kと設定制御信号値CC_i を書き込む校正
表の領域を設定する。また、この実施例では、図３の可
変遅延回路において設定した制御信号値CC_i に対し、図
１０に示すような可変遅延回路100 の入出力端子IN, OU
T 間の測定された遅延時間をt_di で表し、その測定遅延
時間t_di からオフセット遅延時間t_d0（制御信号値CC₀=0
を設定したときの測定遅延時間）を除去して得た遅延値
D_i=t_di-t_doに対し、校正するものとする。

【００１７】ステップＳ１：校正表の誤差Ｒの欄には全
てのｋの値に対応して予めd_s以上の任意の初期値R_sを書
き込んでおく。 ステップＳ２：i=0 とした時のＭビット制御信号CC₀=0
(=0,0,0,…,0)をマルチプレクサMUX₁〜MUX_Mに設定し、
その時の遅延時間をオフセット遅延t_d0 として測定す
る。

【００１８】ステップＳ３：制御信号値CC_i を設定し、
遅延時間t_di を測定する。 ステップＳ４：測定遅延値D_i=t_di-t_d0を求める。 ステップＳ５：測定遅延値D_iを名目遅延分解能（最小可
変遅延ステップ）d_sで割り算し、その商k=int[D_i/d_s]と
余りR_k'=D_i-kd_sを求める。図５に示したように、余り
R_k' は測定値D_iの、CS=k番目の名目遅延値D_sk=kd_s に対
する誤差である。更に、CS=k+1番目の名目遅延値D_sk+1
＝(k+1)d_sに対する誤差R_k+1'=d_s-R_k'を求める。

【００１９】ステップＳ６：校正表のCS=k行目から誤差
Ｒを読み出す。 ステップＳ７：R_k'≦Ｒ かつ0≦k≦K であるか判定す
る。判定結果がYES であればステップＳ８に移り、NOで
あればステップＳ９に移る。 ステップＳ８：判定結果がYES であれば、校正表のCS=k
行目の誤差の欄に誤差R'を新しい誤差Ｒとして上書き
し、制御信号値の欄に制御信号値CC_i を上書きする。

【００２０】ステップＳ９：校正表のk+1 行目から誤差
Ｒを読み出す。 ステップＳ１０：R_k+1'≦R かつ0≦k+1≦K であるか判
定する。判定結果がYESであればステップＳ１１に移
り、NOであればステップＳ１２に移る。 ステップＳ１１：判定結果がYES であれば校正表のk+1
行目の誤差の欄に誤差R_k+1' を新しい誤差Ｒとして上書
きし、制御信号値の欄に制御信号値CC_i を上書きする。

【００２１】ステップＳ１２：CC=iが2^M-1に達したか判
定する。達していれば校正処理を終了し、達していなけ
ればステップＳ１３に移る。 ステップＳ１３：ｉを歩進してステップＳ３に戻る。 以上の校正処理により全てのＭビット制御信号値CC_i ＝
(c₁,c₂,…,c_M) （i=0,1, 2, …, I, ただしI=2^M-1）に
対する遅延時間の測定結果に基づく、誤差を最小とする
校正が完了する。その結果、図７の校正表には、０から
d_sK まで名目遅延分解能d_s毎に名目遅延値D_sk に対する
誤差が最小となる制御信号値CC_i が得られる。通常は遅
延分解能d_sに比べ遅延素子DEの遅延量ｄを２分の１以下
に選んであり、図７の校正表に示す可変遅延回路の最大
遅延範囲をカバーする遅延分解能d_sによるステップ数Ｋ
に比べ、遅延段DY₁〜DY_Mに対する制御信号値の全設定数
2^M-1は非常に大きな値となっている。従って、従来の校
正方法では、図４Ａに示したように、2^M-1個の制御信号
値の設定に対する遅延時間の測定値を保持する大きなサ
イズのテーブルが必要であるのに対し、この発明による
校正表は非常に小さいサイズのテーブルを必要とするだ
けである。しかも、この発明では、測定遅延時間をソー
ティングする必要もなければ、名目遅延分解能d_sでサン
プリングする必要もない。

【００２２】図８は図６に示した手順に従って行う処理
の例である。校正する名目遅延値のステップ（遅延分解
能）d_sはd_s=10psec とし、遅延段DY₁〜DY₅を以下 DY₁： 3.1psec DY₂： 4.7psec DY₃： 8.8psec DY₄：14.3psec DY₅：33.1psec であった場合とする。遅延段DY₆〜DY_Mは任意の値とす
る。一方、作成する校正表のk=0 行目に保持されるオフ
セット遅延d_of としての誤差R_kは０であるものとする。

【００２３】測定遅延時間D_iを10psec割り算し、商の整
数部をｋとする。測定遅延時間D_iの名目遅延値10k(pse
c) に対する誤差R_k' と名目遅延値10(k+1) に対する誤
差R_k+1' が図８の表のそれぞれの欄に示されている。前
述のように、この発明の方法により、制御信号値CC_i に
対し測定された誤差R_k' が校正表のｋ行目に保持されて
いる誤差R_k以下であれば、校正表のｋ行目の誤差R_kと制
御信号値CC_i を測定誤差と制御信号値で更新し、また測
定誤差R_k+1' が校正表のk+1 行目に保持されている誤差
R_k+1以下であれば、校正表のk+1 行目の誤差R_k+1と制御
信号値CC_i を測定誤差と制御信号値で更新する。

【００２４】図８において、制御信号値CC_i が０〜４に
おいてk=0 であり、CC_i=0 での遅延（オフセット遅延）
を０と仮定したので、このときの誤差R_k=0と制御信号値
CS_iが校正表のk=0 行目に保持されている。また、図６
のステップＳ３〜Ｓ１３をi=0からi=4まで繰り返すこと
により、校正表のk+1=1 行目にはR_k+1=1.2とCC_i=4 が保
持されている。CC_i=5(即ちi=5)でk=1 となり、誤差R_k'=
1.9 を、k=0 の時のR_{k +1}=1.2と比較すると、後者の方が
小さいので、校正表のk=1 行目のデータは更新しない
が、k+1=2 行目はR_k+1'=10（初期値）なのでR_k+1'=8.1
とCC_i=5 が上書きされる。

【００２５】CC_i=5〜10 の測定では、全て誤差R_kは1.2
より大なので校正表のk=1 行目の更新は行われない。一
方、k+1=2 行目はCC_i=5〜7の測定により順次更新が行わ
れるが、CC_i=8 では、測定された誤差R_k+1'=5.7 はが校
正表のk+1 行目に保持されているR_k+1=3.4より大なので
更新は行われない。CC_i=9, 10 の測定によりk+1=2 行目
では再び更新が生じる。最終的にはCC_i=10でR_k+1=1.0、
CC_i=10が校正表のk+1=2 行目に保持される。CC_i=11〜14
ではk=2 となっており、この間ではいずれも誤差R_k' が
すでに２行目に保持されているk=1 の時のデータR_k+1=
1.0より大となっているので、k=2 行目のデータ(R_k+1=
1.0, CC_i=10)はk=2 行目に保持されるが、k+1=3 行目に
は更新が生じる。CC_i=15ではk=3 となる。このときの誤
差R_k'=0.9はk=3 行目に保持されているk=2 の時の誤差R
_k+1'=2.2 より小なので、校正表のk=3 行目はデータ(R_k
=0.9，CC_i=15)に更新される。以後、CC_i=18までk=3 行
目のデータは保持されるが、k+1=4 行目のデータR_k+1，
CC_i は順次更新されている。

【００２６】図８の処理が行われた結果として図９に示
す校正表が得られる。なお、図８の表は、図６の校正表
を作成する処理過程を説明するために示したものであ
り、この様な表に対応するメモリ領域は必要でない。必
要なメモリ領域は図６の校正表に対応するものであり、
この発明の特徴的なことは、図５及び８で説明した比較
判定と更新を繰り返し実行することで自動的に図９の校
正表が得られることである。

【００２７】図１０に上述した校正方法を用いる可変遅
延回路100 の実施例を示す。遅延時間測定部１３は可変
遅延回路100 の入力端子INに与あえられる入力信号と出
力端子OUT に出力される信号の時間差を測定して可変遅
延回路の遅延時間を測定する。その測定結果を制御器１
２に入力する。制御器１２は例えばマイクロコンピュー
タにより構成され、演算部１２Ａとメモリ１２Ｂを有し
ている。メモリ１２Ｂには前述した校正表を作成する領
域が設けられている。メモリ１２Ｂにはまた、図６で示
した校正方法を実行するためのプログラムが格納されて
おり、演算部１２Ａは遅延時間測定部１３から与えられ
た測定遅延時間D_iに対し、そのプログラムに従って校正
処理を実行する。即ち、演算部１２Ａは予め設定された
可変遅延回路100 の最小分解能d_sによって遅延時間D_iを
割算し、整数値ｋと誤差値R_k, R_{k +1}を算出する。その算
出値と、制御信号CS_i の値をメモリ１２Ｂ内に設けられ
た図７の校正表に書き込み、校正表を作成する。校正表
完成後、この校正表から入力制御信号値CS_i （即ちｋの
値）に対し最も誤差の小さくなる制御信号値CCの関係を
読み出し、変換器１１に書き込む。

【００２８】図１０の可変遅延回路100 を使ってＩＣ試
験パターンのタイミングを所望に設定する場合、所望の
タイミングを指定する制御信号CSi を端子T1〜TNに与え
ると、変換器１１は対応する制御信号CCを読み出し、マ
ルチプレクサMUX₁〜MUX_Mに与え、精度の高い遅延量の設
定が可能である。

【００２９】

【発明の効果】以上説明したように、この発明によれば
可変遅延回路の遅延時間の測定と同時に、測定された遅
延時間D_iを名目遅延ステップd_sで割算した整数値ｋと、
２つの隣接名目遅延d_sk, d_s(k+1)に対する誤差R_k', R
_k+1'を求め、測定誤差R_k' が校正表のｋ行目に保持され
ている誤差R_k以下であればR_k', CC_iを新しいデータR_k,
CC _i としてｋ行目に上書きし、測定誤差R_k+1' が校正表
のk+1 行目に保持されている誤差R_k+1以下であれば(R
_k+1', CC_i)を新しいデータ(R_k+1, CC_i) としてk+1 行目
に上書きする。この処理によれば、全ての制御信号値CC
_i についての遅延時間の測定と校正表の更新が終了した
段階で必要とする遅延時間の校正が完了しており、従っ
て、従来のように可変遅延回路の各切替状態の遅延時間
を測定した後にその遅延時間を小さい順に並べ換えを行
なう必要がないから、可変遅延回路が多数存在しても校
正動作を短時間に済ませることができる。

【００３０】また、制御器１２のメモリ１２Ｂに図９に
示す誤差R_kと制御信号CC_i をｋと対応させて格納するた
めには、k=0 からk=K までに対応する名目遅延最小ステ
ップd_sの数Ｋだけアドレスを設ければよい。例えば前述
のように可変遅延回路により10psecのステップで０から
1nsec まで変化させる場合、K＝100である。従って、多
数の可変遅延回路の校正を実行しても全体で使用する記
憶領域も小さくできる。 これに対し、従来法では、Ｍ
ビットの制御信号値の全ての値に対し測定したデータを
メモリに保持する必要があるので、少なくとも2^M-1個の
アドレスを必要とする。例えばM=10ビットの制御信号の
場合、必要なアドレス数は約1000となる。

【図面の簡単な説明】

【図１】従来の可変遅延回路を示すブロック図。

【図２】従来の可変遅延回路の校正方法を説明するため
の図。

【図３】校正表を有する変換器が設けられた従来の可変
遅延回路の例を説明するためのブロック図。

【図４】従来の可変遅延回路の校正方法による処理例を
説明するための表。

【図５】この発明において使用される遅延誤差を説明す
るための図。

【図６】この発明による可変遅延回路の校正処理手順を
説明するためのフロー図。

【図７】この発明により作成される校正表を示す図。

【図８】図５の校正方法による処理例を説明するための
表。

【図９】図８の処理により作成された校正表の例を示す
図。

【図１０】この発明によるり可変遅延回路の校正方法に
よって校正動作を実行する制御器を具備した可変遅延回
路の実施例を示すブロック図。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ０からＫまでの所望の制御信号値CC_i に
   より、Ｍ個の異なる重み付けされた遅延段の縦続接続状
   態を切替制御して、所望の遅延量を設定する可変遅延回
   路を、名目最小遅延ステップd_s毎の名目遅延量D_sk=d_sk,
   k=0, 1, 2,…, K 、Ｍ及びＫは２以上の整数、に対す
   る校正を行う方法であり、以下の行程を含む： (a) 予めメモリ内に誤差とその誤差を与える制御信号値
   をそれぞれ保持するための欄を有する少なくともＫ行の
   校正表を規定し、 (b) 制御信号値CC_i により設定された上記可変遅延回路
   の遅延量D_iを測定し、 (c) 測定された遅延量D_iを上記最小名目ステップd_sで割
   り算し、その商の整数部ｋと、その測定遅延量D_iの、隣
   接する２つの名目遅延量D_sk, D_sk+1に対する第１及び第
   ２誤差R_k＝D_i-d_sk, R_k+1＝d_s-R_kを計算し、 (d) 計算された上記第１誤差R_kが上記校正表の第ｋ行目
   に保持されている誤差以下であるか判定し、以下であれ
   ば上記第ｋ行の欄に計算された上記第１誤差R_kとそれを
   与えた制御信号値CC_i を上書きし、 (e) 計算された上記第２誤差R_k+1が上記校正表の第k+1
   行目に保持されている誤差以下であるか判定し、以下で
   あれば上記第k+1 行の欄に計算された上記第２誤差R_k+1
   とそれを与えた制御信号値CC_i を上書きし、 (f) 上記ステップ(b)〜(e)を、i=0からi=2^M-1 まで実行
   することにより、第０行から第Ｋ行にそれぞれ上記名目
   遅延量に対し誤差を最小とする制御信号値を得る。
2. 【請求項２】 請求項１に記載の校正方法において、上
   記ステップ(a) は上記校正表の誤差の欄には予め上記名
   目遅延ステップd_s以上の一定値を初期値として書き込ん
   でおくステップを含む。
3. 【請求項３】 請求項１又は２に記載の校正方法におい
   て、全ての上記遅延段を迂回接続させる制御信号値CS₀
   が与えられたときの上記可変遅延回路の入出力間の遅延
   時間t_do をオフセット遅延とすると、上記ステップ(b)
   は、各上記制御信号値CS_i に対し、上記可変遅延回路の
   入出力間の遅延時間t_di を測定し、上記遅延量D_iを次式 D_i＝t_di−t_do として得るステップを含む。
4. 【請求項４】 請求項１又は２に記載の校正方法におい
   て、第ｍ段目、ｍ=1, 2, …, M、の上記遅延段の遅延の
   重み付けは、ほぼ2^m-1とされている。
5. 【請求項５】 制御信号値により最小名目遅延ステップ
   d_s毎の名目遅延遅延D_sk に対応して校正された遅延を生
   成する可変遅延回路であり、 異なる重み付けされた遅延量を持つＭ個の遅延段と、 上記Ｍ個の遅延段の出力側にそれぞれ設けられ、それぞ
   れの遅延段への入力と出力とを選択して出力するＭ個の
   マルチプレクサと、Ｍ個の上記遅延段とマルチプレクサ
   の組は縦続接続されており、 与えられた制御信号に応じて０からＫまでの所望の制御
   信号値を生成し上記マルチプレクサに与えて上記Ｍ個の
   遅延段に最小名目遅延ステップ毎の名目遅延量D_sk=d_sk,
   ｋ=0, 1, 2, …, K、Ｍ及びＫは２以上の整数、に対応
   した所望の遅延量を設定する制御信号変換手段と、 上記制御信号値を０からＫまで変化させる毎に上記可変
   遅延回路の入出力間の遅延時間を測定する遅延時間測定
   手段と、 予め誤差とその誤差を与える制御信号値をそれぞれ保持
   するための欄を有する少なくともＫ行の校正表を内部に
   規定するメモリと、 与えられた各制御信号値CC_i に対し、上記遅延時間測定
   手段によって測定した遅延量D_iを上記可変遅延回路の最
   小名目遅延ステップd_sで割算し、得られた商の整数部の
   値ｋと、隣接する２つの名目遅延量D_sk, D_sk+1との第１
   及び第２誤差R_k=D_i-d_sk, R_k+1=d_s-R_k を算出し、上記第
   １誤差R_kが上記校正表の第ｋ行目に保持されている誤差
   以下であるか判定し、以下であれば上記第ｋ行の欄に計
   算された上記第１誤差R_kとそれを与えた制御信号値CC_i
   を上書きし、更に上記第２誤差R_{k +1}が上記校正表の第k+
   1 行目に保持されている誤差以下であるか判定し、以下
   であれば上記第k+1 行の欄に計算された上記第２誤差R
   _k+1とそれを与えた制御信号値CC_i を上書きすること
   を、i=0からi=Kまで実行することにより、上記校正表の
   第０行から第Ｋ行にそれぞれ上記名目遅延量に対し誤差
   を最小とする制御信号値を生成し、上記上記校正表のそ
   れぞれの行ｋ、k=0, 1, 2, …, Kに保持されている制御
   信号値を、校正後の制御信号値として上記制御信号変換
   手段に格納するする演算手段と、を含む。
6. 【請求項６】 請求項５に記載５の可変遅延回路におい
   て、上記メモリ内の上記校正表の誤差の欄には予め上記
   名目遅延ステップd_s以上の一定値が初期値として書き込
   まれてある。
7. 【請求項７】 請求項５又は６に記載の可変遅延回路に
   おいて、全ての上記遅延段を迂回接続させる制御信号値
   CC₀ が与えられたときの上記可変遅延回路の入出力間の
   遅延時間t_do をオフセット遅延とすると、上記遅延時間
   測定手段は、各上記制御信号値CC_i に対し、上記可変遅
   延回路の入出力間の遅延時間t_di を測定し、上記演算手
   段は上記遅延量D_iを次式 D_i＝t_di−t_do として得る。
8. 【請求項８】 請求項５又は６に記載の可変遅延回路に
   おいて、第ｍ段目、m=1, 2, …, M、の上記遅延段の遅
   延の重み付けは、ほぼ2^m-1とされている。