JPH11295761A - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法Info
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- JPH11295761A JPH11295761A JP10097257A JP9725798A JPH11295761A JP H11295761 A JPH11295761 A JP H11295761A JP 10097257 A JP10097257 A JP 10097257A JP 9725798 A JP9725798 A JP 9725798A JP H11295761 A JPH11295761 A JP H11295761A
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- group
- scanning
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Abstract
(57)【要約】
【課題】 マトリックス型表示装置において、致命的な
欠陥である表示線欠陥発生の抑制を実現することを目的
とする。 【解決手段】 第１の母線群に表示信号を伝達し、第２
の母線群に走査信号を伝達し、第１の母線と第２の母線
の交点に対応して設けられた表示単位を両信号により駆
動するマトリックス型表示装置において、第２の母線群
の一方端部側に印加される走査パルスは２Ｈの幅を持
ち、隣接する母線の上下のそれと１Ｈずつ重複してお
り、走査母線のＮ番めの母線の他端部側がＮ＋１、Ｎ＋
２番めの母線の他端部側と論理式ｆ＝Ａ・Ｂで制御され
る論理回路を具備する。
欠陥である表示線欠陥発生の抑制を実現することを目的
とする。 【解決手段】 第１の母線群に表示信号を伝達し、第２
の母線群に走査信号を伝達し、第１の母線と第２の母線
の交点に対応して設けられた表示単位を両信号により駆
動するマトリックス型表示装置において、第２の母線群
の一方端部側に印加される走査パルスは２Ｈの幅を持
ち、隣接する母線の上下のそれと１Ｈずつ重複してお
り、走査母線のＮ番めの母線の他端部側がＮ＋１、Ｎ＋
２番めの母線の他端部側と論理式ｆ＝Ａ・Ｂで制御され
る論理回路を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置、特にマト
リックス型表示装置に関するものである。
リックス型表示装置に関するものである。
【０００２】
【従来の技術】ポリシリコン薄膜トランジスタ（以下、
ｐ−ＳｉＴＦＴと略す）をスイッチング素子とするマト
リクス型液晶表示パネルは、表示部を構成する画素トラ
ンジスタと同一の基板上に駆動回路を内蔵することがで
きるという特徴がある。近年、ＴＦＴ液晶表示パネル等
のマトリックス型液晶表示パネルの大画面化、高精細化
のニーズが高まっており、市場ニーズに見合った開発が
行われている。
ｐ−ＳｉＴＦＴと略す）をスイッチング素子とするマト
リクス型液晶表示パネルは、表示部を構成する画素トラ
ンジスタと同一の基板上に駆動回路を内蔵することがで
きるという特徴がある。近年、ＴＦＴ液晶表示パネル等
のマトリックス型液晶表示パネルの大画面化、高精細化
のニーズが高まっており、市場ニーズに見合った開発が
行われている。
【０００３】このようなＴＦＴマトリクスアレイの液晶
表示パネルを備えた液晶表示装置の駆動は、一般に、特
公平４−３５５２号にその一例が示されているように、
時間的に連続して送られてくる表示信号を順次各画素列
の信号線に取り込む点順次駆動で行われている。点順次
駆動方式では、各ソース母線に接続するアナログスイッ
チと、このアナログスイッチを導通状態にするパルスを
ドットタイミング信号で順番に送るシフトレジスタがあ
れば良いため、回路構成は簡単である。しかしながら、
画面の解像度が上がると、１フレーム周期は一定である
ためドットタイミング信号の周波数も上がり、アナログ
スイッチを導通状態にする時間も短くなり、液晶への書
き込みが不十分となる不都合が生じる。上記のような不
都合をなくすため、このような高い駆動周波数（ドット
タイミング信号）を必要とするパネルに対しては、一般
にシフトレシスタを並列動作させて駆動周波数を下げる
方法が取られている。
表示パネルを備えた液晶表示装置の駆動は、一般に、特
公平４−３５５２号にその一例が示されているように、
時間的に連続して送られてくる表示信号を順次各画素列
の信号線に取り込む点順次駆動で行われている。点順次
駆動方式では、各ソース母線に接続するアナログスイッ
チと、このアナログスイッチを導通状態にするパルスを
ドットタイミング信号で順番に送るシフトレジスタがあ
れば良いため、回路構成は簡単である。しかしながら、
画面の解像度が上がると、１フレーム周期は一定である
ためドットタイミング信号の周波数も上がり、アナログ
スイッチを導通状態にする時間も短くなり、液晶への書
き込みが不十分となる不都合が生じる。上記のような不
都合をなくすため、このような高い駆動周波数（ドット
タイミング信号）を必要とするパネルに対しては、一般
にシフトレシスタを並列動作させて駆動周波数を下げる
方法が取られている。
【０００４】以下、図面を参照にして、液晶表示パネル
の一般的な駆動方法について、説明を行う。
の一般的な駆動方法について、説明を行う。
【０００５】図６は、一般的なｐ−ＳｉＴＦＴ液晶表示
パネル駆動装置の概念図である。図６において、１は液
晶表示パネルであり、２はソース母線駆動回路部、３は
走査母線駆動回路部である。・・・，Ｓ１、Ｓ２・・・Ｓｎ
は、複数本の液晶表示パネルソース母線、Ｖ１、Ｖ２・・
・Ｖｎは複数本の液晶表示パネル走査母線である。これ
ら複数本のソース母線と複数本の走査母線の各交点には
スイッチング素子３０ａ，３０ｂ，３０ｃ・・・，３１
ａ，３１ｂ， ３１ｃ・・・が設けられている。図７は図６
のソース母線駆動回路部２の電気的ブロック図である。
６はシフトレジスタ部であり、7はバッファー部であ
る。シフトレジスタ部6より送られてくるドットタイミ
ング信号ラインＱ１，Ｑ２，Ｑ３・・・，より送られてく
るドットタイミング信号によってアナログスイッチＴＧ
１１・・・ＴＧ１３，ＴＧ２１・・・ＴＧ２３，ＴＧ３１・・・
ＴＧ３３，・・・は、導通状態（選択状態）か遮断状態
（非選択状態）に選択される。導通状態に選択された期
間（選択期間）にアナログスイッチＴＧ１１・・・ＴＧ１
３，ＴＧ２１・・・ＴＧ２３，ＴＧ３１・・・ＴＧ３３，・・・
は、表示信号ラインＲ，Ｇ，Ｂより送られてくる表示信
号を取り組み、選択された走査母線、ソース母線上のス
イッチング素子より液晶表示を行う。
パネル駆動装置の概念図である。図６において、１は液
晶表示パネルであり、２はソース母線駆動回路部、３は
走査母線駆動回路部である。・・・，Ｓ１、Ｓ２・・・Ｓｎ
は、複数本の液晶表示パネルソース母線、Ｖ１、Ｖ２・・
・Ｖｎは複数本の液晶表示パネル走査母線である。これ
ら複数本のソース母線と複数本の走査母線の各交点には
スイッチング素子３０ａ，３０ｂ，３０ｃ・・・，３１
ａ，３１ｂ， ３１ｃ・・・が設けられている。図７は図６
のソース母線駆動回路部２の電気的ブロック図である。
６はシフトレジスタ部であり、7はバッファー部であ
る。シフトレジスタ部6より送られてくるドットタイミ
ング信号ラインＱ１，Ｑ２，Ｑ３・・・，より送られてく
るドットタイミング信号によってアナログスイッチＴＧ
１１・・・ＴＧ１３，ＴＧ２１・・・ＴＧ２３，ＴＧ３１・・・
ＴＧ３３，・・・は、導通状態（選択状態）か遮断状態
（非選択状態）に選択される。導通状態に選択された期
間（選択期間）にアナログスイッチＴＧ１１・・・ＴＧ１
３，ＴＧ２１・・・ＴＧ２３，ＴＧ３１・・・ＴＧ３３，・・・
は、表示信号ラインＲ，Ｇ，Ｂより送られてくる表示信
号を取り組み、選択された走査母線、ソース母線上のス
イッチング素子より液晶表示を行う。
【０００６】上記した複数本の液晶表示パネルソース母
線、及び複数本の液晶表示装置パネル走査母線といった
母線が断線した場合、その母線につながる複数の表示素
子は動作せず表示線欠陥が生ずる。この表示線欠陥は表
示装置にとっては致命的な欠陥であり、多数の母線のう
ち、一本でも断線が存在すればその表示装置は不良品と
ならざるを得ない。液晶表示部の大画面化、高解像度
化、高精細化に従い、その問題は深刻である。この母線
断線の影響を減少すべく、同一の信号を伝達する母線を
２重に設けるといった先例が公表されている。この母線
を２重に配置する方法としては、特開昭５６ー９０４９
７号、特開昭５６ー１５３５８８号、特開昭５６ー１５
３５８９号等を挙げることができる。
線、及び複数本の液晶表示装置パネル走査母線といった
母線が断線した場合、その母線につながる複数の表示素
子は動作せず表示線欠陥が生ずる。この表示線欠陥は表
示装置にとっては致命的な欠陥であり、多数の母線のう
ち、一本でも断線が存在すればその表示装置は不良品と
ならざるを得ない。液晶表示部の大画面化、高解像度
化、高精細化に従い、その問題は深刻である。この母線
断線の影響を減少すべく、同一の信号を伝達する母線を
２重に設けるといった先例が公表されている。この母線
を２重に配置する方法としては、特開昭５６ー９０４９
７号、特開昭５６ー１５３５８８号、特開昭５６ー１５
３５８９号等を挙げることができる。
【０００７】
【発明が解決しようとする課題】母線断線の影響は特に
表示画素数の多いマトリクス型表示装置にとって深刻な
問題である。この問題を軽減すべく各種方法が考案され
ている。上記した先例では表示装置として本来不必要な
母線を余分に設けているわけであるが、そのため透過型
の表示装置では光透過部の面積、すなわち開口率が減少
し表示が暗くなるといった問題がある。
表示画素数の多いマトリクス型表示装置にとって深刻な
問題である。この問題を軽減すべく各種方法が考案され
ている。上記した先例では表示装置として本来不必要な
母線を余分に設けているわけであるが、そのため透過型
の表示装置では光透過部の面積、すなわち開口率が減少
し表示が暗くなるといった問題がある。
【０００８】
【課題を解決するための手段】本発明の表示装置は、
第１の母線群に表示信号を伝達し、第２の母線群に走査
信号を伝達し、前記第１の母線と第２の母線の交点に対
応して設けられた表示単位を前記両信号により駆動する
マトリックス型表示装置において、前記第２の母線群の
一方端部側に走査パルスを印加する駆動回路を具備し、
前記第２の母線群の他方端部に隣接する母線によって制
御される駆動回路が基板上に構成されていることを特徴
とする構成となっている。
第１の母線群に表示信号を伝達し、第２の母線群に走査
信号を伝達し、前記第１の母線と第２の母線の交点に対
応して設けられた表示単位を前記両信号により駆動する
マトリックス型表示装置において、前記第２の母線群の
一方端部側に走査パルスを印加する駆動回路を具備し、
前記第２の母線群の他方端部に隣接する母線によって制
御される駆動回路が基板上に構成されていることを特徴
とする構成となっている。
【０００９】本発明によれば、上記した構成により、特
定の母線に断線部がある場合でも、断線のない他の母線
から制御された信号が伝達され、各表示要素には正しい
信号が印可される。従って、断線部のある母線に属する
表示単位といえども、正しく駆動され、結果として表示
線欠陥の発生が抑制されるものである。
定の母線に断線部がある場合でも、断線のない他の母線
から制御された信号が伝達され、各表示要素には正しい
信号が印可される。従って、断線部のある母線に属する
表示単位といえども、正しく駆動され、結果として表示
線欠陥の発生が抑制されるものである。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、第１の母線群に表示信号を伝達し、第２の母線群に
走査信号を伝達し、第１の母線と第２の母線の交点に対
応して設けられた表示単位を両信号により駆動するマト
リックス型表示装置において、第２の母線群の一方端部
側に走査パルスを印加する駆動回路を具備し、第２の母
線群の他方端部に隣接する母線によって制御される駆動
回路が基板上に構成されていることを特徴とする表示装
置である。
は、第１の母線群に表示信号を伝達し、第２の母線群に
走査信号を伝達し、第１の母線と第２の母線の交点に対
応して設けられた表示単位を両信号により駆動するマト
リックス型表示装置において、第２の母線群の一方端部
側に走査パルスを印加する駆動回路を具備し、第２の母
線群の他方端部に隣接する母線によって制御される駆動
回路が基板上に構成されていることを特徴とする表示装
置である。
【００１１】上記した構成により、特定の母線に断線部
がある場合でも、断線のない他の母線から制御された信
号が伝達され、各表示要素には正しい信号が印加され
る。従って、断線部のある母線に属する表示単位といえ
ども、正しく駆動され、結果として表示線欠陥の発生が
抑制される。更に、論理回路がマトリクスアレイを備え
た基板上に構成することにより、外付け回路実装に比
べ、実装点数が減少し、実装信頼性の改善、材料コスト
低下を下げることができる。また表示装置の薄型化とい
った利点もある。
がある場合でも、断線のない他の母線から制御された信
号が伝達され、各表示要素には正しい信号が印加され
る。従って、断線部のある母線に属する表示単位といえ
ども、正しく駆動され、結果として表示線欠陥の発生が
抑制される。更に、論理回路がマトリクスアレイを備え
た基板上に構成することにより、外付け回路実装に比
べ、実装点数が減少し、実装信頼性の改善、材料コスト
低下を下げることができる。また表示装置の薄型化とい
った利点もある。
【００１２】本発明の請求項２に記載の発明は、請求項
１に記載の発明において、走査母線のＮ番めの母線の他
端部側がＮ＋１、Ｎ＋２番めの母線の他端部側と論理式
ｆ＝Ａ・Ｂで制御される論理回路を具備することを特徴
とする表示装置である。
１に記載の発明において、走査母線のＮ番めの母線の他
端部側がＮ＋１、Ｎ＋２番めの母線の他端部側と論理式
ｆ＝Ａ・Ｂで制御される論理回路を具備することを特徴
とする表示装置である。
【００１３】上記した構成により、特定の母線に断線部
がある場合でも、断線のない他の母線から制御された信
号が伝達され、各表示要素には正しい信号が印加され
る。従って、断線部のある母線に属する表示単位といえ
ども、正しく駆動され、結果として表示線欠陥の発生が
抑制される。
がある場合でも、断線のない他の母線から制御された信
号が伝達され、各表示要素には正しい信号が印加され
る。従って、断線部のある母線に属する表示単位といえ
ども、正しく駆動され、結果として表示線欠陥の発生が
抑制される。
【００１４】本発明の請求項３に記載の発明は、請求項
１又は２に記載の発明において、論理回路部がポリシリ
コン薄膜トランジスタで構成されていることを特徴とす
る表示装置であり、上記した構成により、特定の母線に
断線部がある場合でも、断線のない他の母線から制御さ
れた信号が伝達され、各表示要素には正しい信号が印加
される。従って、断線部のある母線に属する表示単位と
いえども、正しく駆動され、結果として表示線欠陥の発
生が抑制される。更に、論理回路が薄膜トランジスタの
マトリクスアレイを備えた基板上に構成することによ
り、外付け回路実装に比べ、実装点数が減少し、実装信
頼性の改善、材料コスト低下を下げる利点を有してい
る。また表示装置の薄型化といった利点もある。
１又は２に記載の発明において、論理回路部がポリシリ
コン薄膜トランジスタで構成されていることを特徴とす
る表示装置であり、上記した構成により、特定の母線に
断線部がある場合でも、断線のない他の母線から制御さ
れた信号が伝達され、各表示要素には正しい信号が印加
される。従って、断線部のある母線に属する表示単位と
いえども、正しく駆動され、結果として表示線欠陥の発
生が抑制される。更に、論理回路が薄膜トランジスタの
マトリクスアレイを備えた基板上に構成することによ
り、外付け回路実装に比べ、実装点数が減少し、実装信
頼性の改善、材料コスト低下を下げる利点を有してい
る。また表示装置の薄型化といった利点もある。
【００１５】本発明の請求項４に記載の発明は、第１の
母線群に表示信号を伝達し、第２の母線群に走査信号を
伝達し、第１の母線と第２の母線の交点に対応して設け
られた表示単位を両信号により駆動するマトリックス型
表示装置において、第２の母線群の一方端部側に走査パ
ルスを印加する駆動回路を具備し、第２の母線群の他方
端部に、隣接する母線によって制御される駆動回路が基
板上に構成されており、第２の母線群の断線を検索し、
断線が存在しない母線を制御する他方端部の駆動回路を
無効状態とすることを特徴とする表示装置の製造方法で
あり、上記した方法により、特定の母線に断線部がある
場合でも、断線のない他の母線から制御された信号が伝
達され、各表示要素には正しい信号が印加される。従っ
て、断線部のある母線に属する表示単位といえども、正
しく駆動され、結果として表示線欠陥の発生が抑制され
る。
母線群に表示信号を伝達し、第２の母線群に走査信号を
伝達し、第１の母線と第２の母線の交点に対応して設け
られた表示単位を両信号により駆動するマトリックス型
表示装置において、第２の母線群の一方端部側に走査パ
ルスを印加する駆動回路を具備し、第２の母線群の他方
端部に、隣接する母線によって制御される駆動回路が基
板上に構成されており、第２の母線群の断線を検索し、
断線が存在しない母線を制御する他方端部の駆動回路を
無効状態とすることを特徴とする表示装置の製造方法で
あり、上記した方法により、特定の母線に断線部がある
場合でも、断線のない他の母線から制御された信号が伝
達され、各表示要素には正しい信号が印加される。従っ
て、断線部のある母線に属する表示単位といえども、正
しく駆動され、結果として表示線欠陥の発生が抑制され
る。
【００１６】本発明の請求項５に記載の発明は、請求項
４に記載の発明において、第２の母線群の他方端部に隣
接する母線によって制御される駆動回路がポリシリコン
薄膜トランジスタで構成されていることを特徴とする表
示装置の製造方法であり、上記した方法により、特定の
母線に断線部がある場合でも、断線のない他の母線から
制御された信号が伝達され、各表示要素には正しい信号
が印加される。従って、断線部のある母線に属する表示
単位といえども、正しく駆動され、結果として表示線欠
陥の発生が抑制される。
４に記載の発明において、第２の母線群の他方端部に隣
接する母線によって制御される駆動回路がポリシリコン
薄膜トランジスタで構成されていることを特徴とする表
示装置の製造方法であり、上記した方法により、特定の
母線に断線部がある場合でも、断線のない他の母線から
制御された信号が伝達され、各表示要素には正しい信号
が印加される。従って、断線部のある母線に属する表示
単位といえども、正しく駆動され、結果として表示線欠
陥の発生が抑制される。
【００１７】（実施の形態１）図１は本発明の一実施の
形態の液晶表示装置の概略構成を示す。図１において、
１は液晶表示パネルであり、２はソース母線駆動回路
部、３は走査母線駆動回路部、４は液晶表示部、５は制
御駆動回路部である。
形態の液晶表示装置の概略構成を示す。図１において、
１は液晶表示パネルであり、２はソース母線駆動回路
部、３は走査母線駆動回路部、４は液晶表示部、５は制
御駆動回路部である。
【００１８】本発明において従来と異なるところは、液
晶表示パネル上１にそれぞれ表示信号、走査信号を印加
する駆動回路部の一部であるソース母線駆動回路部２、
走査母線駆動回路部３に加えて走査母線駆動回路部の他
端部側に走査母線間を連結する制御回路部５が同時に作
り込まれている点である。
晶表示パネル上１にそれぞれ表示信号、走査信号を印加
する駆動回路部の一部であるソース母線駆動回路部２、
走査母線駆動回路部３に加えて走査母線駆動回路部の他
端部側に走査母線間を連結する制御回路部５が同時に作
り込まれている点である。
【００１９】図２は図１の制御駆動回路部５の詳細な構
成を示す。図２において、走査母線駆動回路部の他端部
側には走査母線Ｖ１、Ｖ２、Ｖ３、・・・Ｖｎによって制
御される論理回路２３ａ、２３ｂ、２３ｃ、２３ｄ等が
同時に作り込まれている。
成を示す。図２において、走査母線駆動回路部の他端部
側には走査母線Ｖ１、Ｖ２、Ｖ３、・・・Ｖｎによって制
御される論理回路２３ａ、２３ｂ、２３ｃ、２３ｄ等が
同時に作り込まれている。
【００２０】走査用母線Ｖｎの他端部側（制御駆動回路
部２３）は隣接する走査用母線Ｖｎ＋１、Ｖｎ＋２とで
論理式ｆ＝Ａ・Ｂである論理回路で制御されている。
部２３）は隣接する走査用母線Ｖｎ＋１、Ｖｎ＋２とで
論理式ｆ＝Ａ・Ｂである論理回路で制御されている。
【００２１】図３は図２に示す論理回路の論理機能を示
したものである。図４は本実施例の装置における信号波
形のタイミングチャートを示す。
したものである。図４は本実施例の装置における信号波
形のタイミングチャートを示す。
【００２２】図４において、Ｖ１、Ｖ２、Ｖ３はそれぞ
れ図２に示す走査母線Ｖ１、Ｖ２、Ｖ３の走査母線駆動
回路部側からの入力信号を、Ｖ１’は制御駆動回路部の
論理回路２３ａより出力される信号を示す。
れ図２に示す走査母線Ｖ１、Ｖ２、Ｖ３の走査母線駆動
回路部側からの入力信号を、Ｖ１’は制御駆動回路部の
論理回路２３ａより出力される信号を示す。
【００２３】例えば、図２に示す走査母線Ｖ１のポイン
トＡに母線断線がある場合、選択期間Ｔ１に走査母線駆
動回路部から入力される走査信号Ｖ１は、ポイントＡよ
り先の表示素子３０ｂ、３０ｃ・・・には信号が伝達され
ない。しかし、次の選択期間Ｔ２に着目すると、この
時、母線Ｖ２は１レベルにあり、Ｖ３は０レベルであ
り、この値が論理回路 ２３ａの入力値となりＶ１の他
端部側に接続する出力値ｆ１が１レベルとなる。従って
走査母線Ｖ１に１箇所断線ａが存在してもＶ２，Ｖ３か
ら３２ａ経由で走査信号Ｖ１’が伝えられ、この時対応
する表示信号が表示素子３０ｂ、３０ｃ・・・に伝えられ
ている。次の選択期間Ｔ３では２３ａの出力信号は０と
なる。従って走査用信号母線Ｖ１内の断線（但し１ケ
所）の有無に関わらず、また走査信号以外の外部信号を
入力することなく、走査パルスが印加される。
トＡに母線断線がある場合、選択期間Ｔ１に走査母線駆
動回路部から入力される走査信号Ｖ１は、ポイントＡよ
り先の表示素子３０ｂ、３０ｃ・・・には信号が伝達され
ない。しかし、次の選択期間Ｔ２に着目すると、この
時、母線Ｖ２は１レベルにあり、Ｖ３は０レベルであ
り、この値が論理回路 ２３ａの入力値となりＶ１の他
端部側に接続する出力値ｆ１が１レベルとなる。従って
走査母線Ｖ１に１箇所断線ａが存在してもＶ２，Ｖ３か
ら３２ａ経由で走査信号Ｖ１’が伝えられ、この時対応
する表示信号が表示素子３０ｂ、３０ｃ・・・に伝えられ
ている。次の選択期間Ｔ３では２３ａの出力信号は０と
なる。従って走査用信号母線Ｖ１内の断線（但し１ケ
所）の有無に関わらず、また走査信号以外の外部信号を
入力することなく、走査パルスが印加される。
【００２４】また、図２に示すように、走査母線にＶ
２、Ｖ３、Ｖ４、Ｖ５、Ｖ６には母線断線が存在しない
ため、その母線に出力する論理回路２３ｂ、２３ｃ、２
３ｄの信号出力部ｄをレイザーにより切断することによ
り、その論理回路を無効状態にした。
２、Ｖ３、Ｖ４、Ｖ５、Ｖ６には母線断線が存在しない
ため、その母線に出力する論理回路２３ｂ、２３ｃ、２
３ｄの信号出力部ｄをレイザーにより切断することによ
り、その論理回路を無効状態にした。
【００２５】次に、製造方法の一例を図５を用いて説明
する。図５は液晶表示パネル内蔵駆動回路を構成するポ
リシリコン薄膜トランジスタの製造工程の各段階におけ
る断面図である。まず、例えば歪み点６７０℃の透光性
ガラスからなるガラス基板１０上に、例えばＳｉＯ2と
いった材料からなる下地絶縁膜１１を、４５０℃の温度
条件での常圧ＣＶＤ法といった手法にて成膜する。下地
絶縁膜１１の膜厚は、例えば２０００Ａとする。
する。図５は液晶表示パネル内蔵駆動回路を構成するポ
リシリコン薄膜トランジスタの製造工程の各段階におけ
る断面図である。まず、例えば歪み点６７０℃の透光性
ガラスからなるガラス基板１０上に、例えばＳｉＯ2と
いった材料からなる下地絶縁膜１１を、４５０℃の温度
条件での常圧ＣＶＤ法といった手法にて成膜する。下地
絶縁膜１１の膜厚は、例えば２０００Ａとする。
【００２６】下地絶縁膜１１を生成した後、ａ−Ｓｉ：
Ｈ（アモルファスシリコンと水素との化合物）とおいっ
た半導体材料膜１２をプラズマＣＶＤといった手法にて
所定の膜厚（例えば５００Ａ）となるように成膜し、さ
らにリソグラフィー工程にて所定の形状にパターニング
する。パターニングした半導体材料膜１２に対して所定
の条件（例えば処理温度４５０℃ 、処理時間６０分）
で脱水素処理を行う。この工程は、結晶化を行う際に水
素の脱離による半導体材料膜１２のアブレーションの発
生を防ぐことを目的としている。
Ｈ（アモルファスシリコンと水素との化合物）とおいっ
た半導体材料膜１２をプラズマＣＶＤといった手法にて
所定の膜厚（例えば５００Ａ）となるように成膜し、さ
らにリソグラフィー工程にて所定の形状にパターニング
する。パターニングした半導体材料膜１２に対して所定
の条件（例えば処理温度４５０℃ 、処理時間６０分）
で脱水素処理を行う。この工程は、結晶化を行う際に水
素の脱離による半導体材料膜１２のアブレーションの発
生を防ぐことを目的としている。
【００２７】脱水素後、波長３８０ｎｍのＸｅＣｌエキ
シマレーザーの照射といった手法により、半導体材料膜
１２の結晶化を行い、半導体材料膜１２をｐ−Ｓｉの半
導体層１２にする（図５（ａ）参照）。
シマレーザーの照射といった手法により、半導体材料膜
１２の結晶化を行い、半導体材料膜１２をｐ−Ｓｉの半
導体層１２にする（図５（ａ）参照）。
【００２８】次に、半導体層１２上に例えばＳｉＯ2か
らなるゲート酸化膜１３を４５０℃の温度条件での常圧
ＣＶＤ法といった手法により、例えば１０００Ａといっ
た極薄い膜厚に成膜する。ゲート酸化膜１３の成膜後、
Ａｌ等からなる導電体膜１４を所定の膜厚（例えば３０
００Ａ）となるようにスパッタリング等の手法により形
成する。そして、導電体膜１４をＡｌエッチング液を用
いたリソグラフィー工程にて、所定の形状にパターンニ
ングし、これより、導電体膜１４をゲート電極１４にす
る（図５（ｂ）参照）。
らなるゲート酸化膜１３を４５０℃の温度条件での常圧
ＣＶＤ法といった手法により、例えば１０００Ａといっ
た極薄い膜厚に成膜する。ゲート酸化膜１３の成膜後、
Ａｌ等からなる導電体膜１４を所定の膜厚（例えば３０
００Ａ）となるようにスパッタリング等の手法により形
成する。そして、導電体膜１４をＡｌエッチング液を用
いたリソグラフィー工程にて、所定の形状にパターンニ
ングし、これより、導電体膜１４をゲート電極１４にす
る（図５（ｂ）参照）。
【００２９】次に、ゲート電極１４をマスクとして半導
体層１２の両側部位に、イオンドーピング法等の手法を
用いてリン、ボロンなどの不純物をイオンに注入する
（セルフアライン構成）。これにより、半導体層１２に
は、中央部にチャネル領域１２ａが、チャネル領域１２
ａの両側にソース領域１２ｂ及びドレイン領域１２ｃが
それぞれ形成される（図５（ｃ）参照）。
体層１２の両側部位に、イオンドーピング法等の手法を
用いてリン、ボロンなどの不純物をイオンに注入する
（セルフアライン構成）。これにより、半導体層１２に
は、中央部にチャネル領域１２ａが、チャネル領域１２
ａの両側にソース領域１２ｂ及びドレイン領域１２ｃが
それぞれ形成される（図５（ｃ）参照）。
【００３０】次に、ゲート酸化膜１３上にＳｉＯ2等か
らなる層間絶縁間１５を所定の膜厚（例えば４０００
Ａ）に形成し、形成した層間絶縁膜１５によってゲート
電極１４を被覆する。層間絶縁膜１５は、例えば、４５
０℃の温度条件での常圧ＣＶＤ法にて成膜する（図５
（ｄ）参照）。
らなる層間絶縁間１５を所定の膜厚（例えば４０００
Ａ）に形成し、形成した層間絶縁膜１５によってゲート
電極１４を被覆する。層間絶縁膜１５は、例えば、４５
０℃の温度条件での常圧ＣＶＤ法にて成膜する（図５
（ｄ）参照）。
【００３１】次に、層間絶縁膜１５とゲート絶縁膜１３
とに、リソグラフィー工程を用いて、ソース領域１２
ｂ、ドレイン領域１２ｃに達するコンタクトホール１６
を形成する。コンタクトホール１６を形成したのち、層
間絶縁膜１５上に、Ｔｉ膜、Ａｌ膜等の２種類の導電体
の積層体からなる導電膜１７を形成する。導電膜１７は
例えば、スパッタリングにより形成する。またＴｉ膜の
膜厚は例えば１０００Ａが適当であり、Ａｌ膜の膜厚は
例えば７０００Ａが適当である。このようにして形成し
た導電膜１７によりコンタクトホール１６を完全に充填
する。さらに、導電膜１７をＢＣｌ3Ｃｌ2系ガスを用い
たリソグラフィー工程にて所定の形状にパターンニング
することで、ソース・ドレイン電極１７を形成する（図
５（ｅ）参照）。
とに、リソグラフィー工程を用いて、ソース領域１２
ｂ、ドレイン領域１２ｃに達するコンタクトホール１６
を形成する。コンタクトホール１６を形成したのち、層
間絶縁膜１５上に、Ｔｉ膜、Ａｌ膜等の２種類の導電体
の積層体からなる導電膜１７を形成する。導電膜１７は
例えば、スパッタリングにより形成する。またＴｉ膜の
膜厚は例えば１０００Ａが適当であり、Ａｌ膜の膜厚は
例えば７０００Ａが適当である。このようにして形成し
た導電膜１７によりコンタクトホール１６を完全に充填
する。さらに、導電膜１７をＢＣｌ3Ｃｌ2系ガスを用い
たリソグラフィー工程にて所定の形状にパターンニング
することで、ソース・ドレイン電極１７を形成する（図
５（ｅ）参照）。
【００３２】次に保護膜となるパッシベーション膜１８
を成膜する。続いて、処理温度３５０℃、重水素ガス流
量３００ｓｃｃｍ、ＲＦパワー８００Ｗの条件下で、２
時間のプラズマ水素化処理を行う。最後に、リソグラフ
ィー工程にて、パッシベーション膜１８を所定の形状に
てパターンニングすることで、内蔵駆動回路部を構成す
る薄膜トランジスタが完成する。
を成膜する。続いて、処理温度３５０℃、重水素ガス流
量３００ｓｃｃｍ、ＲＦパワー８００Ｗの条件下で、２
時間のプラズマ水素化処理を行う。最後に、リソグラフ
ィー工程にて、パッシベーション膜１８を所定の形状に
てパターンニングすることで、内蔵駆動回路部を構成す
る薄膜トランジスタが完成する。
【００３３】以上本発明の一実施では低温ｐーＳｉ薄膜
トランジスタの場合について説明を行ったが、他の単結
晶質及び多結晶質半導体材料を用いることが出来る。
トランジスタの場合について説明を行ったが、他の単結
晶質及び多結晶質半導体材料を用いることが出来る。
【００３４】また、液晶表示部３１のマトリクスを構成
するＴＦＴがａ−ＳｉＴＦＴ、内蔵回路部を構成するＴ
ＦＴが低温ｐ−ＳｉＴＦＴというように、表示部と内蔵
駆動回路部２０、２１、２３が異なる材料を用いたＴＦ
Ｔで構成することも出来る。
するＴＦＴがａ−ＳｉＴＦＴ、内蔵回路部を構成するＴ
ＦＴが低温ｐ−ＳｉＴＦＴというように、表示部と内蔵
駆動回路部２０、２１、２３が異なる材料を用いたＴＦ
Ｔで構成することも出来る。
【００３５】
【発明の効果】以上の様に、本発明によれば、 第１の
母線群に表示信号を伝達し、第２の母線群に走査信号を
伝達し、第１の母線と第２の母線の交点に対応して設け
られた表示単位を両信号により、特定の母線に断線部が
ある場合でも、断線のない他の母線から制御された信号
が伝達され、各表示要素には信号が印加される。結果と
して表示線欠陥の発生が抑制される。
母線群に表示信号を伝達し、第２の母線群に走査信号を
伝達し、第１の母線と第２の母線の交点に対応して設け
られた表示単位を両信号により、特定の母線に断線部が
ある場合でも、断線のない他の母線から制御された信号
が伝達され、各表示要素には信号が印加される。結果と
して表示線欠陥の発生が抑制される。
【００３６】以上により、表示装置の飛躍的な歩留率の
改善がなされ、断線部のある母線に属する表示単位とい
えども、正しく駆動され、表示装置を安価にかつ大量に
提供することを可能にするものである。
改善がなされ、断線部のある母線に属する表示単位とい
えども、正しく駆動され、表示装置を安価にかつ大量に
提供することを可能にするものである。
【００３７】更に本発明の一実施の形態によれば、論理
回路を低温ｐ−Ｓｉ薄膜トランジスタのマトリクスアレ
イを備えた基板上の非常に微細な領域に構成することに
より、表示信号、走査信号以外の外部入力信号の入力を
必要としないため、外付け回路実装に比べ、実装点数が
減少し、実装信頼性の改善、材料コスト低下を下げる利
点を有している。また表示装置の薄型化といった利点も
ある。
回路を低温ｐ−Ｓｉ薄膜トランジスタのマトリクスアレ
イを備えた基板上の非常に微細な領域に構成することに
より、表示信号、走査信号以外の外部入力信号の入力を
必要としないため、外付け回路実装に比べ、実装点数が
減少し、実装信頼性の改善、材料コスト低下を下げる利
点を有している。また表示装置の薄型化といった利点も
ある。
【図１】本発明の実施の形態における液晶表示装置の構
成を示す図
成を示す図
【図２】本発明の実施の形態における液晶表示装置の制
御駆動回路部及び論理回路を示す図
御駆動回路部及び論理回路を示す図
【図３】本発明の実施の形態における液晶表示装置の論
理回路の論理機能を示す図
理回路の論理機能を示す図
【図４】本発明の実施の形態における液晶表示装置の信
号波形のタイミングチャート
号波形のタイミングチャート
【図５】本発明の実施の形態におけるｐ−ＳｉＴＦＴの
製造工程断面図
製造工程断面図
【図６】従来のｐ−ＳｉＴＦＴ液晶表示装置の概念図
【図７】ソース母線駆動回路部２の電気的ブロック図
１ 液晶表示パネル ２ ソース母線駆動回路部 ３ 走査母線駆動回路部 ４ 液晶表示部 ５ 制御駆動回路部
Claims (5)
- 【請求項１】第１の母線群に表示信号を伝達し、第２の
母線群に走査信号を伝達し、前記第１の母線と第２の母
線の交点に対応して設けられた表示単位を前記両信号に
より駆動するマトリックス型表示装置において、前記第
２の母線群の一方端部側に走査パルスを印加する駆動回
路を具備し、前記第２の母線群の他方端部に隣接する母
線によって制御される駆動回路が基板上に構成されてい
ることを特徴とする表示装置。 - 【請求項２】走査母線のＮ番めの母線の他端部側がＮ＋
１、Ｎ＋２番めの母線の他端部側と論理式ｆ＝Ａ・Ｂで
制御される論理回路を具備することを特徴とする請求項
１に記載の表示装置。 - 【請求項３】第２の母線群の他方端部に隣接する母線に
よって制御される駆動回路がポリシリコン薄膜トランジ
スタで構成されていることを特徴とする請求項１又は２
に記載の表示装置。 - 【請求項４】第１の母線群に表示信号を伝達し、第２の
母線群に走査信号を伝達し、前記第１の母線と第２の母
線の交点に対応して設けられた表示単位を前記両信号に
より駆動するマトリックス型表示装置において、前記第
２の母線群の一方端部側に走査パルスを印加する駆動回
路を具備し、前記第２の母線群の他方端部に、隣接する
母線によって制御される駆動回路が基板上に構成されて
おり、前記第２の母線群の断線を検索し、断線が存在し
ない母線を制御する他方端部の駆動回路を無効状態とす
ることを特徴とする表示装置の製造方法。 - 【請求項５】第２の母線群の他方端部に隣接する母線に
よって制御される駆動回路がポリシリコン薄膜トランジ
スタで構成されていることを特徴とする請求項４に記載
の表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097257A JPH11295761A (ja) | 1998-04-09 | 1998-04-09 | 表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097257A JPH11295761A (ja) | 1998-04-09 | 1998-04-09 | 表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11295761A true JPH11295761A (ja) | 1999-10-29 |
Family
ID=14187511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10097257A Withdrawn JPH11295761A (ja) | 1998-04-09 | 1998-04-09 | 表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11295761A (ja) |
-
1998
- 1998-04-09 JP JP10097257A patent/JPH11295761A/ja not_active Withdrawn
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050405 |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050512 |
|
| RD01 | Notification of change of attorney |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |
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| A761 | Written withdrawal of application |
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