JPH11296263A

JPH11296263A - プロセッサの初期設定制御装置

Info

Publication number: JPH11296263A
Application number: JP10101420A
Authority: JP
Inventors: Kazuo Nagabori; 和雄長堀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-04-13
Filing date: 1998-04-13
Publication date: 1999-10-29
Also published as: US6304964B1

Abstract

(57)【要約】【課題】プロセッサシステムのリセット動作を制御す
る初期設定制御装置に関し、置換するプロセッサ間でア
ーキテクチャが異なる場合にも経済的、効率的、かつ、
効果的にリセット動作を実行する。【解決手段】メモリ要求信号に基づいてデータを読
み出してデータバスへ出力するメモリ装置を備え、リセ
ット信号が入力されたときメモリ装置に格納された初期
設定プログラムを実行するプロセッサシステムにおい
て、リセット信号に基づいてプロセッサが出力するメモ
リ要求信号を検出し、その検出に基づいて、初期設定プ
ログラムを起動するための情報を発生してデータバスへ
出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサシステ
ムの初期設定を制御する初期設定制御装置に関する。

【０００２】汎用マイクロプロセッサを使用したシステ
ムにおいて、システムの処理能力不足が問題となった場
合の解決策の一つとして、より高性能なマイクロプロセ
ッサに置換（プロセッサ置換という）して、処理能力向
上の要求に応えることが一般的に行われている。この場
合、同一品種あるいは同系列の、上位の高性能なマイク
ロプロセッサで置換するのが一般的な方法である。しか
し、システムで既に同系列の最上位、即ち、最も高性能
なマイクロプロセッサを使用している場合には、この方
法は採用できない。従って、近年、従前に使用していた
マイクロプロセッサを、全く異なった種類（アーキテク
チャ）のマイクロプロセッサで置換してさえも、システ
ムの処理能力を向上することが行われている。

【０００３】異なったアーキテクチャのマイクロプロセ
ッサ間で置換する際の最大の問題は、電源が投入された
時、キーボード，操作卓に設けられたリセットキー（ボ
タン）が押下された時などにシステムの各種初期値を設
定するための初期設定プログラムを起動する動作がアー
キテクチャによって相違することである。従って、経済
的、かつ、効果的なプロセッサの初期設定制御装置が望
まれている。

【０００４】

【従来の技術】図１１及び図１２は、それぞれ、プロセ
ッサの置換前及び後のシステムを示す図であって、図１
１は従前のマイクロプロセッサを搭載した従来システム
の構成及び主記憶のメモリマップを示し、図１２は新し
いマイクロプロセッサを搭載した新システムの構成及び
メモリマップを示している。新システムでは、従前のマ
イクロプロセッサと新しく採用するマイクロプロセッサ
のアーキテクチャの相違を吸収するための変換回路を設
けている。

【０００５】図１１の従来システムについては、下位ア
ドレスに入出装置等を制御する各種制御回路のための制
御回路用領域が割り当てられ、上位アドレスの領域に初
期設定プログラムが格納された例を示している。

【０００６】一方、新システムのマイクロプロセッサは
下位アドレスの（例えば、０番地から始まる）領域に初
期設定プログラムが格納されるように構成されており、
図１２に示すように、前記制御回路用領域と重なる例を
示している。

【０００７】図１２の変換回路は、新しく採用するマイ
クロプロセッサの各種バスの構成やプロトコルを変換す
ることによって、主記憶制御回路、各種制御回路及び外
部バスインタフェース制御回路、またはそれら制御回路
に接続される装置（以下、既存回路という）からは動作
上、従前のマイクロプロセッサと論理的に全く同じに見
えるようにしている。

【０００８】従って、変換回路を設けることによって、
プロセッサと既存回路との間のアクセス動作など、通常
の動作については問題は無くなる。しかし、割り込み処
理動作や例外処理動作、外部レジスタアクセス動作、リ
セット動作については、新しく採用するマイクロプロセ
ッサには、従前のマイクロプロセッサとは異なる固有の
動作があり、これらの相違をどう解決するかが問題とな
る。リセット動作は、電源投入時に出力されるパワーオ
ンリセット信号、リセットキー押下によって出力される
リセット信号など（以下、総称してリセット信号とい
う）に基づいてシステムを初期の状態にセットし直す動
作である。

【０００９】割り込み処理動作や例外処理動作、外部レ
ジスタアクセス動作に関しては、それらのメモリアドレ
スの割り付け、プロトコルの変換、仮想空間の導入等の
手段によって前記の相違を解決できる場合が多く、ま
た、それらは初期設定プログラムの中で実施される場合
もある。しかし、リセット動作については、これらの手
段によっても、そう容易には解決しない。

【００１０】リセット動作は、リセット信号に基づいて
システムを初期状態に設定するための初期設定プログラ
ムを実行させる。リセット動作は、汎用マイクロプロセ
ッサによって異なる独自の固定された番地（動作開始番
地という）から初期設定動作を開始する。あるマイクロ
プロセッサは０番地から動作を開始し、別のマイクロプ
ロセッサはＦＦＦＦＦ０００番地から、さらに別のマイ
クロプロセッサはＦＦ００００００番地から動作を開始
するという具合である。

【００１１】３２ビットマイクロプロセッサともなると
アドレス空間は２の３２乗（＝４ギガ、約４０億）にも
達する。通常のシステムはこの膨大な空間の一部のみを
用いて構成され、(1) 従来システムでは主記憶が用意さ
れていない番地（図の主記憶実装領域でない番地）が新
しいプロセッサの動作開始番地となることもある。ま
た、(2) 逆に、従来システムで入出力装置等の制御用に
既に割り付けて使用している番地（制御回路用領域）と
新しいプロセッサの動作開始番地が重なってしまうこと
もある。このような場合、従来、次のような解決方法が
行われていた。

【００１２】(1) 従来システムで未使用の番地が動作開
始番地となる場合には、主記憶にこの動作開始番地を含
む領域（即ち、初期設定プログラム領域）のための記憶
回路を追加する。また、(2) 従来システムで使用中の番
地が動作開始番地となる場合には、変換回路の中に、リ
セット動作時にだけ初期設定プログラム領域のアドレス
を別のアドレスに変換する回路を付加し、初期設定プロ
グラムの走行中は従来システムで用意されていた初期設
定プログラム領域のアドレスに強制的に変換する。そし
て、初期設定プログラムが終了した時点で、このアドレ
ス変換回路の動作を停止して通常状態に戻す。

【００１３】

【発明が解決しようとする課題】(1) の方法によって、
初期設定プログラム領域のための記憶回路を追加するこ
とは得策ではない。なぜなら、記憶回路の追加は実際に
はかなり大規模な量のハードウェアの追加になる上に、
従前の記憶回路で用意していた初期設定プログラムの領
域が使われずに余ってしまい、経済的でないという問題
点がある。

【００１４】(2) の方法によれば、アドレス変換回路を
設けるため、そのハードウェア量が増加して経済的でな
く、また、回路が複雑になり通常動作時のシステムの動
作速度を低下させ、性能低下を来す恐れがあるという問
題点がある。

【００１５】本発明は、上記の従来方法の問題点に鑑み
て、置換するプロセッサ間でアーキテクチャが異なる場
合にも、経済的、効率的、かつ、効果的にリセット動作
を実行することができるプロセッサの初期設定制御装置
を提供することを目的とする。

【００１６】

【課題を解決するための手段】メモリ要求信号に基づい
てデータを読み出してデータバスへ出力するメモリ装置
を備え、リセット信号が入力されたときメモリ装置に格
納された初期設定プログラムを実行するプロセッサシス
テムにおいて、本発明は検出手段と発生手段とを設け
る。検出手段はリセット信号に基づいてプロセッサが出
力するメモリ要求信号を検出し、発生手段は検出手段の
検出に基づいて、初期設定プログラムを起動するための
情報を発生してデータバスへ出力する。従って、プロセ
ッサは発生手段によって発生された情報に基づいて初期
設定プログラムを起動して実行する。

【００１７】

【発明の実施の形態】リセット信号によってセットされ
たマイクロプロセッサが最初に読み込む情報はリセット
動作（初期設定プログラム）を開始するに必要な動作開
始番地に関する情報である。ある種類のマイクロプロセ
ッサではその情報は一番最初に実行する命令であり、別
の種類のものではその情報は一番最初に実行する命令の
格納番地であるなど、様々である。しかしながら、この
情報はリセット信号が出力された直後に最初に読み込ま
れ、かつ、その後の通常動作時には必要とされないこと
は、どの種類のプロセッサにも共通している。

【００１８】図２は本発明を適用したシステム構成図で
あって、従前のマイクロプロセッサ（ＭＰＵと略す）を
新しいマイクロプロセッサ（ＭＰＵと略す）１０に置換
する共に、本発明に成る初期設定制御回路９０を設けて
いる。

【００１９】本発明は、リセット信号がＭＰＵへ出力さ
れた直後の動作に着目し、ＭＰＵ１０によるリセット動
作の最初の１回〜数回のバスアクセス要求に対してのみ
下記の応答動作を行う初期設定制御回路９０を設ける。

【００２０】初期設定制御回路９０は、例えば、ある種
類のＭＰＵに対しては「○○番地へジャンプしろ」とい
う命令コードを応答し、別の種類のＭＰＵに対しては
「命令の開始番地を××から」というアドレスデータを
応答する。このようにして、特別なアドレス変換回路を
設けることなく、従来システムで用意していた初期設定
プログラムエリアへＭＰＵ１０のアクセス先を移すこと
ができるので、既存の記憶回路が有効に活用できる。

【００２１】図３は本発明の動作原理を説明するメモリ
マップ図であって、図３(a) 及び図３(b) は、それぞ
れ、初期設定制御回路９０が動作中及び動作停止後のメ
モリマップのイメージを示す。図３(b) は、また、従来
システムのメモリマップをも示す。

【００２２】従来システムのＭＰＵの初期設定プログラ
ムは図３(b) に示すように上位アドレスの、例えば、Ａ
番地（動作開始番地）から始まる領域に格納されていた
ものとする。一方、新システムのＭＰＵ１０の初期設定
プログラムでは、例えば、図３(a) に示すようにアドレ
ス０番地を動作開始番地とする領域に格納されるものと
する。然るに、この領域は既に従来システムの制御回路
用領域（図３(b) の網掛けの部分）として割り当てられ
ており、重複して不都合である。

【００２３】本発明の初期設定制御回路９０はリセット
動作において、ＭＰＵ１０からの最初の、もしくは以降
の１〜数回のメモリ要求（以下、バスアクセス要求とい
う）に対して主記憶４０をアクセスすることなく、代わ
りに命令「Ａ番地へジャンプしろ」または「命令の開始
番地をＡ番地から」を示す固定の情報を応答することに
よって、ＭＰＵ１０を前記Ａ番地から動作させるように
した。

【００２４】このとき、初期設定制御回路９０はバスア
クセス要求のアドレス指定が動作開始番地か制御回路用
領域か否かなどの判断を一切必要とせずに、即ち、単に
「バスアクセスの要求有り」の判断に基づいて（図３
(a) はこのイメージを示す）、新しいＭＰＵ１０によっ
て決まる固定の情報を応答すればよい。

【００２５】初期設定制御回路９０の上記の動作完了に
よって、ＭＰＵ１０の命令フェッチ先はＡ番地に設定さ
れ、ＭＰＵ１０は以降、Ａ番地から自動的に初期設定動
作を行う。従って、新システムにおいても、メモリ構成
及び図３(b) に示す従来システムのメモリマップを変更
する必要がない。

【００２６】図４は本発明の第１の実施例を説明するブ
ロック図である。変換回路８０は新マイクロプロセッサ
の各種バスの構成やプロトコルを変換することによっ
て、主記憶制御回路３０、制御回路２０、外部バスイン
ターフェース制御回路５０及び制御回路に接続される装
置（以下、総称して既存回路という）からはＭＰＵ１０
が動作上、従前のマイクロプロセッサと論理的に全く同
じに見えるようにする。

【００２７】本発明の初期設定制御回路９０は要求検出
回路１Ａ、アクセスカウンタ２Ａ、応答回路３Ａ及び要
求抑止回路４Ａから構成される。要求検出回路１Ａはリ
セット信号に基づいてＭＰＵ１０が出力するバスアクセ
ス（主記憶、制御回路などへのアクセス）要求信号を検
出して要求検出信号を出力する。

【００２８】応答回路３Ａは予め設定したデータパター
ン（例えば、パターン１及び２）を有し、ＭＰＵ１０か
らのバスアクセス要求に対し、後述するアクセスカウン
タ２Ａのカウントに応じて前記データパターンをデータ
線へ応答する。

【００２９】カウンタ２Ａはリセット信号に基づいてカ
ウント値を初期化（例えば、０に）し、前記検出信号に
基づいてバスアクセス要求信号の回数を予め定めた最大
値（例えば、３）までカウントし、応答回路３Ａにカウ
ント値及びデータパターンの出力を許可する許可信号を
出力する。また、カウント値に基づいて要求抑止信号を
出力する。

【００３０】要求抑止回路４Ａは初期設定プログラム領
域と制御回路用領域とが重なるときに必要となり、前記
要求抑止信号に基づいてバスアクセス要求信号が既存回
路へ出力されるのを抑止する。

【００３１】図５は本発明の第１の実施例を説明するタ
イミング図である。図４を参照しながら、図５に基づい
てその動作を説明する。 (1) 電源が投入またはリセットキーが押下されたときリ
セット信号が所定の時間出力され、ＭＰＵ１０、変換回
路８０等の制御回路類がリセットされる。

【００３２】(2) ＭＰＵ１０はリセット信号に基づい
て、初期設定プログラムを実行すべく、その各命令を読
み出す（フェッチする）ためバスアクセス要求信号を順
次、出力する。

【００３３】(3) 要求検出回路１Ａは、バスアクセス要
求信号を検出して要求検出信号を出力する。 (4) カウンタ２Ａはリセット信号に基づいてカウント値
を初期化（例えば、０に）し、前記検出信号に基づいて
最大値（例えば、３）までカウントし、カウント値（０
〜３）を出力し、 (5) また、応答回路３Ａにそのデータパターンを出力許
可する出力許可信号を出力する。

【００３４】(6) 応答回路３Ａは出力許可信号に基づ
き、カウント値信号（１，２）に応じて前記データパタ
ーン（例えば、パターン１及び２）をデータ線へ出力し
て、ＭＰＵ１０のバスアクセス要求信号に応答する。

【００３５】(7) さらに、アクセスカウンタ２Ａはカウ
ント値に基づいて（この場合は０，１）、要求抑止信号
を発生する。要求抑止回路４Ａは要求抑止信号に基づい
て、最初の２回のバスアクセス要求信号が既存回路へ出
力されるのを抑止する。

【００３６】このように、本発明の初期設定制御回路９
０は、ＭＰＵ１０からの最初の２回のバスアクセス要求
信号は既存回路へ出力せず、その要求信号に対してパタ
ーン１及び２を応答するように構成されている。従っ
て、図３(a) の例において、例えば、パターン１及び２
を予め「Ａ番地へジャンプしろ」という命令コードを構
成するように設定しておけば、ＭＰＵ１０はＡ番地から
命令を開始するので、Ａ番地以降に格納された初期設定
プログラムを自動的に実行することになる。

【００３７】このように、置換後の新しいＭＰＵ１０の
初期設定プログラム領域が既存回路の制御回路用領域に
重なる場合であっても、従来例のような大規模な変換回
路を追加することなく、また、制御回路用領域の割り当
てを変更することなく、容易にリセット動作を遂行する
ことができる。

【００３８】図６は本発明の第２の実施例を説明するブ
ロック図である。、第２の実施例は第１の実施例の一つ
の変形である。定数設定回路５Ｂはアクセスカウンタ２
Ｂのカウントの最大値を設定により可変にする。第１の
実施例では、アクセスカウンタ２Ａのカウントの最大値
は３に固定され、カウント１及び２に応じてデータパタ
ーン１及び２を発生する例を示した。第２の実施例によ
れば、カウントの最大値を可変にするので、応答回路３
Ｂは予め用意した任意の数のデータパターンを発生する
ことができる。例えば、最大値４を設定することによっ
てアクセスカウンタ２Ｂは０〜４をカウントしてカウン
ト１〜３の間に出力許可信号を出力し、応答回路３Ｂは
予めデータパターン１〜３を準備するように構成すれ
ば、応答回路３Ｂはカウント１〜３に応じてデータパタ
ーン１〜３を応答することができる。

【００３９】また、定数設定回路５Ｂは、前記アクセス
カウンタ２Ｂがリセット信号によってカウントを初期化
するときの初期値ｉ及びカウントの最大値ｍを設定し、
アクセスカウンタ２Ｂはｉからｍまでカウントするよう
に構成し、応答回路３Ｂに予め、パターン１及び２に加
えてパターン３及び４を準備しておき、定数設定回路５
Ｂにｉ＝２、ｍ＝５と設定することにより、応答回路３
ＢはＭＰＵ１０のバスアクセス要求に対してパターン３
及び４を応答することができる。また、前記第１の実施
例と同様にパターン１及び２を応答するためには定数設
定回路５Ｂにｉ＝０、ｍ＝３と設定しておけばよい。

【００４０】このように、応答回路３Ｂに複数のデータ
パターンを設け、アクセスカウンタ２Ｂのカウントの初
期値及び最大値を設定により可変にすることにより複数
のデータパターンから任意のものを選択することができ
るので、初期設定制御回路を設計し直すことなく、複数
回のプロセッサ置換に対応することができる。

【００４１】図７は、図４の初期設定制御回路に対応す
る詳細回路図である。ＭＢＳ＊、ＭＤＣ＊及びＭＤＡ信
号はＭＰＵ１０（または変換回路８０）との間のバスイ
ンターフェース信号であって、それぞれ、バスアクセス
要求信号、バスアクセス終了信号及びデータ線である。

【００４２】図４の要求検出回路１ＡはＤ型フリップフ
ロップ（ＦＦと略する）１〜４、インバータ１ａ及びノ
ア回路１ｂから構成され、アクセスカウンタ２Ａはカウ
ンタＣＮＴＲから構成され、応答回路３Ａはデコーダ３
ａ、アンド回路３ｂ，３ｃ、オア回路３ｄ及びトライス
テートバッファ３ｅから構成され、応答回路３Ａの応答
をデータバスＭＤＡへ出力制御する回路はノア（ＮＯ
Ｒ）回路３１，３２、バッファ３３，３４及びトライス
テートバッファ３５から構成される。要求抑止回路４Ａ
はインバータ４ａとオア回路４ｂから構成される。

【００４３】図８は図７の回路の動作を説明するタイミ
ング図である。バスアクセスのシーケンスはＭＢＳ＊が
１サイクル間低レベル（以下、Ｌという）になった時点
から開始され、ＭＤＣ＊が１サイクル間Ｌになった時点
で終了するものとする。信号名の後に＊を付したものは
低レベルアクティブ（low-active）な信号を示す。 (1) リセット信号に基づいて、ＭＰＵ１０から最初のバ
スアクセス要求ＭＢＳ＊が出力されたタイミングを第１
サイクルとする。 (2) 第２サイクルで、ＭＢＳ＊はＦＦ１によって１サイ
クル遅延され、ＦＦ２はＣＮＴＲのカウント値が未だ２
に達していないため高レベル（以下、Ｈという）となっ
て（以下、オンになるという）バスアクセスの開始が検
出されたことを示す。ＦＦ２のオンに伴って信号ＭＤＣ
−Ｇ＊及びＭＤＡ−Ｇ＊はＬとなり、トライステートバ
ッファ３５，３ｅをイネーブルにして応答の準備に入
る。このとき、ＣＮＴＲのカウントは０であるから応答
回路３Ａは”パターン０”を出力している。 (3) 第３サイクルでＦＦ３がオンになり、トライステー
トバッファ３５はＦＦ３の出力をゲート出力してバスア
クセス完了を示すＭＤＣ＊を応答する。 (4) 第４サイクルでは、ＦＦ３がオフとなり、カウンタ
ＣＮＴＲがカウントアップ（カウント１）し、ＦＦ４が
オンになる。ＦＦ３のオフによりＭＤＡ−Ｇ＊はＨ（デ
ィセーブル）となってデータ（パターン０）の出力は終
わる。カウンタＣＮＴＲのカウントアップ（デコーダ３
ａのカウント出力１）に伴って応答回路３Ａの出力は”
パターン１”に切り換わる。第４サイクルで、ＭＰＵ１
０は第３サイクルのＭＤＣ＊の応答に基づいて、さらに
次のバスアクセスを開始（即ち、ＭＢＳ＊信号を出力）
したものとする。 (5) 第５サイクルで、ＦＦ４はオフになり、第２サイク
ルと同様にＦＦ２がオンになってアクセスの開始が検出
され、ＦＦ２オンによりＭＤＣ−Ｇ＊及びＭＤＡ−Ｇ＊
がイネーブルとなって応答の準備に入る。 (6) 第６サイクルでは、第３サイクルと同様にＭＤＣ＊
を応答する。(7) 第７サイクルでは、第４サイクルと同
様にＦＦ３がオフとなり、ＣＮＴがカウントアップし、
ＦＦ４がオンとなる。ＦＦ３のオフによりＭＤＡ−Ｇ＊
がＨ（ディセーブル）となって応答回路３Ａのデータ出
力は終わる。カウンタＣＮＴＲのカウントアップ（カウ
ント２）に伴ってＩＮＨ信号がＨとなるので、ＦＦ２の
入力をＬに固定してそのバスアクセス要求の検出を禁止
すると共に、オア回路４ｂをＨ固定出力の状態からＭＢ
Ｓ＊信号をゲート出力するように変化させる。例えば、
ＭＰＵ１０が第６サイクルのＭＤＣ＊の応答に応じて直
ぐに次のアクセスを開始したとすると、ＭＢＳ＊信号が
第７サイクルから既存回路へ出力される。 (8) 第８サイクル以降、ＭＰＵ１０からＭＢＳ＊信号が
初期設定制御回路９０へ入力されても、ＩＮＨ信号がＨ
に固定されているので、ＦＦ２はオンとならず（即ち、
バスアクセス要求を検出せず）、次のリセット信号が入
力されるまで初期設定制御回路は動作しない。

【００４４】図９は本発明の初期設定制御回路の動作を
説明するフローチャートである。本発明の初期設定制御
回路９０の動作を図９に基づき、図４〜８を参照しなが
ら説明する。この例では、置換前及び置換後のＭＰＵの
初期設定プログラムの動作開始アドレス（この例では、
初期設定プログラム領域の先頭アドレスとする）は、そ
れぞれ、０番地及び０以外（xxxxxxxx）の番地であり、
１語は４バイト（１６ビット）、ｘは４ビットで表わさ
れる任意の１６進数であるとする。 (1) リセット信号が出力されると、ＭＰＵ１０は初期設
定プログラムの先頭の命令の最初の１語をフェッチすべ
く、その格納アドレス（xxxxxxxx）を指定してバスアク
セス要求信号（I-Fetch@xxxxxxxx）をバスへ出力する。
その要求信号は変換回路８０を経由して初期設定制御回
路９０へ入力される。（変換回路８０はＭＰＵ１０と既
存回路との間でバス制御のプロトコルを変換するのみ
で、格別に能動的な動作をしないので、以下、特に言及
しない。） (2) 初期設定制御回路９０はＭＰＵ１０のバスアクセス
要求に対して、（前記格納アドレス（xxxxxxxx）とは無
関係に、即ち、主記憶にアクセスすることもなく）この
ときのカウンタＣＮＴＲのカウント値０に従って最初の
データパターン０を応答する（この後、カウントは１に
更新される）。 (3) ＭＰＵ１０は前記命令の次の１語をフェッチすべ
く、その格納アドレス（xxxxxxxx+4）を指定してバスア
クセス要求信号（I-Fetch@xxxxxxxx+4）をバスへ出力
し、その要求信号は初期設定制御回路９０へ入力され
る。 (4) 初期設定制御回路９０はＭＰＵ１０に対して、前記
格納アドレス（xxxxxxxx+4）とは無関係に、カウンタＣ
ＮＴＲのカウント１に従って２番目のデータパターン１
を応答する。（この後、カウントは２に更新され、以
降、要求検出回路１Ａはバスアクセス要求信号の検出を
停止し、要求抑止回路４Ａはバスアクセス要求信号を抑
止することなく既存回路へ流す。） (5) ＭＰＵ１０のはパターン０及び１の命令コードをデ
コードして、例えば、０番地へのジャンプ（JMP 0)命令
であると解釈する。この命令に従って０番地の命令（初
期設定プログラムの先頭の命令）をフェッチすべく、そ
の格納アドレス（00000000）を指定してバスアクセス要
求信号（JI-Fetch@00000000)をバスへ出力する。 (6) その要求信号はバスを経由して既存回路の主記憶４
０へ入力され、主記憶４０は00000000番地のデータを読
み出してバスへ送出する。 (7) ＭＰＵ１０はバスから入力されたデータをデコード
し、デコード結果の命令（例えば、値０を汎用レジスタ
１へロードする命令：LD 0, R1）を実行した後、次の命
令をフェッチすべく、その格納アドレス（00000004）を
指定してバスアクセス要求信号（I-Fetch@00000004）を
バスへ出力する。 (8) 主記憶４０は00000004番地のデータを読み出してバ
スへ送出する。以下、同様な操作を繰り返して初期設定
プログラムを実行する。

【００４５】図10は、図６の初期設定制御回路に対応す
る詳細回路図である。図７との主な相違は３以上のデー
タパターン０〜Ｎを設け、カウンタＣＮＴＲの最大カウ
ント値（図では最大Ｎ）を任意に設定する回路（ "回数
指定”、デコーダ５ａ、Ｎ＋１個のアンド回路及びオア
回路）を設けたことである。こうして、カウントの最大
値を可変にするので、応答回路３Ｂは予め用意した任意
の数のデータパターンを発生することができる。例え
ば、最大値４を設定することによってアクセスカウンタ
２Ｂは０〜４をカウントしてカウント１〜３の間に出力
許可信号を出力し、応答回路３Ｂは予めデータパターン
１〜３を準備するように構成すれば、応答回路３Ｂはカ
ウント１〜３に応じてデータパターン１〜３を応答する
ことができる。

【００４６】

【発明の効果】以上説明したように本発明によれば、初
期設定プログラムを格納するための記憶装置を新たに追
加する必要なく、置換後の新しいプロセッサの初期設定
プログラム領域が既存回路の制御回路用領域に重なる場
合であっても従来例のような大規模なアドレス変換回路
を追加することなく、また、制御回路用領域の割り当て
を変更することなく、容易に初期設定動作を遂行するこ
とができる。さらに、初期設定プログラム起動のための
複数のデータパターンから任意のものを選択することが
できるので、初期設定制御回路を設計し直すことなく、
複数回のプロセッサ置換に対応することができる。この
ように本発明によれば、置換するプロセッサ間でアーキ
テクチャが異なる場合にも、経済的、効率的、かつ、効
果的にリセット動作を実行することができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の原理ブロック図

【図２】本発明を適用したシステム構成図

【図３】本発明の動作原理を説明するメモリマップ図

【図４】本発明の第１の実施例を説明するブロック図

【図５】本発明の第１の実施例を説明するタイミング
図

【図６】本発明の第２の実施例を説明するブロック図

【図７】図４の初期設定制御回路に対応する詳細回路
図

【図８】図７の回路の動作を説明するタイミング図

【図９】本発明の初期設定制御回路の動作を説明する
フローチャート

【図１０】図６の初期設定制御回路に対応する詳細回
路図

【図１１】プロセッサ置換前のシステムを示す図

【図１２】プロセッサ置換後のシステムを示す図

【符号の説明】

１０ＭＰＵ２０制御回路３０主記憶制御回路４０主記憶５０外部バスインターフェース制御回路８０変換回路９０初期設定制御回路１Ａ要求検出回路２Ａ，２Ｂアクセスカウンタ３Ａ，３Ｂ応答回路４Ａ要求抑止回路５Ｂ定数設定回路ＦＦ１〜ＦＦ４フリップフロップ１〜４ＣＮＴＲカウンタ３ａ，３ｆデコーダ１ａ，４ａインバータ１ｂ，３１，３２ノア回路３ｄ，４ｂ，３ｐオア回路３ｂ，３ｃ，３ｇ，３ｈアンド回路３３，３４バッファ３５，３ｅ，３ｑトライステートバッファ

Claims

【特許請求の範囲】

【請求項１】メモリ要求信号に基づいてデータを読み
出してデータバスへ出力するメモリ装置を備え、リセッ
ト信号が入力されたとき前記メモリ装置に格納された初
期設定プログラムを実行するプロセッサシステムにおい
て、前記リセット信号に基づいてプロセッサが出力する前記
メモリ要求信号を検出する検出手段と、該検出手段の検出に基づいて、初期設定プログラムを起
動するための情報を発生して前記データバスへ出力する
発生手段とを設けることを特徴とするプロセッサの初期
設定制御装置。
【請求項２】前記初期設定プログラムを起動するため
の情報は、メモリ装置における初期設定プログラムの動
作開始位置を示すデータ又はその動作開始位置へ分岐す
る命令を示すデータのいずれかであることを特徴とする
請求項１に記載のプロセッサの初期設定制御装置。
【請求項３】該発生手段は、該検出手段によるメモリ要求信号検出の回数をカウント
する計数手段と、予め定めたデータパターンを有し、該計数手段のカウン
ト値に応じてそのデータパターンを選択する選択手段と
を設け、選択されたデータパターンを前記データバスへ出力する
ことを特徴とする請求項１に記載のプロセッサの初期設
定制御装置。
【請求項４】該検出手段は該計数手段のカウント値に
応じて前記メモリ要求信号の検出を停止することを特徴
とする請求項３に記載のプロセッサの初期設定制御装
置。
【請求項５】該計数手段は第１の定数を保持する第１
の保持手段を設け、前記リセット信号に基づいて第１の
定数をカウントの初期値として設定することを特徴とす
る請求項３に記載のプロセッサの初期設定制御装置。
【請求項６】該計数手段は、さらに、第２の定数を保
持する第２の保持手段を設け、第２の定数をカウントの
最大値とすることを特徴とする請求項３に記載のプロセ
ッサの初期設定制御装置。
【請求項７】該初期設定制御装置は、さらに、前記リ
セット信号に基づいてプロセッサが出力するメモリ要求
信号を前記メモリ装置を含む周辺装置へ出力することを
禁止する禁止手段を設けることを特徴とする請求項３に
記載のプロセッサの初期設定制御装置。
【請求項８】該禁止手段は該計数手段のカウント値に
応じて、前記メモリ要求信号を前記周辺装置へ出力する
ことを禁止することを特徴とする請求項７に記載のプロ
セッサの初期設定制御装置。