JPH11297860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11297860A JPH11297860A JP10079129A JP7912998A JPH11297860A JP H11297860 A JPH11297860 A JP H11297860A JP 10079129 A JP10079129 A JP 10079129A JP 7912998 A JP7912998 A JP 7912998A JP H11297860 A JPH11297860 A JP H11297860A
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 アナログのデータやディジタル多値データ
を、より高速に記憶ができるようにすることを目的とす
る。 【解決手段】 フローティングゲート１０３両端部にか
かるように、絶縁膜１０４の一部を構成している電荷注
入窓１０４ａ，１０４ｂを介して、ポリシリコンからな
る２つのプログラミング電極１１１ａ，１１１ｂを備え
る。
を、より高速に記憶ができるようにすることを目的とす
る。 【解決手段】 フローティングゲート１０３両端部にか
かるように、絶縁膜１０４の一部を構成している電荷注
入窓１０４ａ，１０４ｂを介して、ポリシリコンからな
る２つのプログラミング電極１１１ａ，１１１ｂを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書き込みや消去が可能なメモリセルを有する半導体記
憶装置に関する。
の書き込みや消去が可能なメモリセルを有する半導体記
憶装置に関する。
【０００２】
【従来の技術】従来の最も代表的な不揮発性の半導体記
憶装置（メモリ）として、２層多結晶シリコンを利用し
たスタック型フラッシュメモリがある。図６は、そのフ
ラッシュメモリのメモリセルを示す断面図である。この
メモリセルは、半導体基板６０１上にゲート絶縁膜６０
２を介してフローティングゲート６０３が配置され、そ
の上に分離絶縁膜６０４を介してコントロールゲート６
０５が配置され、半導体基板６０１のフローティングゲ
ート６０３両脇には、不純物が導入されたソース６０６
およびドレイン６０７が形成された構成となっている。
憶装置（メモリ）として、２層多結晶シリコンを利用し
たスタック型フラッシュメモリがある。図６は、そのフ
ラッシュメモリのメモリセルを示す断面図である。この
メモリセルは、半導体基板６０１上にゲート絶縁膜６０
２を介してフローティングゲート６０３が配置され、そ
の上に分離絶縁膜６０４を介してコントロールゲート６
０５が配置され、半導体基板６０１のフローティングゲ
ート６０３両脇には、不純物が導入されたソース６０６
およびドレイン６０７が形成された構成となっている。
【０００３】このメモリセルにおいて、例えば消去は、
図６（ａ）に示すように、コントロールゲート６０５を
接地し、ソース６０６に高電圧Ｖｐｐ（１２Ｖ程度）を
印加し、ソース６０６とフローティングゲート６０３間
のＦＮトンネル電流により、そのフローティングゲート
６０３より電子を引き抜くことでなされる。また、書き
込みは、図６（ｂ）に示すように、ホットエレクトロン
注入を用い、電子をフローティングゲート６０３に注入
することでなされる。なお、ここでは、フローティング
ゲートに電子を注入することを「書き込み」とする。
図６（ａ）に示すように、コントロールゲート６０５を
接地し、ソース６０６に高電圧Ｖｐｐ（１２Ｖ程度）を
印加し、ソース６０６とフローティングゲート６０３間
のＦＮトンネル電流により、そのフローティングゲート
６０３より電子を引き抜くことでなされる。また、書き
込みは、図６（ｂ）に示すように、ホットエレクトロン
注入を用い、電子をフローティングゲート６０３に注入
することでなされる。なお、ここでは、フローティング
ゲートに電子を注入することを「書き込み」とする。
【０００４】ここで、その消去の手順は、次に示す手順
（インテリジェント消去）が一般的である。まず、過消
去を防止するため、すべてのメモリセルに書き込みを行
う（フローティングゲートに電子を十分に注入する）。
次に、１０ミリ秒程度の基本パルスによる消去とその確
認のための読み出し（消去ベリファイ）を、すべてのメ
モリセルトランジスタのしきい値（Ｖｔｈ）の最大値が
所定の電圧（３Ｖ程度）以下になるまで繰り返す。ま
た、書き込みの手順は、同様であり、１０μ秒程度の基
本パルスによる書き込みとその確認のための読み出し
（基本パルスの印加）を、各メモリセルトランジスタの
しきい値の最小値が所定の電圧（７Ｖ程度）以上になる
まで繰り返す。
（インテリジェント消去）が一般的である。まず、過消
去を防止するため、すべてのメモリセルに書き込みを行
う（フローティングゲートに電子を十分に注入する）。
次に、１０ミリ秒程度の基本パルスによる消去とその確
認のための読み出し（消去ベリファイ）を、すべてのメ
モリセルトランジスタのしきい値（Ｖｔｈ）の最大値が
所定の電圧（３Ｖ程度）以下になるまで繰り返す。ま
た、書き込みの手順は、同様であり、１０μ秒程度の基
本パルスによる書き込みとその確認のための読み出し
（基本パルスの印加）を、各メモリセルトランジスタの
しきい値の最小値が所定の電圧（７Ｖ程度）以上になる
まで繰り返す。
【０００５】図７は、以上に示したインテリジェント消
去方法により、消去・書き込みされたメモリセルのしき
い値分布を示す特性図である。このしきい値は、膜厚や
ゲート長などのウエハ製造工程上のバラツキに起因した
メモリセル間のバラツキにより、一般に書き込みメモリ
セルの場合は６Ｖ以上に、消去メモリセルの場合は０．
５Ｖから３Ｖ程度の範囲内で広く分布している。ここ
で、上述したメモリセルの構成では、このようにしきい
値がばらつき、しきい値のバラツキを含めた所望の電圧
を取り出せるよう書き込みが困難なため、多値デジタル
及びアナログメモリの実現を困難にしている。
去方法により、消去・書き込みされたメモリセルのしき
い値分布を示す特性図である。このしきい値は、膜厚や
ゲート長などのウエハ製造工程上のバラツキに起因した
メモリセル間のバラツキにより、一般に書き込みメモリ
セルの場合は６Ｖ以上に、消去メモリセルの場合は０．
５Ｖから３Ｖ程度の範囲内で広く分布している。ここ
で、上述したメモリセルの構成では、このようにしきい
値がばらつき、しきい値のバラツキを含めた所望の電圧
を取り出せるよう書き込みが困難なため、多値デジタル
及びアナログメモリの実現を困難にしている。
【０００６】また、図８は、スプリットゲート型不揮発
性メモリの構成（メモリセルの構成）を示す断面図であ
る。このメモリセルは、半導体基板８０１上にゲート絶
縁膜８０２を介してフローティングゲート８０３が配置
され、その上に分離絶縁膜８０４を介してコントロール
ゲート８０５が配置されている。ここで、このメモリセ
ルの特徴は、フローティングゲート８０３脇のゲート絶
縁膜８０２上にまで、コントロールゲート８０５の一部
が延在して形成されていることである。そして、半導体
基板８０１の、ゲート絶縁膜８０２上のコントロールゲ
ート８０５脇には不純物が導入されたソース８０６が形
成され、フローティングゲート８０３脇には、不純物が
導入されたドレイン８０７が形成された構成となってい
る。
性メモリの構成（メモリセルの構成）を示す断面図であ
る。このメモリセルは、半導体基板８０１上にゲート絶
縁膜８０２を介してフローティングゲート８０３が配置
され、その上に分離絶縁膜８０４を介してコントロール
ゲート８０５が配置されている。ここで、このメモリセ
ルの特徴は、フローティングゲート８０３脇のゲート絶
縁膜８０２上にまで、コントロールゲート８０５の一部
が延在して形成されていることである。そして、半導体
基板８０１の、ゲート絶縁膜８０２上のコントロールゲ
ート８０５脇には不純物が導入されたソース８０６が形
成され、フローティングゲート８０３脇には、不純物が
導入されたドレイン８０７が形成された構成となってい
る。
【０００７】このように、このメモリセルでは、コント
ロールゲート８０５の延長部分が選択ゲートとして機能
するので、過消去によりトランジスタがデプレッション
化しても選択性が保てるようにしている。すなわち、フ
ローティングゲート８０４から電子を抜き取りすぎても
よいため、前述したように、最初に書き込みを行った
り、消去状態を逐次チェックするインテリジェント消去
のような動作が不要になる。また、しきい値の分布もよ
り低電圧側まで使用することができ、広い電圧範囲に値
を書き込むことができる。しかしながら、その他の点で
は、前述のスタック型のメモリと基本的な違いはなく、
アナログ値あるいはディジタル多値の書き込みが困難で
あるという点においては変わりがない。
ロールゲート８０５の延長部分が選択ゲートとして機能
するので、過消去によりトランジスタがデプレッション
化しても選択性が保てるようにしている。すなわち、フ
ローティングゲート８０４から電子を抜き取りすぎても
よいため、前述したように、最初に書き込みを行った
り、消去状態を逐次チェックするインテリジェント消去
のような動作が不要になる。また、しきい値の分布もよ
り低電圧側まで使用することができ、広い電圧範囲に値
を書き込むことができる。しかしながら、その他の点で
は、前述のスタック型のメモリと基本的な違いはなく、
アナログ値あるいはディジタル多値の書き込みが困難で
あるという点においては変わりがない。
【０００８】以上に示したメモリの構成に対して、アナ
ログ値あるいはディジタル多値の書き込みを実現する技
術として、ランプ電圧によるパルス書き込み方式や、参
照値とメモリ出力をコンパレータによりモニタしながら
書き込み制御する方法等が提唱されている。まず、ラン
プ電圧によるアナログ値書き込み方式の一例を以下に説
明する。この方式では、最初に初期化動作としてすべて
のメモリセルに書き込みを行う（フローティングゲート
に十分に電子を注入する）。次に、徐々にその出力電圧
の変化する高電圧源から、一定幅（例えば約１００μ
秒）のパルスにより、粗く電圧をサンプリングして目的
のメモリセルのドレインに電圧を印加する。
ログ値あるいはディジタル多値の書き込みを実現する技
術として、ランプ電圧によるパルス書き込み方式や、参
照値とメモリ出力をコンパレータによりモニタしながら
書き込み制御する方法等が提唱されている。まず、ラン
プ電圧によるアナログ値書き込み方式の一例を以下に説
明する。この方式では、最初に初期化動作としてすべて
のメモリセルに書き込みを行う（フローティングゲート
に十分に電子を注入する）。次に、徐々にその出力電圧
の変化する高電圧源から、一定幅（例えば約１００μ
秒）のパルスにより、粗く電圧をサンプリングして目的
のメモリセルのドレインに電圧を印加する。
【０００９】この時コントロールゲートは０Ｖに接地さ
れており、ＦＮ電流によりフローティングゲートから徐
々に電子が引き抜かれる。前述の一定幅のパルス分の時
間高電圧がメモリセルのドレインに印加された後、前述
の書き込み用高電圧は取り除かれ、読み出し動作に入
る。次に、コントロールゲートとドレインを読み出し電
圧（５Ｖ）に設定すると、ソース側にフローティングゲ
ートの残存電荷量に対応した電圧が現れ、これをソース
フォロワー回路で読み出し、コンパレータにより書き込
まれるべき設定電圧値と比較する。
れており、ＦＮ電流によりフローティングゲートから徐
々に電子が引き抜かれる。前述の一定幅のパルス分の時
間高電圧がメモリセルのドレインに印加された後、前述
の書き込み用高電圧は取り除かれ、読み出し動作に入
る。次に、コントロールゲートとドレインを読み出し電
圧（５Ｖ）に設定すると、ソース側にフローティングゲ
ートの残存電荷量に対応した電圧が現れ、これをソース
フォロワー回路で読み出し、コンパレータにより書き込
まれるべき設定電圧値と比較する。
【００１０】この時読み出した値が ”設定電圧値−
１．５Ｖ”より大きいと次のファイン書き込みシーケン
スへ移り、もし小さい場合は更に次の前記一定幅のパル
スにより一定量増加した粗い書き込み電圧がドレインに
印加され読み出し値が所定の値（例えば設定電圧値から
一定量低い電圧）になるまで繰り返す。電圧の増加量
は、ランプ電圧およびパルス数によって決定される。例
えば、ランプ電圧を１１−２１（Ｖ）、パルス数を４５
回とした場合、粗い書き込み電圧のステップは（２１−
１１）／４５≒０．２２（Ｖ）となる。
１．５Ｖ”より大きいと次のファイン書き込みシーケン
スへ移り、もし小さい場合は更に次の前記一定幅のパル
スにより一定量増加した粗い書き込み電圧がドレインに
印加され読み出し値が所定の値（例えば設定電圧値から
一定量低い電圧）になるまで繰り返す。電圧の増加量
は、ランプ電圧およびパルス数によって決定される。例
えば、ランプ電圧を１１−２１（Ｖ）、パルス数を４５
回とした場合、粗い書き込み電圧のステップは（２１−
１１）／４５≒０．２２（Ｖ）となる。
【００１１】次に、同様の方法で、前述した読み出し値
が所定の値に達した書き込み用高電圧値から、今度は電
圧変化の勾配をより細かく、メモリセルへ書き込み用の
高電圧を印可する時間をより短く設定して、読み出し値
が書き込み設定値に達するまで書き込み読み出しを繰り
返す。しかしながらこの方法ではアナログ値の書き込み
は可能となったが、書き込みに要する時間は、一回の書
き込みに書き込みに使用したパルス幅×パルス数分の時
間がかかり、例えば、１００μｓｅｃ×４５＋５０μｓ
ｅｃ×９０＝９．０ｍｓｅｃという長い時間が必要とな
る。
が所定の値に達した書き込み用高電圧値から、今度は電
圧変化の勾配をより細かく、メモリセルへ書き込み用の
高電圧を印可する時間をより短く設定して、読み出し値
が書き込み設定値に達するまで書き込み読み出しを繰り
返す。しかしながらこの方法ではアナログ値の書き込み
は可能となったが、書き込みに要する時間は、一回の書
き込みに書き込みに使用したパルス幅×パルス数分の時
間がかかり、例えば、１００μｓｅｃ×４５＋５０μｓ
ｅｃ×９０＝９．０ｍｓｅｃという長い時間が必要とな
る。
【００１２】次に、参照値とメモリ出力をコンパレータ
によりモニタしながら書き込み制御する技術について説
明する。この技術では、図９に示すようにメモリセル
（回路）を構成し、 まず、初期化動作としてすべての
メモリセルに”０”書き込みを行う。次に参照電圧とし
て書き込み設定値をコンパレータ９０１に設定する。次
のステップで、フローティングゲート９０２にＶｐｐを
印可して電子を引き抜く。この時のフローティングゲー
ト９０２の電圧を、電極９０２ａ，９０２ｂなどによ
り、常時ソースフォロワー動作によってモニタし、この
メモリセルの出力値が書き込み設定値に到達したとき
に、コンパレータ９０１の出力によりトランジスタ９０
３がオンすることで書き込み動作を終了する。
によりモニタしながら書き込み制御する技術について説
明する。この技術では、図９に示すようにメモリセル
（回路）を構成し、 まず、初期化動作としてすべての
メモリセルに”０”書き込みを行う。次に参照電圧とし
て書き込み設定値をコンパレータ９０１に設定する。次
のステップで、フローティングゲート９０２にＶｐｐを
印可して電子を引き抜く。この時のフローティングゲー
ト９０２の電圧を、電極９０２ａ，９０２ｂなどによ
り、常時ソースフォロワー動作によってモニタし、この
メモリセルの出力値が書き込み設定値に到達したとき
に、コンパレータ９０１の出力によりトランジスタ９０
３がオンすることで書き込み動作を終了する。
【００１３】この場合、書き込みと読み出しを交互に繰
り返す必要が無くなるので、一回の書き込み時間は、Ｆ
Ｎ電流量に依存するが、約１ｍｓｅｃと短縮できる。し
かしながら、依然として書き込み前の初期化動作として
全てのメモリセルのリセットが必要である。また、ソー
スフォロワー動作により書き込み値をモニタし、その値
をコンパレータによるフィードバック機構により設定値
の書き込みをコントロールしているため、周辺制御回路
が必要になり、また、回路設計も難しくなり、チップサ
イズの増大にもつながる。そして、上記の方法はいずれ
の場合も、書き込んだ値を何らかの方法でモニタし、フ
ローティングゲート電圧が書き込みたい設定値に達した
とき、プログラミング電圧を切って書き込みを終了する
というものであり、書き込み時間の増大や周辺回路の増
加等の問題があった。
り返す必要が無くなるので、一回の書き込み時間は、Ｆ
Ｎ電流量に依存するが、約１ｍｓｅｃと短縮できる。し
かしながら、依然として書き込み前の初期化動作として
全てのメモリセルのリセットが必要である。また、ソー
スフォロワー動作により書き込み値をモニタし、その値
をコンパレータによるフィードバック機構により設定値
の書き込みをコントロールしているため、周辺制御回路
が必要になり、また、回路設計も難しくなり、チップサ
イズの増大にもつながる。そして、上記の方法はいずれ
の場合も、書き込んだ値を何らかの方法でモニタし、フ
ローティングゲート電圧が書き込みたい設定値に達した
とき、プログラミング電圧を切って書き込みを終了する
というものであり、書き込み時間の増大や周辺回路の増
加等の問題があった。
【００１４】
【発明が解決しようとする課題】以上示したように、従
来の技術では、アナログ値あるいはディジタル多値の書
き込みが困難であったり、また、アナログ値もしくはデ
ィジタル多値記録を行おうとすると、いずれの場合にお
いても初期化作業が必要であり、メモリ容量が８ＭＢ程
度のフラッシュメモリの場合、その初期化の動作のため
に通常１秒以上も必要となっていた。なお、消去時間の
短縮のため、消去時に比較的高電圧を印可できるよう、
図１０に示すように、専用の第三のゲート１００１を設
けた構造を有するものがある。
来の技術では、アナログ値あるいはディジタル多値の書
き込みが困難であったり、また、アナログ値もしくはデ
ィジタル多値記録を行おうとすると、いずれの場合にお
いても初期化作業が必要であり、メモリ容量が８ＭＢ程
度のフラッシュメモリの場合、その初期化の動作のため
に通常１秒以上も必要となっていた。なお、消去時間の
短縮のため、消去時に比較的高電圧を印可できるよう、
図１０に示すように、専用の第三のゲート１００１を設
けた構造を有するものがある。
【００１５】この発明は、以上のような問題点を解消す
るためになされたものであり、アナログのデータやディ
ジタル多値データを、より高速に記憶ができるようにす
ることを目的とする。
るためになされたものであり、アナログのデータやディ
ジタル多値データを、より高速に記憶ができるようにす
ることを目的とする。
【００１６】
【課題を解決するための手段】この発明の半導体記憶装
置は、フローティングゲートのメモリセルを構成するチ
ャネル領域以外の領域においてフローティングゲートに
第１の絶縁膜を介して配置された第１の電極と、フロー
ティングゲートのメモリセルを構成するチャネル領域以
外の領域においてフローティングゲートに第２の絶縁膜
を介して配置された第２の電極とを備え、第１および第
２の電極に所定の電圧を印加したときに、第１および第
２の絶縁膜にトンネル電流が流れるようにした。このよ
うに構成したので、例えば、第１および第２の絶縁膜に
トンネル電流が流れ出す正の電圧と負の電圧とを、第１
および第２の電極にそれぞれ所定時間印加すると、フロ
ーティングゲートの電位が、正の電圧と負の電圧の中間
電位となる。
置は、フローティングゲートのメモリセルを構成するチ
ャネル領域以外の領域においてフローティングゲートに
第１の絶縁膜を介して配置された第１の電極と、フロー
ティングゲートのメモリセルを構成するチャネル領域以
外の領域においてフローティングゲートに第２の絶縁膜
を介して配置された第２の電極とを備え、第１および第
２の電極に所定の電圧を印加したときに、第１および第
２の絶縁膜にトンネル電流が流れるようにした。このよ
うに構成したので、例えば、第１および第２の絶縁膜に
トンネル電流が流れ出す正の電圧と負の電圧とを、第１
および第２の電極にそれぞれ所定時間印加すると、フロ
ーティングゲートの電位が、正の電圧と負の電圧の中間
電位となる。
【００１７】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置の構成を示す断面図および平面図で
ある。図１（ａ），（ｂ）はメモリセル部の断面を示
し、（ｃ）はその平面図である。はじめにこの半導体記
憶装置の構成に関して説明すると、まず、ｐ形の半導体
基板１０１上の、素子分離領域１０１ａで区画された領
域に、にゲート絶縁膜１０２を介して例えばポリシリコ
ンからなるフローティングゲート１０３が形成されてい
る。このフローティングゲート１０３は他と分離されて
形成されている。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置の構成を示す断面図および平面図で
ある。図１（ａ），（ｂ）はメモリセル部の断面を示
し、（ｃ）はその平面図である。はじめにこの半導体記
憶装置の構成に関して説明すると、まず、ｐ形の半導体
基板１０１上の、素子分離領域１０１ａで区画された領
域に、にゲート絶縁膜１０２を介して例えばポリシリコ
ンからなるフローティングゲート１０３が形成されてい
る。このフローティングゲート１０３は他と分離されて
形成されている。
【００１８】また、その上に分離絶縁膜１０４を介し
て、やはりポリシリコンからなるコントロールゲート１
０５が配置している。また、フローティングゲート１０
３のゲート長方向両脇の半導体基板１０１にはｎ形の不
純物が導入されたソース１０６，ドレイン１０７が形成
されている。また、コントロールゲート１０５を覆うよ
うに絶縁体からなる層間膜１０８が形成され、その上に
ビット線１０９が形成されている。また、そのビット線
１０９は、層間膜１０８に形成されたコンタクト１１０
を介してドレイン１０７に接続している。そして、この
実施の形態では、図１（ｂ），（ｃ）に示すように、フ
ローティングゲート１０３両端部にかかるように、絶縁
膜１０４の一部を構成している電荷注入窓１０４ａ，１
０４ｂを介して、ポリシリコンからなる２つのプログラ
ミング電極１１１ａ，１１１ｂ（第１の電極，第２の電
極）を備えるようにした。
て、やはりポリシリコンからなるコントロールゲート１
０５が配置している。また、フローティングゲート１０
３のゲート長方向両脇の半導体基板１０１にはｎ形の不
純物が導入されたソース１０６，ドレイン１０７が形成
されている。また、コントロールゲート１０５を覆うよ
うに絶縁体からなる層間膜１０８が形成され、その上に
ビット線１０９が形成されている。また、そのビット線
１０９は、層間膜１０８に形成されたコンタクト１１０
を介してドレイン１０７に接続している。そして、この
実施の形態では、図１（ｂ），（ｃ）に示すように、フ
ローティングゲート１０３両端部にかかるように、絶縁
膜１０４の一部を構成している電荷注入窓１０４ａ，１
０４ｂを介して、ポリシリコンからなる２つのプログラ
ミング電極１１１ａ，１１１ｂ（第１の電極，第２の電
極）を備えるようにした。
【００１９】このプログラミング電極１１１ａ，１１１
ｂは、フローティングゲート１０３両端部において、フ
ローティングゲート１０３とコントロールゲート１０５
との間に、それらと絶縁分離されて配置されている。ま
た、プログラミング電極１１１ａ，１１１ｂは、素子分
離領域１０１ａ端部においてフローティングゲート１０
３両端部にかかるように配置している。そして、このプ
ログラミング電極１１１ａ，１１１ｂに所定の値以上の
電圧を印加すると、プログラミング電極１１１ａ，１１
１ｂとフローティングゲート１０３との間で、電荷注入
窓１０４ａ，１０４ｂを介してトンネル電流が流れるこ
とになる。ここで、その電荷注入窓１０４ａ，１０４ｂ
は、例えばフローティングゲート１０３を構成するシリ
コンの熱酸化（ドライ酸化法）により形成された膜厚１
０ｎｍ程度の酸化膜から構成するようにすればよい。
ｂは、フローティングゲート１０３両端部において、フ
ローティングゲート１０３とコントロールゲート１０５
との間に、それらと絶縁分離されて配置されている。ま
た、プログラミング電極１１１ａ，１１１ｂは、素子分
離領域１０１ａ端部においてフローティングゲート１０
３両端部にかかるように配置している。そして、このプ
ログラミング電極１１１ａ，１１１ｂに所定の値以上の
電圧を印加すると、プログラミング電極１１１ａ，１１
１ｂとフローティングゲート１０３との間で、電荷注入
窓１０４ａ，１０４ｂを介してトンネル電流が流れるこ
とになる。ここで、その電荷注入窓１０４ａ，１０４ｂ
は、例えばフローティングゲート１０３を構成するシリ
コンの熱酸化（ドライ酸化法）により形成された膜厚１
０ｎｍ程度の酸化膜から構成するようにすればよい。
【００２０】次に、この半導体記憶装置のメモリセルに
おける動作について、図２のタイミングチャートを用い
て説明する。なお以下では、フローティングゲート１０
３とコントロールゲート１０５との間の容量をＣ１、フ
ローティングゲート１０３と接地間の容量およびフロー
ティングゲート１０３とプログラミング電極１１１ａ，
１１１ｂとの間の容量の合計をＣ２、書き込み設定値を
Ｖｉ、コントロールゲート１０５に印加する電位をＶ
ｃ、フローティングゲート１０３の電位をＶｆ、フロー
ティングゲート１０３の初期電位をＶ0 とする。
おける動作について、図２のタイミングチャートを用い
て説明する。なお以下では、フローティングゲート１０
３とコントロールゲート１０５との間の容量をＣ１、フ
ローティングゲート１０３と接地間の容量およびフロー
ティングゲート１０３とプログラミング電極１１１ａ，
１１１ｂとの間の容量の合計をＣ２、書き込み設定値を
Ｖｉ、コントロールゲート１０５に印加する電位をＶ
ｃ、フローティングゲート１０３の電位をＶｆ、フロー
ティングゲート１０３の初期電位をＶ0 とする。
【００２１】まず、初期状態においてＶｆ＝−Ｖ0
（ｖ）、Ｖｃが０（ｖ）の場合を考える。この状態か
ら、コントロールゲート１０５の電位を設定値Ｖｉ（Ｖ
ｃ＝Ｖｉ）とすると、Ｖｆは以下の（１）式で示され
る。 Ｖｆ＝Ｃ１／（ Ｃ１＋Ｃ２）×Ｖｉ−Ｖ0・・・・（１） 次に、時刻ｔ１において、電荷注入窓１０４ａ，１０４
ｂにトンネル電流が流れ出す高電圧ＶPP+ とＶPP- （プ
ログラミング電圧）を、プログラミング電極１１１ａ，
１１１ｂにそれぞれ印加する。このことにより、フロー
ティングゲート１０３の電位Ｖｆは徐々にＶPP+ とＶ
PP- の中間電位、すなわち０点電位に近づく。そして、
そのＶPP+ とＶPP- を所定時間（例えば１ｍｓ）印加す
ることで、時刻ｔ２において、フローティングゲート１
０３の電位Ｖｆを０Ｖとすることができる。
（ｖ）、Ｖｃが０（ｖ）の場合を考える。この状態か
ら、コントロールゲート１０５の電位を設定値Ｖｉ（Ｖ
ｃ＝Ｖｉ）とすると、Ｖｆは以下の（１）式で示され
る。 Ｖｆ＝Ｃ１／（ Ｃ１＋Ｃ２）×Ｖｉ−Ｖ0・・・・（１） 次に、時刻ｔ１において、電荷注入窓１０４ａ，１０４
ｂにトンネル電流が流れ出す高電圧ＶPP+ とＶPP- （プ
ログラミング電圧）を、プログラミング電極１１１ａ，
１１１ｂにそれぞれ印加する。このことにより、フロー
ティングゲート１０３の電位Ｖｆは徐々にＶPP+ とＶ
PP- の中間電位、すなわち０点電位に近づく。そして、
そのＶPP+ とＶPP- を所定時間（例えば１ｍｓ）印加す
ることで、時刻ｔ２において、フローティングゲート１
０３の電位Ｖｆを０Ｖとすることができる。
【００２２】次に、その時刻ｔ２において、プログラミ
ング電極１１１ａ，１１１ｂに印加する電圧を、電荷注
入窓１０４ａ，１０４ｂにトンネル電流が流れ出す電圧
以下とし、トンネル電流が流れるのを止める。そして、
時刻ｔ２においてＶcを０（ｖ）にすれば、フローティ
ングゲート１０３の電位Ｖｆの値は、以下の（２）式で
示されるものとなり、初期電位Ｖ0とは無関係に、アナ
ログ書き込み設定値Ｖｉが、フローティングゲート１０
３に記録されることになる。 Ｖｆ＝−Ｃ１／（Ｃ１＋Ｃ２）×Ｖｉ・・・・（２）
ング電極１１１ａ，１１１ｂに印加する電圧を、電荷注
入窓１０４ａ，１０４ｂにトンネル電流が流れ出す電圧
以下とし、トンネル電流が流れるのを止める。そして、
時刻ｔ２においてＶcを０（ｖ）にすれば、フローティ
ングゲート１０３の電位Ｖｆの値は、以下の（２）式で
示されるものとなり、初期電位Ｖ0とは無関係に、アナ
ログ書き込み設定値Ｖｉが、フローティングゲート１０
３に記録されることになる。 Ｖｆ＝−Ｃ１／（Ｃ１＋Ｃ２）×Ｖｉ・・・・（２）
【００２３】以上示したように、この実施の形態によれ
ば、まず、コントロールゲート１０５に所望の値の書き
込み電圧を印加した状態で、２つのプログラミング電極
１１１ａ，１１１ｂに所定の電圧を印加する。そして、
フローティングゲート１０３の電位が０点電位となった
ところで、プログラミング電極１１１ａ，１１１ｂへの
電圧の印加を停止する。そして、コントロールゲート１
０５への電圧の印加を停止すれば、フローティングゲー
ト１０３がどのようなの初期状態であっても、所望の値
の書き込み電圧がフローティングゲート１０３に書き込
まれた状態となる。
ば、まず、コントロールゲート１０５に所望の値の書き
込み電圧を印加した状態で、２つのプログラミング電極
１１１ａ，１１１ｂに所定の電圧を印加する。そして、
フローティングゲート１０３の電位が０点電位となった
ところで、プログラミング電極１１１ａ，１１１ｂへの
電圧の印加を停止する。そして、コントロールゲート１
０５への電圧の印加を停止すれば、フローティングゲー
ト１０３がどのようなの初期状態であっても、所望の値
の書き込み電圧がフローティングゲート１０３に書き込
まれた状態となる。
【００２４】そして、たとえば、時刻ｔ３からｔ４の時
間において、コントロールゲート１０５に読み出し電圧
Ｖｒ（たとえば５Ｖ）を印加すれば、以下の（３）式で
示すように、フローティングゲート１０３の電位Ｖｆ
を、書き込み設定値Ｖｉに対応したアナログ電圧として
読み出すことができる。 Ｖｆ＝Ｃ１／（Ｃ１＋Ｃ２）×（Ｖｒ−Ｖｉ）・・・・（３） これは、たとえばソースフォロワー回路を用いることに
より、フローティングゲート１０３の電位に対応した電
流値として読み出すようにすればよい。
間において、コントロールゲート１０５に読み出し電圧
Ｖｒ（たとえば５Ｖ）を印加すれば、以下の（３）式で
示すように、フローティングゲート１０３の電位Ｖｆ
を、書き込み設定値Ｖｉに対応したアナログ電圧として
読み出すことができる。 Ｖｆ＝Ｃ１／（Ｃ１＋Ｃ２）×（Ｖｒ−Ｖｉ）・・・・（３） これは、たとえばソースフォロワー回路を用いることに
より、フローティングゲート１０３の電位に対応した電
流値として読み出すようにすればよい。
【００２５】なお、２つの独立したプログラミング電極
１１１ａ，１１１ｂに印可する電圧は、絶対値が同じで
符号が異なるＶpp+とＶpp-の組み合わせだけではない。
符号が同じで絶対値が異なる電圧や、符号も絶対値も異
なる電圧の組み合わせでもよい。すなわち、電荷注入窓
１０４ａ，１０４ｂを介してトンネル電流が流れるのに
十分な電位差があればよい。これにより、フローティン
グゲート１０３の平衡電位を任意の値に設定できる、設
計の自由度が広がる。すなわち、フローティングゲート
の中点電位を０Ｖ以外に設定する事ができるため、オフ
セットをつけて設定値（Ｖｉ）を記録することも可能と
なる。また、上述では、２つのプログラミング電極電極
の一部が、フローティングゲート上に配置されるように
したが、これに限るものではなく、２つのプログラミン
グ電極電極の一部が、フローティングゲート下に配置さ
れるようにしてもよい。
１１１ａ，１１１ｂに印可する電圧は、絶対値が同じで
符号が異なるＶpp+とＶpp-の組み合わせだけではない。
符号が同じで絶対値が異なる電圧や、符号も絶対値も異
なる電圧の組み合わせでもよい。すなわち、電荷注入窓
１０４ａ，１０４ｂを介してトンネル電流が流れるのに
十分な電位差があればよい。これにより、フローティン
グゲート１０３の平衡電位を任意の値に設定できる、設
計の自由度が広がる。すなわち、フローティングゲート
の中点電位を０Ｖ以外に設定する事ができるため、オフ
セットをつけて設定値（Ｖｉ）を記録することも可能と
なる。また、上述では、２つのプログラミング電極電極
の一部が、フローティングゲート上に配置されるように
したが、これに限るものではなく、２つのプログラミン
グ電極電極の一部が、フローティングゲート下に配置さ
れるようにしてもよい。
【００２６】ところで、フローティングゲート１０３お
よびプログラミング電極１１１ａ，１１１ｂを、不純物
をドープしたポリシリコンで形成する場合、次のことを
考慮した方がよい。ポリシリコンの表面状態（絶縁膜と
の界面における状態）がトンネル電流特性に関係するこ
とが一般に知られている。すなわち、多結晶シリコン表
面のアスペリティと呼ばれる突起の密度が多くなると、
単位時間のトンネル電流量が多くなる。ここで、ポリシ
リコン表面のアスペリティ密度はプロセス条件により制
御可能であるが、裏面のアスペリティ密度の制御は困難
である。そこで、図３に示すように構成することで、ト
ンネル電流特性をそろえることができる。
よびプログラミング電極１１１ａ，１１１ｂを、不純物
をドープしたポリシリコンで形成する場合、次のことを
考慮した方がよい。ポリシリコンの表面状態（絶縁膜と
の界面における状態）がトンネル電流特性に関係するこ
とが一般に知られている。すなわち、多結晶シリコン表
面のアスペリティと呼ばれる突起の密度が多くなると、
単位時間のトンネル電流量が多くなる。ここで、ポリシ
リコン表面のアスペリティ密度はプロセス条件により制
御可能であるが、裏面のアスペリティ密度の制御は困難
である。そこで、図３に示すように構成することで、ト
ンネル電流特性をそろえることができる。
【００２７】この半導体記憶装置の構成に関して説明す
ると、まず、ｐ形の半導体基板３０１上の、素子分離領
域３０１ａで区画された領域に、にゲート絶縁膜３０２
を介して例えばポリシリコンからなるフローティングゲ
ート３０３が形成されている。このフローティングゲー
ト３０３は他と分離されて形成されている。また、その
上に分離絶縁膜３０４を介して、やはりポリシリコンか
ら構成されたコントロールゲート３０５が配置してい
る。また、フローティングゲート３０３のゲート長方向
両脇の半導体基板３０１には、図示していないが、ｎ形
の不純物が導入されたソースドレインが形成されてい
る。また、コントロールゲート３０５を覆うように絶縁
体からなる層間膜３０８が形成され、その上にビット線
３０９が形成されている。また、そのビット線３０９
は、やはり図示していないが、層間膜３０８に形成され
たコンタクトを介してドレインに接続している。
ると、まず、ｐ形の半導体基板３０１上の、素子分離領
域３０１ａで区画された領域に、にゲート絶縁膜３０２
を介して例えばポリシリコンからなるフローティングゲ
ート３０３が形成されている。このフローティングゲー
ト３０３は他と分離されて形成されている。また、その
上に分離絶縁膜３０４を介して、やはりポリシリコンか
ら構成されたコントロールゲート３０５が配置してい
る。また、フローティングゲート３０３のゲート長方向
両脇の半導体基板３０１には、図示していないが、ｎ形
の不純物が導入されたソースドレインが形成されてい
る。また、コントロールゲート３０５を覆うように絶縁
体からなる層間膜３０８が形成され、その上にビット線
３０９が形成されている。また、そのビット線３０９
は、やはり図示していないが、層間膜３０８に形成され
たコンタクトを介してドレインに接続している。
【００２８】そして、この図３の構成では、フローティ
ングゲート３０３の一端において、まず、電荷注入窓３
２４ａを介して、プログラミング電極３１１ａの一部が
フローティングゲート３０３端部下に入り込むように配
置する。また、フローティングゲート３０３の他端にお
いて、電荷注入窓３０４ｂを介して、プログラミング電
極３１１ｂの一部がフローティングゲート３０３端部上
に被さるように配置するようにした。そして、このプロ
グラミング電極３１１ａ，３１１ｂに所定の値以上の電
圧を印加すると、プログラミング電極３１１ａ，３１１
ｂとフローティングゲート３０３との間で、電荷注入窓
３２４ａ，３０４ｂを介してトンネル電流が流れること
になる。ここで、その電荷注入窓３２４ａ，３０４ｂ
は、例えばフローティングゲート３０３を構成するシリ
コンの熱酸化（ドライ酸化法）により形成された膜厚１
０ｎｍ程度の酸化膜から構成するようにすればよい。
ングゲート３０３の一端において、まず、電荷注入窓３
２４ａを介して、プログラミング電極３１１ａの一部が
フローティングゲート３０３端部下に入り込むように配
置する。また、フローティングゲート３０３の他端にお
いて、電荷注入窓３０４ｂを介して、プログラミング電
極３１１ｂの一部がフローティングゲート３０３端部上
に被さるように配置するようにした。そして、このプロ
グラミング電極３１１ａ，３１１ｂに所定の値以上の電
圧を印加すると、プログラミング電極３１１ａ，３１１
ｂとフローティングゲート３０３との間で、電荷注入窓
３２４ａ，３０４ｂを介してトンネル電流が流れること
になる。ここで、その電荷注入窓３２４ａ，３０４ｂ
は、例えばフローティングゲート３０３を構成するシリ
コンの熱酸化（ドライ酸化法）により形成された膜厚１
０ｎｍ程度の酸化膜から構成するようにすればよい。
【００２９】このように構成することで、まず、プログ
ラミング電極３１１ａと電荷注入窓３２４ａと界面で
は、プログラミング電極３１１ａの上面となっているた
め、ポリシリコンから構成されたプログラミング電極３
１１ａ表面のアスペリティ密度を制御した状態で形成で
きる。また、電荷注入窓３０４ｂは、フローティングゲ
ート３０３上に形成されているので、この界面において
も、ポリシリコンから構成されたフローティングゲート
３０３表面のアスペリティ密度を制御した状態で形成で
きる。したがって、プログラミング電極３１１ａ→電荷
注入窓３２４ａ→フローティングゲート３０３と移動す
る電子の量と、フローティングゲート３０３→電荷注入
窓３０４ｂ→プログラミング電極３１１ｂと移動する電
子の量とをそろえることが可能となる。
ラミング電極３１１ａと電荷注入窓３２４ａと界面で
は、プログラミング電極３１１ａの上面となっているた
め、ポリシリコンから構成されたプログラミング電極３
１１ａ表面のアスペリティ密度を制御した状態で形成で
きる。また、電荷注入窓３０４ｂは、フローティングゲ
ート３０３上に形成されているので、この界面において
も、ポリシリコンから構成されたフローティングゲート
３０３表面のアスペリティ密度を制御した状態で形成で
きる。したがって、プログラミング電極３１１ａ→電荷
注入窓３２４ａ→フローティングゲート３０３と移動す
る電子の量と、フローティングゲート３０３→電荷注入
窓３０４ｂ→プログラミング電極３１１ｂと移動する電
子の量とをそろえることが可能となる。
【００３０】ところで、図１に示した構成においては、
プログラミング電極１１１ａ，１１１ｂに同時にプログ
ラミング電圧を印加するようにしたが、これに限るもの
ではない。プログラミング電極１１１ａとプログラミン
グ電極１１１ｂとに交互にプログラミング電圧を印加す
れば、フローティングゲート１０３に流れる貫通電流を
発生させずにすみ、プログラミング時の書き込み電力を
抑制できる。この貫通電流を発生させない方法に関して
以下に説明する。通常、上述した電荷注入窓１０４ａ，
１０４ｂをトンネル電流が流れ始めるしきい値は約８Ｖ
程度であるが、ここで、プログラミング電極１１１ａ，
１１１ｂに印加する電圧Ｖppをトンネルウィンドウのし
きい値より約２Ｖ程度低くしておいて、プログラミング
時の定常状態ではトンネル電流が流れないようにしてお
く。すなわち、例えば、プログラミング電極１１１ａに
は＋６Ｖを印加しておき、プログラミング電極１１１ｂ
には−６Ｖを印加しておく。
プログラミング電極１１１ａ，１１１ｂに同時にプログ
ラミング電圧を印加するようにしたが、これに限るもの
ではない。プログラミング電極１１１ａとプログラミン
グ電極１１１ｂとに交互にプログラミング電圧を印加す
れば、フローティングゲート１０３に流れる貫通電流を
発生させずにすみ、プログラミング時の書き込み電力を
抑制できる。この貫通電流を発生させない方法に関して
以下に説明する。通常、上述した電荷注入窓１０４ａ，
１０４ｂをトンネル電流が流れ始めるしきい値は約８Ｖ
程度であるが、ここで、プログラミング電極１１１ａ，
１１１ｂに印加する電圧Ｖppをトンネルウィンドウのし
きい値より約２Ｖ程度低くしておいて、プログラミング
時の定常状態ではトンネル電流が流れないようにしてお
く。すなわち、例えば、プログラミング電極１１１ａに
は＋６Ｖを印加しておき、プログラミング電極１１１ｂ
には−６Ｖを印加しておく。
【００３１】この状態で、書き込み設定電圧（Ｖｉ）に
加えて交流バイアス電圧（例えば１００ｋＨｚ／５
Ｖpp）を、コントロールゲート１０５に印加する。この
ように交流バイアス電圧を加えて印加すると、その交流
バイアス電圧がある電位以下になったとき、プログラミ
ング電極１１１ａの電荷注入窓１０４ａにおいてのみト
ンネル電流が流れ始める。また交流電圧がある電位以上
になったとき、プログラミング電極１１１ｂの電荷注入
窓１０４ｂにおいてのみトンネル電流が流れ始める。し
たがって、両方の電荷注入窓１０４ａ，１０４ｂ同時に
トンネル電流が流れることがないので、前述した貫通電
流を流すことなく、フローティングゲート１０３をＶ
pp+ とＶpp- の中間電位に設定することができる。
加えて交流バイアス電圧（例えば１００ｋＨｚ／５
Ｖpp）を、コントロールゲート１０５に印加する。この
ように交流バイアス電圧を加えて印加すると、その交流
バイアス電圧がある電位以下になったとき、プログラミ
ング電極１１１ａの電荷注入窓１０４ａにおいてのみト
ンネル電流が流れ始める。また交流電圧がある電位以上
になったとき、プログラミング電極１１１ｂの電荷注入
窓１０４ｂにおいてのみトンネル電流が流れ始める。し
たがって、両方の電荷注入窓１０４ａ，１０４ｂ同時に
トンネル電流が流れることがないので、前述した貫通電
流を流すことなく、フローティングゲート１０３をＶ
pp+ とＶpp- の中間電位に設定することができる。
【００３２】また、コントロールゲート１０５に交流電
圧を加えて印加する代わりに、２つのプログラミング電
極１１１ａ，１１１ｂに、同位相の交流電圧をかけても
同様の結果が得られる。すなわち、まず、上述と同様
に、例えば、プログラミング電極１１１ａには＋６Ｖを
印加しておき、プログラミング電極１１１ｂには−６Ｖ
を印加しておく。そして、今度は、コントロールゲート
１０５に書き込み設定電圧（Ｖｉ）を印加する。この状
態でプログラミング電極１１１ａ，１１１ｂに、同位相
の交流バイアス電圧（１００ｋＨｚ／５Ｖpp）を加えた
電圧を印加すると、交流電圧がある電位以上になったと
き電荷注入窓１０４ａにだけトンネル電流が流れ始め
る。また交流電圧がある電位以下になったとき、電荷注
入窓１０４ｂにだけトンネル電流が流れ始める。したが
って、このようにしても、両方の電荷注入窓１０４ａ，
１０４ｂ同時に電流を流すことなくフローティングゲー
ト１０３を中間電位に設定することができる。
圧を加えて印加する代わりに、２つのプログラミング電
極１１１ａ，１１１ｂに、同位相の交流電圧をかけても
同様の結果が得られる。すなわち、まず、上述と同様
に、例えば、プログラミング電極１１１ａには＋６Ｖを
印加しておき、プログラミング電極１１１ｂには−６Ｖ
を印加しておく。そして、今度は、コントロールゲート
１０５に書き込み設定電圧（Ｖｉ）を印加する。この状
態でプログラミング電極１１１ａ，１１１ｂに、同位相
の交流バイアス電圧（１００ｋＨｚ／５Ｖpp）を加えた
電圧を印加すると、交流電圧がある電位以上になったと
き電荷注入窓１０４ａにだけトンネル電流が流れ始め
る。また交流電圧がある電位以下になったとき、電荷注
入窓１０４ｂにだけトンネル電流が流れ始める。したが
って、このようにしても、両方の電荷注入窓１０４ａ，
１０４ｂ同時に電流を流すことなくフローティングゲー
ト１０３を中間電位に設定することができる。
【００３３】ところで、図４（ａ）に示すように、図１
に示した構成のメモリセル４０１複数を配置し、加え
て、同様の構成のダミーセル４０２を用いることで、読
み出し動作時のしきい値電圧電圧降下を抑制できるよう
になる。すなわち、ダミーセル４０２の出力とＶpp電圧
発生回路の出力を、オペアンプ４０３に入力して加算出
力し、これをメモリセル４０１のプログラミング電極に
印加すると、メモリセル４０１のフローティングゲート
の平衡電位点をトランジスタのしきい値電圧(Ｖｔｈ)分
だけ上げることができる。すなわち、読み出し動作時の
しきい値電圧電圧降下に相当する値を、事前にメモリセ
ル４０１のフローティングゲートに加えることにより、
それをキャンセルすることができる。同様に、メモリセ
ル４０１のコントロールゲートにかける書き込み設定電
圧（Ｖｉ）を事前にトランジスタのしきい値電圧(Ｖｔ
ｈ)分だけ上げても同じ結果が得られる。また、それら
のことを、図４（ｂ）に示すように、ダミーセルでない
他の参照電圧をもとに、Ｖpp電圧にオフセットをかける
ことで実現するようにしてもよい。
に示した構成のメモリセル４０１複数を配置し、加え
て、同様の構成のダミーセル４０２を用いることで、読
み出し動作時のしきい値電圧電圧降下を抑制できるよう
になる。すなわち、ダミーセル４０２の出力とＶpp電圧
発生回路の出力を、オペアンプ４０３に入力して加算出
力し、これをメモリセル４０１のプログラミング電極に
印加すると、メモリセル４０１のフローティングゲート
の平衡電位点をトランジスタのしきい値電圧(Ｖｔｈ)分
だけ上げることができる。すなわち、読み出し動作時の
しきい値電圧電圧降下に相当する値を、事前にメモリセ
ル４０１のフローティングゲートに加えることにより、
それをキャンセルすることができる。同様に、メモリセ
ル４０１のコントロールゲートにかける書き込み設定電
圧（Ｖｉ）を事前にトランジスタのしきい値電圧(Ｖｔ
ｈ)分だけ上げても同じ結果が得られる。また、それら
のことを、図４（ｂ）に示すように、ダミーセルでない
他の参照電圧をもとに、Ｖpp電圧にオフセットをかける
ことで実現するようにしてもよい。
【００３４】ところで、この発明の他の実施の形態とし
て、図５の平面図に示すようにメモリセルを構成するよ
うにしてもよい。図５（ａ）では、シリコン基板５０１
上に、図示していないゲート絶縁膜を介してフローティ
ングゲート５０２が配置し、また、そのフローティング
ゲート５０２上に図示していない分離絶縁膜を介してコ
ントロールゲート５０３が配置している。また、シリコ
ン基板５０１の所定領域にはソース５０１ａおよびドレ
イン５０１ｂが形成されている。
て、図５の平面図に示すようにメモリセルを構成するよ
うにしてもよい。図５（ａ）では、シリコン基板５０１
上に、図示していないゲート絶縁膜を介してフローティ
ングゲート５０２が配置し、また、そのフローティング
ゲート５０２上に図示していない分離絶縁膜を介してコ
ントロールゲート５０３が配置している。また、シリコ
ン基板５０１の所定領域にはソース５０１ａおよびドレ
イン５０１ｂが形成されている。
【００３５】そして、図５（ａ）のメモリセルでは、ま
ず、フローティングゲート５０２をドレイン５０１ｂ側
にせり出した状態に形成し、このせり出した領域上に２
つのプログラミング電極５０４ａ，５０４ｂをその一部
が掛かるように配置した。そして、このメモリセルで
は、プログラミング電極５０４ａ，５０４ｂに所定の値
以上の電圧を印加すると、プログラミング電極５０４
ａ，５０４ｂとフローティングゲート５０２との間で、
電荷注入窓５０５ａ，５０５ｂを介してトンネル電流が
流れることになる。
ず、フローティングゲート５０２をドレイン５０１ｂ側
にせり出した状態に形成し、このせり出した領域上に２
つのプログラミング電極５０４ａ，５０４ｂをその一部
が掛かるように配置した。そして、このメモリセルで
は、プログラミング電極５０４ａ，５０４ｂに所定の値
以上の電圧を印加すると、プログラミング電極５０４
ａ，５０４ｂとフローティングゲート５０２との間で、
電荷注入窓５０５ａ，５０５ｂを介してトンネル電流が
流れることになる。
【００３６】また、図５（ｂ）では、シリコン基板５１
１上に、図示していないゲート絶縁膜を介してフローテ
ィングゲート５１２が配置し、また、そのフローティン
グゲート５１２上に図示していない分離絶縁膜を介して
コントロールゲート５１３が配置している。また、シリ
コン基板５１１の所定領域にはソース５１１ａおよびド
レイン５１１ｂが形成されている。そして、まず、この
図５（ｂ）のメモリセルでは、ソース５１１ａ，ドレイ
ン５１１ｂおよびフローティングゲート５１２およびコ
ントロールゲート５１３で構成されるトランジスタのゲ
ート長方向にたいして垂直方向に、フローティングゲー
ト５１２を延在させるようにした。
１上に、図示していないゲート絶縁膜を介してフローテ
ィングゲート５１２が配置し、また、そのフローティン
グゲート５１２上に図示していない分離絶縁膜を介して
コントロールゲート５１３が配置している。また、シリ
コン基板５１１の所定領域にはソース５１１ａおよびド
レイン５１１ｂが形成されている。そして、まず、この
図５（ｂ）のメモリセルでは、ソース５１１ａ，ドレイ
ン５１１ｂおよびフローティングゲート５１２およびコ
ントロールゲート５１３で構成されるトランジスタのゲ
ート長方向にたいして垂直方向に、フローティングゲー
ト５１２を延在させるようにした。
【００３７】加えて、この図５（ｂ）のメモリセルで
は、フローティングゲート５１２の延在した領域下のシ
リコン基板５１１に、図示していない絶縁膜を介し、不
純物領域５１４ａおよび不純物領域５１４ｂを配置する
ようにした。このように構成することで、不純物領域５
１４ａおよび不純物領域５１４ｂを前述したプログラミ
ング電極として用いるようにしたものである。このた
め、この図５（ｂ）のメモリセルでは、不純物領域５１
４ａ，５１４ｂに所定の値以上の電圧を印加すること
で、不純物領域５１４ａ，５１４ｂとフローティングゲ
ート５１２との間で、電荷注入窓５１５ａ，５１５ｂを
介してトンネル電流が流れることになる。なお、この場
合、不純物領域５１４ａ，５１４ｂはｎ形の不純物が導
入されて構成されているものである。
は、フローティングゲート５１２の延在した領域下のシ
リコン基板５１１に、図示していない絶縁膜を介し、不
純物領域５１４ａおよび不純物領域５１４ｂを配置する
ようにした。このように構成することで、不純物領域５
１４ａおよび不純物領域５１４ｂを前述したプログラミ
ング電極として用いるようにしたものである。このた
め、この図５（ｂ）のメモリセルでは、不純物領域５１
４ａ，５１４ｂに所定の値以上の電圧を印加すること
で、不純物領域５１４ａ，５１４ｂとフローティングゲ
ート５１２との間で、電荷注入窓５１５ａ，５１５ｂを
介してトンネル電流が流れることになる。なお、この場
合、不純物領域５１４ａ，５１４ｂはｎ形の不純物が導
入されて構成されているものである。
【００３８】
【発明の効果】以上説明したように、この発明では、フ
ローティングゲートのメモリセルを構成するチャネル領
域以外の領域においてフローティングゲートに第１の絶
縁膜を介して配置された第１の電極と、フローティング
ゲートのメモリセルを構成するチャネル領域以外の領域
においてフローティングゲートに第２の絶縁膜を介して
配置された第２の電極とを備え、第１および第２の電極
に所定の電圧を印加したときに、第１および第２の絶縁
膜にトンネル電流が流れるようにした。このように構成
したので、例えば、第１および第２の絶縁膜にトンネル
電流が流れ出す正の電圧と負の電圧とを、第１および第
２の電極にそれぞれ所定時間印加すると、フローティン
グゲートの電位が、正の電圧と負の電圧の中間電位とな
る。すなわち、コントロールゲートに所望の値の書き込
み電圧を印加した状態で、２つの第１および第２の電極
に上述した所定の電圧を印加する。そして、フローティ
ングゲートの電位が０点電位となったところで、第１お
よび第２の電極への電圧の印加を停止する。そして、コ
ントロールゲートへの電圧の印加を停止すれば、フロー
ティングゲートがどのような初期状態であっても、所望
のアナログ値の書き込み電圧がフローティングゲート書
き込まれた状態となる。この結果、この発明によれば、
安定して容易にアナログ値が書き込める上で、消去のた
めだけの動作や、書き込まれた値の確認動作を不要と
し、メモリセルがどのような初期状態であっても、書き
込みができるようになるため、アナログのデータやディ
ジタル多値データを、より高速に記憶ができるようにな
るという効果を有している。
ローティングゲートのメモリセルを構成するチャネル領
域以外の領域においてフローティングゲートに第１の絶
縁膜を介して配置された第１の電極と、フローティング
ゲートのメモリセルを構成するチャネル領域以外の領域
においてフローティングゲートに第２の絶縁膜を介して
配置された第２の電極とを備え、第１および第２の電極
に所定の電圧を印加したときに、第１および第２の絶縁
膜にトンネル電流が流れるようにした。このように構成
したので、例えば、第１および第２の絶縁膜にトンネル
電流が流れ出す正の電圧と負の電圧とを、第１および第
２の電極にそれぞれ所定時間印加すると、フローティン
グゲートの電位が、正の電圧と負の電圧の中間電位とな
る。すなわち、コントロールゲートに所望の値の書き込
み電圧を印加した状態で、２つの第１および第２の電極
に上述した所定の電圧を印加する。そして、フローティ
ングゲートの電位が０点電位となったところで、第１お
よび第２の電極への電圧の印加を停止する。そして、コ
ントロールゲートへの電圧の印加を停止すれば、フロー
ティングゲートがどのような初期状態であっても、所望
のアナログ値の書き込み電圧がフローティングゲート書
き込まれた状態となる。この結果、この発明によれば、
安定して容易にアナログ値が書き込める上で、消去のた
めだけの動作や、書き込まれた値の確認動作を不要と
し、メモリセルがどのような初期状態であっても、書き
込みができるようになるため、アナログのデータやディ
ジタル多値データを、より高速に記憶ができるようにな
るという効果を有している。
【図１】 この発明の実施の形態における半導体記憶装
置の構成を示す断面図および平面図である。
置の構成を示す断面図および平面図である。
【図２】 図１の半導体記憶装置のメモリセルにおける
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図３】 この発明の他の実施の形態における半導体記
憶装置の構成を示す断面図である。
憶装置の構成を示す断面図である。
【図４】 図１に示したメモリセルの配置例を示した回
路図である。
路図である。
【図５】 この発明の他の実施の形態における半導体記
憶装置の構成を示す平面図である。
憶装置の構成を示す平面図である。
【図６】 従来よりある半導体記憶装置の構成を示す平
面図である。
面図である。
【図７】 インテリジェント消去方法により、消去・書
き込みされたメモリセルのしきい値分布を示す特性図で
ある。
き込みされたメモリセルのしきい値分布を示す特性図で
ある。
【図８】 従来よりあるスプリットゲート型不揮発性メ
モリの構成（メモリセルの構成）を示す断面図である。
モリの構成（メモリセルの構成）を示す断面図である。
【図９】 参照値とメモリ出力をコンパレータによりモ
ニタしながら書き込み制御する技術を用いたメモリセル
の構成を示す回路図である。
ニタしながら書き込み制御する技術を用いたメモリセル
の構成を示す回路図である。
【図１０】 従来よりある半導体記憶装置の構成を示す
平面図である。
平面図である。
１０１…半導体基板、１０２…ゲート絶縁膜、１０３…
フローティングゲート、１０４…分離絶縁膜、１０４
ａ，１０４ｂ…電荷注入窓、１０５…コントロールゲー
ト、１０６…ソース、１０７…ドレイン、１０８…層間
膜、１０９…ビット線、１１０…コンタクト、１１１
ａ，１１１ｂ…プログラミング電極。
フローティングゲート、１０４…分離絶縁膜、１０４
ａ，１０４ｂ…電荷注入窓、１０５…コントロールゲー
ト、１０６…ソース、１０７…ドレイン、１０８…層間
膜、１０９…ビット線、１１０…コンタクト、１１１
ａ，１１１ｂ…プログラミング電極。
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して他
とは絶縁分離されて形成されたフローティングゲート
と、前記フローティングゲート上に絶縁分離膜を介して
形成されたコントロールゲートとを少なくとも備えたメ
モリセルを備え、 前記フローティングゲートの前記メモリセルを構成する
チャネル領域以外の領域において、前記フローティング
ゲートに第１の絶縁膜を介して配置された第１の電極
と、 前記フローティングゲートの前記メモリセルを構成する
チャネル領域以外の領域において、前記フローティング
ゲートに第２の絶縁膜を介して配置された第２の電極と
を備え、 前記第１および第２の電極に所定の電圧を印加したとき
に、前記第１および第２の絶縁膜にトンネル電流が流れ
ることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記第１および第２の電極は、少なくとも一部が前記フ
ローティングゲート上に配置されたことを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記第１および第２の電極は、少なくとも一部が前記フ
ローティングゲート下に配置されたことを特徴とする半
導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記第１の電極は、一部が前記フローティングゲート下
に配置され、 前記第２の電極は、一部が前記フローティングゲート上
に配置されたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、 前記第１もしくは第２の電極の少なくとも一方が、前記
半導体基板に形成された不純物領域で構成されているこ
とを特徴とする半導体記憶装置。 - 【請求項６】 請求項１〜５いずれか１項記載の半導体
記憶装置において、前記第１および第２の電極は、互い
に極性の異なり絶対値が等しい電圧が印加されることを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079129A JPH11297860A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
| US09/274,493 US6128223A (en) | 1998-03-26 | 1999-03-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079129A JPH11297860A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297860A true JPH11297860A (ja) | 1999-10-29 |
| JPH11297860A5 JPH11297860A5 (ja) | 2005-07-21 |
Family
ID=13681348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10079129A Pending JPH11297860A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6128223A (ja) |
| JP (1) | JPH11297860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
| JPWO2002071494A1 (ja) * | 2001-03-01 | 2004-07-02 | ヘイロ エルエスアイ デザインアンドディヴァイス テクノロジー インコーポレイテッド | キャリアトラップサイトへのホットホール注入による不揮発性メモリの消去方法 |
| JP2005347755A (ja) * | 2004-06-02 | 2005-12-15 | Macronix Internatl Co Ltd | メモリーデバイスを操作する方法およびメモリーデバイス |
| JP2006517325A (ja) * | 2003-01-21 | 2006-07-20 | ザイコー，インコーポレーテッド | フローティング・ゲート・アナログ電圧フィードバック回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110298B2 (en) * | 2004-07-20 | 2006-09-19 | Sandisk Corporation | Non-volatile system with program time control |
| US7327608B2 (en) * | 2006-03-28 | 2008-02-05 | Sandisk Corporation | Program time adjustment as function of program voltage for improved programming speed in programming method |
| US7330373B2 (en) * | 2006-03-28 | 2008-02-12 | Sandisk Corporation | Program time adjustment as function of program voltage for improved programming speed in memory system |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7835190B2 (en) * | 2008-08-12 | 2010-11-16 | Micron Technology, Inc. | Methods of erase verification for a flash memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105862A (ja) * | 1984-10-30 | 1986-05-23 | Toshiba Corp | 半導体装置 |
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
| US5414286A (en) * | 1992-03-19 | 1995-05-09 | Sharp Kabushiki Kaisha | Nonvolatile memory, method of fabricating the same, and method of reading information from the same |
| KR0147452B1 (ko) * | 1993-11-30 | 1998-08-01 | 사토 후미오 | 불휘발성 반도체기억장치 |
-
1998
- 1998-03-26 JP JP10079129A patent/JPH11297860A/ja active Pending
-
1999
- 1999-03-23 US US09/274,493 patent/US6128223A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
| JPWO2002071494A1 (ja) * | 2001-03-01 | 2004-07-02 | ヘイロ エルエスアイ デザインアンドディヴァイス テクノロジー インコーポレイテッド | キャリアトラップサイトへのホットホール注入による不揮発性メモリの消去方法 |
| JP2006517325A (ja) * | 2003-01-21 | 2006-07-20 | ザイコー，インコーポレーテッド | フローティング・ゲート・アナログ電圧フィードバック回路 |
| JP2005347755A (ja) * | 2004-06-02 | 2005-12-15 | Macronix Internatl Co Ltd | メモリーデバイスを操作する方法およびメモリーデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US6128223A (en) | 2000-10-03 |
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