JPH11297981A - 複合半導体装置及びそれを使った電力変換装置 - Google Patents
複合半導体装置及びそれを使った電力変換装置Info
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- JPH11297981A JPH11297981A JP10104348A JP10434898A JPH11297981A JP H11297981 A JPH11297981 A JP H11297981A JP 10104348 A JP10104348 A JP 10104348A JP 10434898 A JP10434898 A JP 10434898A JP H11297981 A JPH11297981 A JP H11297981A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
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- Thyristors (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】本発明はオン時の抵抗損失が小さく、安全動作
領域が広いＭＩＳゲート型半導体装置を提供することを
目的とする。 【解決手段】サイリスタ領域のｐベース層とエミッタ電
極間を適当な非線形素子を用いて接続する。 【効果】サイリスタをオンしやすくすると共に、安全動
作領域が広くできるため、半導体装置の低損失化または
大容量化が達成できる。
領域が広いＭＩＳゲート型半導体装置を提供することを
目的とする。 【解決手段】サイリスタ領域のｐベース層とエミッタ電
極間を適当な非線形素子を用いて接続する。 【効果】サイリスタをオンしやすくすると共に、安全動
作領域が広くできるため、半導体装置の低損失化または
大容量化が達成できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＩＳゲートでオ
ン，オフできるオン時の抵抗損失が小さく大電流化に適
した複合半導体装置において、特に低損失でかつ安全動
作領域の広い複合半導体装置及びそれを使った電力変換
装置に関する。
ン，オフできるオン時の抵抗損失が小さく大電流化に適
した複合半導体装置において、特に低損失でかつ安全動
作領域の広い複合半導体装置及びそれを使った電力変換
装置に関する。
【０００２】
【従来の技術】インバータ装置を始めとする電力変換器
の高性能化の要求から、高速，低損失，大容量の半導体
スイッチング素子の開発が望まれている。近年これに応
える半導体スイッチング素子として、ＭＩＳゲートでサ
イリスタを制御する素子(MIS制御サイリスタ）が注目さ
れている。ＭＩＳ制御サイリスタは、ＭＩＳゲートでバ
イポーラトランジスタを制御する素子であるＩＧＢＴ
（Insulated Gate BipolarTransistor）に比べ低いオン
電圧が実現できるため、オン時の抵抗損失が小さく高耐
圧化に適している。サイリスタと直列にMISFETを接続
し、このMISFETのオン・オフによりサイリスタの電流経
路を導通・遮断してスイッチングするＭＩＳ制御サイリ
スタは、直列接続されたMISFETの限流作用により、素子
を集積化し並列動作させた場合にも、一つの素子への電
流集中が起こりにくく大電流化に適している。また特に
オン状態にサイリスタのｐベース層がフローティング電
位となる構造の素子は、サイリスタがオンしやすくさら
に抵抗損失の低減が期待できる。このようなタイプの素
子は、例えば、アイ・エス・ピー・エス・ディー(1993
年)第７１頁〜第７６頁(Proceedings of 1993 Internat
ional Conference on PowerSemiconductor Device and
IC's, Tokyo, pp.71〜76.）において論じられている。
の高性能化の要求から、高速，低損失，大容量の半導体
スイッチング素子の開発が望まれている。近年これに応
える半導体スイッチング素子として、ＭＩＳゲートでサ
イリスタを制御する素子(MIS制御サイリスタ）が注目さ
れている。ＭＩＳ制御サイリスタは、ＭＩＳゲートでバ
イポーラトランジスタを制御する素子であるＩＧＢＴ
（Insulated Gate BipolarTransistor）に比べ低いオン
電圧が実現できるため、オン時の抵抗損失が小さく高耐
圧化に適している。サイリスタと直列にMISFETを接続
し、このMISFETのオン・オフによりサイリスタの電流経
路を導通・遮断してスイッチングするＭＩＳ制御サイリ
スタは、直列接続されたMISFETの限流作用により、素子
を集積化し並列動作させた場合にも、一つの素子への電
流集中が起こりにくく大電流化に適している。また特に
オン状態にサイリスタのｐベース層がフローティング電
位となる構造の素子は、サイリスタがオンしやすくさら
に抵抗損失の低減が期待できる。このようなタイプの素
子は、例えば、アイ・エス・ピー・エス・ディー(1993
年)第７１頁〜第７６頁(Proceedings of 1993 Internat
ional Conference on PowerSemiconductor Device and
IC's, Tokyo, pp.71〜76.）において論じられている。
【０００３】図３にその断面構造と等価回路を示す。こ
の半導体装置はｎ- 基板（ｎ- 層）１の裏面にｎ1 層２
及びｐ1+層３が形成されている。表面には絶縁膜４とゲ
ート電極５からなる絶縁ゲートＧが形成され、絶縁ゲー
トＧ下に達するようにｎ1+層６，ｎ2+層７が、主表面か
ら形成されている。ｎ6+層に接して不純物濃度の高いｐ
2+層８が主表面から形成され、ｎ1+層６を取り囲むよう
にｐ1 層９が設けられている。ｎ2+層７を取り囲むよう
に、ｐ2 層１１が設けられている。ｎ1+層６とｐ2+層８
に接触してエミッタ電極１２が設けられている。裏面に
はコレクタ電極１３がｐ1+層３に接触して設けられてい
る。ｐ2 層１１とエミッタ電極１２は、図中に示されて
いない部分の半導体領域を介して接続されており、その
間の抵抗をＲ１で示している。
の半導体装置はｎ- 基板（ｎ- 層）１の裏面にｎ1 層２
及びｐ1+層３が形成されている。表面には絶縁膜４とゲ
ート電極５からなる絶縁ゲートＧが形成され、絶縁ゲー
トＧ下に達するようにｎ1+層６，ｎ2+層７が、主表面か
ら形成されている。ｎ6+層に接して不純物濃度の高いｐ
2+層８が主表面から形成され、ｎ1+層６を取り囲むよう
にｐ1 層９が設けられている。ｎ2+層７を取り囲むよう
に、ｐ2 層１１が設けられている。ｎ1+層６とｐ2+層８
に接触してエミッタ電極１２が設けられている。裏面に
はコレクタ電極１３がｐ1+層３に接触して設けられてい
る。ｐ2 層１１とエミッタ電極１２は、図中に示されて
いない部分の半導体領域を介して接続されており、その
間の抵抗をＲ１で示している。
【０００４】図３の本半導体複合装置の等価回路に示す
ように、本装置は、ｐ1+層３，ｎ-層１，ｐ2 層１１か
らなるｐｎｐトランジスタ（Ｑ１）とｎ- 層１，ｐ2 層
１１，ｎ2+層７からなるｎｐｎトランジスタ（Ｑ２）に
より構成されるサイリスタ（Ｔｈ１）を含んでいる。こ
のサイリスタＴｈ１はｎ- 層１，ｐ2 層１１，ｎ2+層７
からなるｎチャネルMISFET（Ｍ２）及びｎ1+層６，ｐ1
層９，ｎ- 層１からなるｎチャネルMISFET（Ｍ１）を介
してエミッタ電極１２に接続される。
ように、本装置は、ｐ1+層３，ｎ-層１，ｐ2 層１１か
らなるｐｎｐトランジスタ（Ｑ１）とｎ- 層１，ｐ2 層
１１，ｎ2+層７からなるｎｐｎトランジスタ（Ｑ２）に
より構成されるサイリスタ（Ｔｈ１）を含んでいる。こ
のサイリスタＴｈ１はｎ- 層１，ｐ2 層１１，ｎ2+層７
からなるｎチャネルMISFET（Ｍ２）及びｎ1+層６，ｐ1
層９，ｎ- 層１からなるｎチャネルMISFET（Ｍ１）を介
してエミッタ電極１２に接続される。
【０００５】さらにＱ１は、抵抗Ｒ１および、ｐ2 層１
１の横方向抵抗（Ｒ３）と直列に接続されたｐ1 層９，
ｎ- 層１，ｐ2 層１１からなるｐチャネルMISFET（Ｍ
３）を介してエミッタ電極１２に接続される。更にＭ１
及びｐ1+層３，ｎ- 層１，ｐ1層９からなるｐｎｐトラ
ンジスタ（Ｑ３）からなるＩＧＢＴ領域がある。更に本
装置には、ｎ- 層１，ｐ1 層９，ｎ1+層６からなるｎｐ
ｎトランジスタ（Ｑ４）と、Ｑ３からなる寄生サイリス
タ（Ｔｈ２）が存在する。Ｑ４のベース層であるｐ1 層
９は、低い抵抗Ｒ２によりエミッタ電極１２に接続され
る。このためＱ４の電流増幅率は低く、通常Ｔｈ２はオ
ンしない。このように本装置は、ＩＧＢＴとサイリスタ
が複合されている素子と見ることができる。
１の横方向抵抗（Ｒ３）と直列に接続されたｐ1 層９，
ｎ- 層１，ｐ2 層１１からなるｐチャネルMISFET（Ｍ
３）を介してエミッタ電極１２に接続される。更にＭ１
及びｐ1+層３，ｎ- 層１，ｐ1層９からなるｐｎｐトラ
ンジスタ（Ｑ３）からなるＩＧＢＴ領域がある。更に本
装置には、ｎ- 層１，ｐ1 層９，ｎ1+層６からなるｎｐ
ｎトランジスタ（Ｑ４）と、Ｑ３からなる寄生サイリス
タ（Ｔｈ２）が存在する。Ｑ４のベース層であるｐ1 層
９は、低い抵抗Ｒ２によりエミッタ電極１２に接続され
る。このためＱ４の電流増幅率は低く、通常Ｔｈ２はオ
ンしない。このように本装置は、ＩＧＢＴとサイリスタ
が複合されている素子と見ることができる。
【０００６】以下図３を用いて本装置の動作原理を示
す。まず本装置をターンオンするには、エミッタ電極１
２に対しコレクタ電極１３及びゲート電極５に正の電圧
を加える。これにより絶縁ゲートＧ下のｐ1 層９及びｐ
2 層１１表面にｎ反転層が形成される（Ｍ１，Ｍ２オ
ン）。さらに、絶縁ゲートＧ下のｎ- 層１表面にｎ蓄積
層が形成されることにより、このｎ蓄積層とＭ１，Ｍ２
を介してエミッタ電極１２とｎ2+層７が接続される。Ｍ
１がオンした結果、Ｍ１を通じて電子がｎ- 層１に注入
される。この電子注入によりｎ- 層１のポテンシャルが
下がり、ｐ1+層３より正孔がｎ- 層１に注入される。注
入された正孔はｎ- 層１を拡散しＱ２のベース層である
ｐ2 層１１へ注入される。この正孔注入によりｐ2 層１
１のポテンシャルが上がり、ｎ2+層７より電子が注入さ
れる（Ｑ２オン）。この結果サイリスタＴｈ１がオン
し、半導体装置がオン状態になる。
す。まず本装置をターンオンするには、エミッタ電極１
２に対しコレクタ電極１３及びゲート電極５に正の電圧
を加える。これにより絶縁ゲートＧ下のｐ1 層９及びｐ
2 層１１表面にｎ反転層が形成される（Ｍ１，Ｍ２オ
ン）。さらに、絶縁ゲートＧ下のｎ- 層１表面にｎ蓄積
層が形成されることにより、このｎ蓄積層とＭ１，Ｍ２
を介してエミッタ電極１２とｎ2+層７が接続される。Ｍ
１がオンした結果、Ｍ１を通じて電子がｎ- 層１に注入
される。この電子注入によりｎ- 層１のポテンシャルが
下がり、ｐ1+層３より正孔がｎ- 層１に注入される。注
入された正孔はｎ- 層１を拡散しＱ２のベース層である
ｐ2 層１１へ注入される。この正孔注入によりｐ2 層１
１のポテンシャルが上がり、ｎ2+層７より電子が注入さ
れる（Ｑ２オン）。この結果サイリスタＴｈ１がオン
し、半導体装置がオン状態になる。
【０００７】一方、ターンオフするには、ゲート電極Ｇ
を、エミッタ電極１２に対し同電位または負の電位にバ
イアスする。これにより絶縁電極Ｇの下のＰ１層９表面
のｎ反転層が消滅し、Ｍ１，Ｍ２がオフしｎ1+層６から
ｎ2+層７への電子注入が遮断されると、Ｑ２がオフす
る。同時に、ｎ2+層７からｎ- 層１への電子注入も遮断
されるため、Ｑ１がオフする。Ｑ１がオフする過程にお
いて、Ｑ１のベースであるｎ- 層１に蓄積されていた正
孔はエミッタ電極１２に流れる。Ｑ１，Ｑ３がオフした
結果、ｐ1+層３からの正孔注入も無くなり、半導体装置
はオフ状態になる。
を、エミッタ電極１２に対し同電位または負の電位にバ
イアスする。これにより絶縁電極Ｇの下のＰ１層９表面
のｎ反転層が消滅し、Ｍ１，Ｍ２がオフしｎ1+層６から
ｎ2+層７への電子注入が遮断されると、Ｑ２がオフす
る。同時に、ｎ2+層７からｎ- 層１への電子注入も遮断
されるため、Ｑ１がオフする。Ｑ１がオフする過程にお
いて、Ｑ１のベースであるｎ- 層１に蓄積されていた正
孔はエミッタ電極１２に流れる。Ｑ１，Ｑ３がオフした
結果、ｐ1+層３からの正孔注入も無くなり、半導体装置
はオフ状態になる。
【０００８】この半導体装置の特徴は、サイリスタ動作
により、ｎ2+層７から電子注入が行われるため、単独の
ＩＧＢＴに比べ導電率変調が強く生じ、低オン電圧が実
現できることにある。またＩＧＢＴと同様に絶縁ゲート
への電圧の印加・除去によりオン・オフ可能なため、従
来のＩＧＢＴと同様にゲート回路が極めて簡略化される
特徴を維持できる。
により、ｎ2+層７から電子注入が行われるため、単独の
ＩＧＢＴに比べ導電率変調が強く生じ、低オン電圧が実
現できることにある。またＩＧＢＴと同様に絶縁ゲート
への電圧の印加・除去によりオン・オフ可能なため、従
来のＩＧＢＴと同様にゲート回路が極めて簡略化される
特徴を維持できる。
【０００９】
【発明が解決しようとする課題】上記従来型の半導体装
置は、安全動作領域がＩＧＢＴに比べて狭いという問題
がある。これは電流が大きくなると、ターンオフ時にサ
イリスタＴｈ１のｐベース層であるｐ2 層１１にホール
が流れ込むため、抵抗Ｒ１及びＲ３によりｐ2 層１１の
電位が上昇し、ｐ1 層９とｎ2+層７，ｐ1 層９とゲート
Ｇ間に過大な電圧が印加されて降伏することによる。こ
の時、Ｒ１及びＲ３を低減すれば、ｐ2 層１１の電位上
昇は低減され安全動作領域が広がる。しかし同時にＱ２
の電流増幅率が低下し、サイリスタがオンしにくくな
る。このため、素子自体がオンしにくくなり、オン電圧
が増加して損失が増えるという問題がある。
置は、安全動作領域がＩＧＢＴに比べて狭いという問題
がある。これは電流が大きくなると、ターンオフ時にサ
イリスタＴｈ１のｐベース層であるｐ2 層１１にホール
が流れ込むため、抵抗Ｒ１及びＲ３によりｐ2 層１１の
電位が上昇し、ｐ1 層９とｎ2+層７，ｐ1 層９とゲート
Ｇ間に過大な電圧が印加されて降伏することによる。こ
の時、Ｒ１及びＲ３を低減すれば、ｐ2 層１１の電位上
昇は低減され安全動作領域が広がる。しかし同時にＱ２
の電流増幅率が低下し、サイリスタがオンしにくくな
る。このため、素子自体がオンしにくくなり、オン電圧
が増加して損失が増えるという問題がある。
【００１０】一方、上記従来例とは異なる構造のＭＩＳ
制御サイリスタであるが、ｐベース層の電位上昇を抑え
る方法として、ツェナーダイオードをサイリスタのｐベ
ース層とコレクタ電極間に挿入する素子が提案されてい
る。このような素子は、特開平8−330570 号において報
告されている。図４にその断面構造を示す。この半導体
装置はｎ- 基板（ｎ-1層）２０１の裏面にｐ+ 層２０２
が形成されている。このｐ+ 層２０２に低抵抗で接触し
てコレクタ電極(Ｃ)２０３が設けられている。ｎ- 基板
表面にはゲート電極２０５と絶縁膜２０６からなる絶縁
ゲートＧ２０１，ゲート電極２０７と絶縁膜２０８から
なる絶縁ゲートＧ２０２が形成されている。絶縁ゲート
Ｇ２０１下に達するようにｎ+1層２１１，ｎ+2層２１２
が絶縁ゲートＧ２０１をはさんで主表面から形成されて
いる。また絶縁ゲートＧ２０２をはさんでｎ+2層２１２
と反対側にｎ+3層２１３が、Ｇ２０２下に達するように
主表面から形成されている。ｎ+1層２１１、ｎ+2層２１
２を取り囲むようにｐ1 層２１４が設けられている。ｎ
+3層２１３を取り囲むように、ｐ2 層２１５が設けられ
ている。ｎ+1層２１１に低抵抗で接触して電極２０４が
設けられている。
制御サイリスタであるが、ｐベース層の電位上昇を抑え
る方法として、ツェナーダイオードをサイリスタのｐベ
ース層とコレクタ電極間に挿入する素子が提案されてい
る。このような素子は、特開平8−330570 号において報
告されている。図４にその断面構造を示す。この半導体
装置はｎ- 基板（ｎ-1層）２０１の裏面にｐ+ 層２０２
が形成されている。このｐ+ 層２０２に低抵抗で接触し
てコレクタ電極(Ｃ)２０３が設けられている。ｎ- 基板
表面にはゲート電極２０５と絶縁膜２０６からなる絶縁
ゲートＧ２０１，ゲート電極２０７と絶縁膜２０８から
なる絶縁ゲートＧ２０２が形成されている。絶縁ゲート
Ｇ２０１下に達するようにｎ+1層２１１，ｎ+2層２１２
が絶縁ゲートＧ２０１をはさんで主表面から形成されて
いる。また絶縁ゲートＧ２０２をはさんでｎ+2層２１２
と反対側にｎ+3層２１３が、Ｇ２０２下に達するように
主表面から形成されている。ｎ+1層２１１、ｎ+2層２１
２を取り囲むようにｐ1 層２１４が設けられている。ｎ
+3層２１３を取り囲むように、ｐ2 層２１５が設けられ
ている。ｎ+1層２１１に低抵抗で接触して電極２０４が
設けられている。
【００１１】ｎ+2層２１２とｐ1 層２１４に低抵抗で接
触してエミッタ電極（Ｅ）２０９が形成されている。ｎ
+3層２１３に低抵抗で接触して電極２１０が設けられて
いる。絶縁ゲートＧ２０１とＧ２０２の電極は低抵抗の
配線電極により接続されている。また電極２０４と電極
２１０も別の低抵抗の配線電極により接続されている。
さらにサイリスタのｐベース層であるｐ2 層２１５とエ
ミッタ電極間にツェナーダイオード２２０が、ｐ2 層２
１５にカソード電極を向けて接続されている。
触してエミッタ電極（Ｅ）２０９が形成されている。ｎ
+3層２１３に低抵抗で接触して電極２１０が設けられて
いる。絶縁ゲートＧ２０１とＧ２０２の電極は低抵抗の
配線電極により接続されている。また電極２０４と電極
２１０も別の低抵抗の配線電極により接続されている。
さらにサイリスタのｐベース層であるｐ2 層２１５とエ
ミッタ電極間にツェナーダイオード２２０が、ｐ2 層２
１５にカソード電極を向けて接続されている。
【００１２】図５に本複合半導体装置の等価回路を示
す。本装置は、ｐ+ 層２０２、ｎ-1層２０１，ｐ2 層２
１５からなるｐｎｐトランジスタ（Ｑ１）とｎ-1層２０
１，ｐ2 層２１５，ｎ+3層２１３からなるｎｐｎトラン
ジスタ（Ｑ２）により構成されるサイリスタ（Ｔｈ１）
を含んでいる。このサイリスタＴｈ１は電極２１０，配
線電極，電極２０４，絶縁ゲートＧ２０１とｎ+1層２１
１とｐ1 層２１４とｎ+2層２１２からなるｎチャネルMI
SFET（Ｍ２）を経由してエミッタ電極（Ｅ）２０９に接
続される。またｎ+3層２１３，ｐ2 層２１５，ｎ-1層２
０１からなるｎチャネルMISFET（Ｍ１）のソース，ドレ
インがＱ２のエミッタ，コレクタにそれぞれ接続され
る。ｐ1 層２１４，ｎ-1層２０１，ｐ2 層２１５からな
るｐチャネルMISFET（Ｍ３）が、ｐ1 層２１４とｐ2 層
２１５の間に設けられている。さらにｐ2 層２１５とエ
ミッタ電極の間にツェナーダイオード２２０がサイリス
タのｐベース層のｐ2 層２１５にカソード電極を向けて
接続されている。このときツェナーダイオード２２０の
ツェナー電圧は、MISFETＭ２のソース−ドレイン間すな
わちｎ+1層２１１とｎ+2層２１２間の耐圧より低く設け
られている。
す。本装置は、ｐ+ 層２０２、ｎ-1層２０１，ｐ2 層２
１５からなるｐｎｐトランジスタ（Ｑ１）とｎ-1層２０
１，ｐ2 層２１５，ｎ+3層２１３からなるｎｐｎトラン
ジスタ（Ｑ２）により構成されるサイリスタ（Ｔｈ１）
を含んでいる。このサイリスタＴｈ１は電極２１０，配
線電極，電極２０４，絶縁ゲートＧ２０１とｎ+1層２１
１とｐ1 層２１４とｎ+2層２１２からなるｎチャネルMI
SFET（Ｍ２）を経由してエミッタ電極（Ｅ）２０９に接
続される。またｎ+3層２１３，ｐ2 層２１５，ｎ-1層２
０１からなるｎチャネルMISFET（Ｍ１）のソース，ドレ
インがＱ２のエミッタ，コレクタにそれぞれ接続され
る。ｐ1 層２１４，ｎ-1層２０１，ｐ2 層２１５からな
るｐチャネルMISFET（Ｍ３）が、ｐ1 層２１４とｐ2 層
２１５の間に設けられている。さらにｐ2 層２１５とエ
ミッタ電極の間にツェナーダイオード２２０がサイリス
タのｐベース層のｐ2 層２１５にカソード電極を向けて
接続されている。このときツェナーダイオード２２０の
ツェナー電圧は、MISFETＭ２のソース−ドレイン間すな
わちｎ+1層２１１とｎ+2層２１２間の耐圧より低く設け
られている。
【００１３】この素子の動作は図３の素子の動作とほぼ
同じである。本素子ではスイッチング時にｐ2 層２１５
の電位が上昇し、サイリスタと直列接続されているＭ２
に印加される電圧が上昇する。ところがツェナーダイオ
ード２２０の動作によりｐ2層２１５の電位はツェナー
電圧を超えないため、Ｍ２には最大でもツェナー電圧し
か印加されず、Ｍ２にはその耐圧を超えた電圧は印加さ
れない。このためＭ２の降伏が起こらず安全動作領域が
広くなる。しかし、図３の従来素子ではサイリスタと直
列接続されているMISFETＭ２の耐圧は高く、安全動作領
域を決定する機構が図４の素子と異なるため、上記図４
の従来素子と同様な特性のツェナーダイオードを接続し
ても安全動作領域は改善されない。
同じである。本素子ではスイッチング時にｐ2 層２１５
の電位が上昇し、サイリスタと直列接続されているＭ２
に印加される電圧が上昇する。ところがツェナーダイオ
ード２２０の動作によりｐ2層２１５の電位はツェナー
電圧を超えないため、Ｍ２には最大でもツェナー電圧し
か印加されず、Ｍ２にはその耐圧を超えた電圧は印加さ
れない。このためＭ２の降伏が起こらず安全動作領域が
広くなる。しかし、図３の従来素子ではサイリスタと直
列接続されているMISFETＭ２の耐圧は高く、安全動作領
域を決定する機構が図４の素子と異なるため、上記図４
の従来素子と同様な特性のツェナーダイオードを接続し
ても安全動作領域は改善されない。
【００１４】本発明は、オンしやすいこと、低抵抗損失
であることを維持しながら、同時に広い安全動作領域を
持つＭＩＳ制御型デバイスを提供することを目的とす
る。
であることを維持しながら、同時に広い安全動作領域を
持つＭＩＳ制御型デバイスを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明においては、ＭＩ
Ｓ制御サイリスタにおけるサイリスタ領域のｐベース層
とエミッタ層を適当な非線形素子を用いて接続する。す
なわち、ｐベース層とエミッタ層を、素子がオン状態で
は高抵抗，安全動作領域を決めるターンオフ状態では低
抵抗となる非線形素子で接続する。
Ｓ制御サイリスタにおけるサイリスタ領域のｐベース層
とエミッタ層を適当な非線形素子を用いて接続する。す
なわち、ｐベース層とエミッタ層を、素子がオン状態で
は高抵抗，安全動作領域を決めるターンオフ状態では低
抵抗となる非線形素子で接続する。
【００１６】本発明によれば、オン状態ではサイリスタ
動作が十分起きるので低オン電圧となり、ターンオフ時
には、低抵抗でｐベース層とエミッタ層が接続され、ｐ
ベース層の電位は上昇せず、広い安全動作領域が得られ
る。
動作が十分起きるので低オン電圧となり、ターンオフ時
には、低抵抗でｐベース層とエミッタ層が接続され、ｐ
ベース層の電位は上昇せず、広い安全動作領域が得られ
る。
【００１７】なお、本発明は、ＭＩＳ制御型サイリスタ
の各半導体層の導電型（ｐとｎ）を逆にした場合にも適
用できる。
の各半導体層の導電型（ｐとｎ）を逆にした場合にも適
用できる。
【００１８】
【発明の実施の形態】（実施例１）以下、本発明の実施
例を図１により説明する。図１に断面構造及びその等価
回路を示す半導体装置は、ｎ- 基板（ｎ- 層）１の裏面
にｎ1 層２及びｐ1+層３が形成されている。表面には絶
縁膜４とゲート電極５からなる絶縁ゲートＧが形成さ
れ、絶縁ゲートＧ下に達するようにｎ1+層６，ｎ2+層７
が、主表面から形成されている。ｎ6+層に接して不純物
濃度の高いｐ2+層８が主表面から形成され、ｎ1+層６を
取り囲むようにｐ1 層９が設けられている。ｎ2+層７を
取り囲むように、ｐ2 層１１が設けられている。ｎ1+層
６とｐ2+層８に接触してエミッタ電極１２が設けられて
いる。裏面にはコレクタ電極１３がｐ1+層３に接触して
設けられている。ｐ2 層１１はエミッタ電極１２と非線
形素子Ｓを介して接続されている。ここで、本発明の装
置では、従来装置の抵抗Ｒ１は無視できるほど大きい。
このため等価回路で見ると、本半導体装置は従来装置の
等価回路のＲ１に代わりに非線形素子Ｓを設けた構造と
考えられる。
例を図１により説明する。図１に断面構造及びその等価
回路を示す半導体装置は、ｎ- 基板（ｎ- 層）１の裏面
にｎ1 層２及びｐ1+層３が形成されている。表面には絶
縁膜４とゲート電極５からなる絶縁ゲートＧが形成さ
れ、絶縁ゲートＧ下に達するようにｎ1+層６，ｎ2+層７
が、主表面から形成されている。ｎ6+層に接して不純物
濃度の高いｐ2+層８が主表面から形成され、ｎ1+層６を
取り囲むようにｐ1 層９が設けられている。ｎ2+層７を
取り囲むように、ｐ2 層１１が設けられている。ｎ1+層
６とｐ2+層８に接触してエミッタ電極１２が設けられて
いる。裏面にはコレクタ電極１３がｐ1+層３に接触して
設けられている。ｐ2 層１１はエミッタ電極１２と非線
形素子Ｓを介して接続されている。ここで、本発明の装
置では、従来装置の抵抗Ｒ１は無視できるほど大きい。
このため等価回路で見ると、本半導体装置は従来装置の
等価回路のＲ１に代わりに非線形素子Ｓを設けた構造と
考えられる。
【００１９】この非線形素子の満たすべき電流電圧特性
を図２に示す。図２の非線形素子の電流の方向は図１の
図中で非線形素子の脇に示した矢印の方向を正に取って
いる。図中、主素子のオン状態での定格電流Ｉ１（Ａ）
導通時のコレクタ電圧をオン電圧ＶＣＥsat(Ｖ）で示
す。この非線形素子Ｓは、主素子のコレクタ電圧が、オ
ン電圧のＶＣＥsat＋Ｖ１(Ｖ）となったときにオンし、
電流が流れ始め、コレクタ電圧がＶＣＥsat＋Ｖ２(Ｖ)
となったときＩ１電流が流れる。ＶＣＥsatの値は主素
子の耐圧により変化するが、ＶＣＥsat＋Ｖ１ の値はお
およそ１０Ｖ以下である。望ましくは０Ｖ＜Ｖ１≦１Ｖ
以下であると良い。さらに、Ｓのオン状態での抵抗Ｒｓ
＝(Ｖ２−Ｖ１）／Ｉ１は低い方が望ましく、実用上は
Ｒｓ≦０.０１が適当である。この非線形素子は、上記
の条件を満たせば、主素子と同一チップ上に形成して
も、別チップで設けても良い。また具体的には、この非
線形素子は上記の条件を満たすようにダイオード，バイ
ポーラトランジスタ，MOSFET等の非線形素子を単体もし
くは複数個を組み合わせて作ればよい。
を図２に示す。図２の非線形素子の電流の方向は図１の
図中で非線形素子の脇に示した矢印の方向を正に取って
いる。図中、主素子のオン状態での定格電流Ｉ１（Ａ）
導通時のコレクタ電圧をオン電圧ＶＣＥsat(Ｖ）で示
す。この非線形素子Ｓは、主素子のコレクタ電圧が、オ
ン電圧のＶＣＥsat＋Ｖ１(Ｖ）となったときにオンし、
電流が流れ始め、コレクタ電圧がＶＣＥsat＋Ｖ２(Ｖ)
となったときＩ１電流が流れる。ＶＣＥsatの値は主素
子の耐圧により変化するが、ＶＣＥsat＋Ｖ１ の値はお
およそ１０Ｖ以下である。望ましくは０Ｖ＜Ｖ１≦１Ｖ
以下であると良い。さらに、Ｓのオン状態での抵抗Ｒｓ
＝(Ｖ２−Ｖ１）／Ｉ１は低い方が望ましく、実用上は
Ｒｓ≦０.０１が適当である。この非線形素子は、上記
の条件を満たせば、主素子と同一チップ上に形成して
も、別チップで設けても良い。また具体的には、この非
線形素子は上記の条件を満たすようにダイオード，バイ
ポーラトランジスタ，MOSFET等の非線形素子を単体もし
くは複数個を組み合わせて作ればよい。
【００２０】本半導体装置では、オン状態では、非線形
素子Ｓはオフ状態でｐベース層はフローティング電位
で、Ｑ２の電流増幅率が高いままである。このためＱ２
からのｎ-1層１への電子注入が顕著になり、低いオン電
圧が得られる。また、主素子のターンオフ時は、ｐ2 層
１１の電圧はコレクタ電圧とともに上昇するが、コレク
タ電圧が上昇して、非線形素子Ｓがオンすると低抵抗と
なった非線形素子によりｐベース層のエミッタ電極１２
が接続される。このため、ｐベース層の電位が上昇せず
広い安全動作領域が得られる。さらにオン状態で負荷が
短絡したような場合、コレクタ電圧が上昇すると、非線
形素子ＳがオンするのでＱ２の電流増幅率が低下し、主
素子の飽和コレクタ電流Ｉsat が従来装置に比べ低減さ
れる。このため負荷短絡事故が起こった場合にも、素子
で発生する熱が少なく、高い短絡耐量をもつ。
素子Ｓはオフ状態でｐベース層はフローティング電位
で、Ｑ２の電流増幅率が高いままである。このためＱ２
からのｎ-1層１への電子注入が顕著になり、低いオン電
圧が得られる。また、主素子のターンオフ時は、ｐ2 層
１１の電圧はコレクタ電圧とともに上昇するが、コレク
タ電圧が上昇して、非線形素子Ｓがオンすると低抵抗と
なった非線形素子によりｐベース層のエミッタ電極１２
が接続される。このため、ｐベース層の電位が上昇せず
広い安全動作領域が得られる。さらにオン状態で負荷が
短絡したような場合、コレクタ電圧が上昇すると、非線
形素子ＳがオンするのでＱ２の電流増幅率が低下し、主
素子の飽和コレクタ電流Ｉsat が従来装置に比べ低減さ
れる。このため負荷短絡事故が起こった場合にも、素子
で発生する熱が少なく、高い短絡耐量をもつ。
【００２１】（実施例２）本発明の別の実施例を図６に
示す。この実施例は図１の非線形素子Ｓにツェナーダイ
オードを用いた場合である。ｐ2 層１１はエミッタ電極
１２とツェナーダイオードＤ１を介して接続されてい
る。ここでＤ１のアノードがエミッタ電極１２に接続さ
れている。Ｄ１は上述の非線形素子に求められる条件を
満たすように、その耐圧が主素子が定格オン状態の時の
ｐ2 層１１の電圧より大きく設けられている。更に降伏
後のＤ１の抵抗は十分低く設けられている。
示す。この実施例は図１の非線形素子Ｓにツェナーダイ
オードを用いた場合である。ｐ2 層１１はエミッタ電極
１２とツェナーダイオードＤ１を介して接続されてい
る。ここでＤ１のアノードがエミッタ電極１２に接続さ
れている。Ｄ１は上述の非線形素子に求められる条件を
満たすように、その耐圧が主素子が定格オン状態の時の
ｐ2 層１１の電圧より大きく設けられている。更に降伏
後のＤ１の抵抗は十分低く設けられている。
【００２２】本実施例では、コレクタ電圧が上昇しｐ2
層１１の電位が上昇し、ＶＣＥsat＋Ｖ１（Ｖ）を超え
ると、ツェナーダイオードＤ１が降伏し、ｐ2 層１１と
エミッタ電極１２が低抵抗で短絡される。このため図１
の実施例と同様な効果が期待できる。
層１１の電位が上昇し、ＶＣＥsat＋Ｖ１（Ｖ）を超え
ると、ツェナーダイオードＤ１が降伏し、ｐ2 層１１と
エミッタ電極１２が低抵抗で短絡される。このため図１
の実施例と同様な効果が期待できる。
【００２３】図では非線形素子Ｓにツェナーダイオード
を用いたが、条件を満たせば、ダイオードをアノードを
ｐ2 層１１に向けて単独もしくは、複数個接続して上記
の非線形素子の条件を満たしても同様な効果が得られ
る。
を用いたが、条件を満たせば、ダイオードをアノードを
ｐ2 層１１に向けて単独もしくは、複数個接続して上記
の非線形素子の条件を満たしても同様な効果が得られ
る。
【００２４】（実施例３）本発明の別の実施例を図７に
示す。この実施例は図１の非線形素子Ｓにツェナーダイ
オードを複数用い、主半導体装置と同一基板上に設けた
場合である。図に併せてその等価回路を示す。ツェナー
ダイオードは、多結晶Ｓｉを堆積して形成している。こ
こでｐ2 層１１と低抵抗で接触してｐ3+層１５，ｐ3+層
１５に隣接してｎ3+層１６、さらにｎ3+層１６に隣接し
てｐ4+層１７が設けられ、ｐ4+層１７は低抵抗でエミッ
タ電極１２と接触している。
示す。この実施例は図１の非線形素子Ｓにツェナーダイ
オードを複数用い、主半導体装置と同一基板上に設けた
場合である。図に併せてその等価回路を示す。ツェナー
ダイオードは、多結晶Ｓｉを堆積して形成している。こ
こでｐ2 層１１と低抵抗で接触してｐ3+層１５，ｐ3+層
１５に隣接してｎ3+層１６、さらにｎ3+層１６に隣接し
てｐ4+層１７が設けられ、ｐ4+層１７は低抵抗でエミッ
タ電極１２と接触している。
【００２５】本実施例は図７の等価回路に示すように、
ｐ2 層１１とエミッタ電極１２の間に、ｐ3+層１５とｎ
3+層１６からなるツェナーダイオードＤ２とｐ4+層１７
とｎ3+層１６とからなるツェナーダイオードＤ３が背中
合わせに設けられている。ここで、直列接続したＤ２，
Ｄ３が上記の非線形素子の条件を満たすようにすれば、
図１の実施例と同様な効果が期待できる。さらに本実施
例では、オンチップで非線形素子を形成するので、信頼
性が高くまた部品点数も減少可能となる。
ｐ2 層１１とエミッタ電極１２の間に、ｐ3+層１５とｎ
3+層１６からなるツェナーダイオードＤ２とｐ4+層１７
とｎ3+層１６とからなるツェナーダイオードＤ３が背中
合わせに設けられている。ここで、直列接続したＤ２，
Ｄ３が上記の非線形素子の条件を満たすようにすれば、
図１の実施例と同様な効果が期待できる。さらに本実施
例では、オンチップで非線形素子を形成するので、信頼
性が高くまた部品点数も減少可能となる。
【００２６】（実施例４）本発明の別の実施例を図８に
示す。この実施例は図１の非線形素子Ｓにｐチャネルの
MOSFETを用い、主半導体装置と同一基板上に設けた場合
である。図１の実施例との違いは、非線形素子Ｓに代わ
り、基板表面に接してｐ3 層１８を設け、さらにｐ2 層
１１とｐ3 層１８に接するようにゲートＧ２を設けてい
る点である。さらにｐ3 層１８とゲートＧ２はエミッタ
電極１２に低抵抗で接続される。図に併せてその等価回
路を示すように、このMOSFETはｐ2 層１１とエミッタ電
極１２の間に設けられたMOSFET（Ｍ３）で表される。
示す。この実施例は図１の非線形素子Ｓにｐチャネルの
MOSFETを用い、主半導体装置と同一基板上に設けた場合
である。図１の実施例との違いは、非線形素子Ｓに代わ
り、基板表面に接してｐ3 層１８を設け、さらにｐ2 層
１１とｐ3 層１８に接するようにゲートＧ２を設けてい
る点である。さらにｐ3 層１８とゲートＧ２はエミッタ
電極１２に低抵抗で接続される。図に併せてその等価回
路を示すように、このMOSFETはｐ2 層１１とエミッタ電
極１２の間に設けられたMOSFET（Ｍ３）で表される。
【００２７】本実施例では、Ｍ３が上記非線形素子の条
件を満たすように、そのゲートＧ２がエミッタ電極１２
と接続されている。さらにＭ３は、コレクタ電圧がVCEs
at＋Ｖ１となったとき、ｐ2 層１１の電位がＧ２のしき
い電圧となるように設けられている。したがってコレク
タ電圧がＶＣＥsat＋Ｖ１(Ｖ）を超えると、Ｍ３はオン
してｐ2 層１１とエミッタ電極１２が低抵抗で接続され
るので、図１の実施例と同様な効果が期待できる。さら
に本実施例では、プレーナーでプロセスで非線形素子を
形成するので、高精度で信頼性が高い素子が作製可能で
ある。
件を満たすように、そのゲートＧ２がエミッタ電極１２
と接続されている。さらにＭ３は、コレクタ電圧がVCEs
at＋Ｖ１となったとき、ｐ2 層１１の電位がＧ２のしき
い電圧となるように設けられている。したがってコレク
タ電圧がＶＣＥsat＋Ｖ１(Ｖ）を超えると、Ｍ３はオン
してｐ2 層１１とエミッタ電極１２が低抵抗で接続され
るので、図１の実施例と同様な効果が期待できる。さら
に本実施例では、プレーナーでプロセスで非線形素子を
形成するので、高精度で信頼性が高い素子が作製可能で
ある。
【００２８】また本実施例では非線形素子にｐチャネル
MOSFETを用いた例を示したが、ｎチャネルMOSFETを用い
て同様の素子を設けることも可能である。
MOSFETを用いた例を示したが、ｎチャネルMOSFETを用い
て同様の素子を設けることも可能である。
【００２９】（実施例５）本発明の別の実施例を図９に
示す。この実施例は本発明を、他の半導体装置に適用し
た例を示す。この半導体装置はｎ- 基板（ｎ- 層）１の
裏面にｎ1 層２及びｐ1+層３が形成されている。表面に
は絶縁膜４とゲート電極５からなる絶縁ゲートＧ形成さ
れ、さらに絶縁膜４とゲート電極５からなる別の絶縁ゲ
ートＧ３が設けられている。絶縁ゲートＧ下に達するよ
うにｎ1+層６が、また絶縁ゲートＧとＧ３の下に共に達
するようにｎ2+層７が、それぞれ主表面から形成されて
いる。ｎ1+層６に接して不純物濃度の高いｐ2+層８がｎ
- 層１に達するように主表面から形成され、ｎ1+層６と
ｎ2+層７を取り囲むようにｐ1 層９が設けられている。
ｎ1+層６とｐ2+層８に接触してエミッタ電極１２が設け
られている。裏面にはコレクタ電極１３がｐ1+層３に接
触して設けられている。ｐ1 層９のｎ2+層７と隣接し表
面に接している部分とエミッタ電極１２の間に第一の実
施例で示した条件を満たす非線形素子が接続されてい
る。本実施例では、非線形素子として、ツェナーダイオ
ードＤ１が、アノードをエミッタ電極側にして設けてあ
る。非線形素子としては、この実施例のツェナーダイオ
ードの他、第一の実施例で述べた条件を満たすように、
ダイオード，MOSFET，バイポーラトランジスタなどを組
み合わせて形成すれば良く、またこれらの素子を、主素
子と同一基板上に設けても、別チップで設けて配線によ
り接続しても良い。
示す。この実施例は本発明を、他の半導体装置に適用し
た例を示す。この半導体装置はｎ- 基板（ｎ- 層）１の
裏面にｎ1 層２及びｐ1+層３が形成されている。表面に
は絶縁膜４とゲート電極５からなる絶縁ゲートＧ形成さ
れ、さらに絶縁膜４とゲート電極５からなる別の絶縁ゲ
ートＧ３が設けられている。絶縁ゲートＧ下に達するよ
うにｎ1+層６が、また絶縁ゲートＧとＧ３の下に共に達
するようにｎ2+層７が、それぞれ主表面から形成されて
いる。ｎ1+層６に接して不純物濃度の高いｐ2+層８がｎ
- 層１に達するように主表面から形成され、ｎ1+層６と
ｎ2+層７を取り囲むようにｐ1 層９が設けられている。
ｎ1+層６とｐ2+層８に接触してエミッタ電極１２が設け
られている。裏面にはコレクタ電極１３がｐ1+層３に接
触して設けられている。ｐ1 層９のｎ2+層７と隣接し表
面に接している部分とエミッタ電極１２の間に第一の実
施例で示した条件を満たす非線形素子が接続されてい
る。本実施例では、非線形素子として、ツェナーダイオ
ードＤ１が、アノードをエミッタ電極側にして設けてあ
る。非線形素子としては、この実施例のツェナーダイオ
ードの他、第一の実施例で述べた条件を満たすように、
ダイオード，MOSFET，バイポーラトランジスタなどを組
み合わせて形成すれば良く、またこれらの素子を、主素
子と同一基板上に設けても、別チップで設けて配線によ
り接続しても良い。
【００３０】図９の等価回路に示すように、本実施例の
装置は、ｐ1+層３，ｎ- 層１，ｐ1層９からなるｐｎｐ
トランジスタ（Ｑ１）とｎ- 層１，ｐ1 層９，ｎ2+層７
からなるｎｐｎトランジスタ（Ｑ２）により構成される
サイリスタ（Ｔｈ１）を含んでいる。このサイリスタＴ
ｈ１はｎ1+層６，ｐ1 層９，ｎ2+層７からなるｎチャネ
ルMISFET（Ｍ１）を介してエミッタ電極１２に接続され
る。同時にＱ１は、ｐ1 層９のｎ2+層７下の横方向抵抗
（Ｒ４）及びｎ1+層６下の横方向抵抗(Ｒ２)を介してエ
ミッタ電極１２に接続されている。更にこのＲ４，Ｒ２
と並列にツェナーダイオードＤ１が接続されている。更
にｐ1+層３，ｎ- 層１，ｐ1 層９からなるｐｎｐトラン
ジスタ（Ｑ３）と、ｎ- 層１，ｐ1 層９，ｎ1+層６から
なるｎｐｎトランジスタ（Ｑ４）からなる寄生サイリス
タ（Ｔｈ２）が存在する。
装置は、ｐ1+層３，ｎ- 層１，ｐ1層９からなるｐｎｐ
トランジスタ（Ｑ１）とｎ- 層１，ｐ1 層９，ｎ2+層７
からなるｎｐｎトランジスタ（Ｑ２）により構成される
サイリスタ（Ｔｈ１）を含んでいる。このサイリスタＴ
ｈ１はｎ1+層６，ｐ1 層９，ｎ2+層７からなるｎチャネ
ルMISFET（Ｍ１）を介してエミッタ電極１２に接続され
る。同時にＱ１は、ｐ1 層９のｎ2+層７下の横方向抵抗
（Ｒ４）及びｎ1+層６下の横方向抵抗(Ｒ２)を介してエ
ミッタ電極１２に接続されている。更にこのＲ４，Ｒ２
と並列にツェナーダイオードＤ１が接続されている。更
にｐ1+層３，ｎ- 層１，ｐ1 層９からなるｐｎｐトラン
ジスタ（Ｑ３）と、ｎ- 層１，ｐ1 層９，ｎ1+層６から
なるｎｐｎトランジスタ（Ｑ４）からなる寄生サイリス
タ（Ｔｈ２）が存在する。
【００３１】Ｑ４のベース層であるｐ1 層９は、低い抵
抗Ｒ２によりエミッタ電極１２に接続される。このため
Ｑ４の電流増幅率は低く、通常Ｔｈ２はオンしない。
抗Ｒ２によりエミッタ電極１２に接続される。このため
Ｑ４の電流増幅率は低く、通常Ｔｈ２はオンしない。
【００３２】本半導体装置では、オン状態ではＴｈ１の
動作により低いオン電圧が得られる。またＴｈ１はＭ１
に直列に接続されているため絶縁ゲートへの電圧の印加
・除去によりオン・オフ可能である。本実施例の素子の
ターンオフ時には、ｎ- 層に蓄積されたホールは、ｐ1
層９，ｐ+2層８を経由してエミッタ電極にながれる。コ
レクタ電流が増加し、ホール電流が増えると、Ｒ４の電
圧降下によりｐ1 層９の電位が上昇する。通常ｐ1 層９
の電位が上昇すると、ｐ1 層９とｎ2+層７の接合が降伏
してターンオフに失敗するが、本発明の素子ではツェナ
ーダイオードＤ１が設けられているため、ｐ1 層９の電
位が上昇すると、ｐ1 層９はＤ１が降伏してエミッタ電
極と短絡されるため、コレクタ電流が増えてもｐ1 層１
１の電位が過剰に上昇する事がなく、広い安全動作領域
を持つ。
動作により低いオン電圧が得られる。またＴｈ１はＭ１
に直列に接続されているため絶縁ゲートへの電圧の印加
・除去によりオン・オフ可能である。本実施例の素子の
ターンオフ時には、ｎ- 層に蓄積されたホールは、ｐ1
層９，ｐ+2層８を経由してエミッタ電極にながれる。コ
レクタ電流が増加し、ホール電流が増えると、Ｒ４の電
圧降下によりｐ1 層９の電位が上昇する。通常ｐ1 層９
の電位が上昇すると、ｐ1 層９とｎ2+層７の接合が降伏
してターンオフに失敗するが、本発明の素子ではツェナ
ーダイオードＤ１が設けられているため、ｐ1 層９の電
位が上昇すると、ｐ1 層９はＤ１が降伏してエミッタ電
極と短絡されるため、コレクタ電流が増えてもｐ1 層１
１の電位が過剰に上昇する事がなく、広い安全動作領域
を持つ。
【００３３】（実施例６）本発明の別の実施例を図１０
に示す。この実施例は本発明を、他の半導体装置に適用
した例を示す。この半導体装置はｎ- 基板（ｎ- 層）１
の裏面にｎ1 層２及びｐ1+層３が形成されている。表面
には絶縁膜４とゲート電極５からなる絶縁ゲートＧ形成
されている。絶縁ゲートＧ下に達するようにｎ1+層６が
主表面から形成されている。ｎ1+層６に接して不純物濃
度の高いｐ2+層８がｎ- 層１に達するように主表面から
形成され、ｎ1+層６を取り囲むようにｐ1 層９が設けら
れている。ｎ1+層６とｐ2+層８に接触してエミッタ電極
１２が設けられている。裏面にはコレクタ電極１３がｐ
1+層３に接触して設けられている。絶縁ゲートＧ下に達
するようにｐ3 層２０が主表面から形成されており、ｐ
3 層２０とエミッタ電極１２の間には第一の実施例で示
した条件を満たす非線形素子が接続されている。本実施
例では、非線形素子として、ツェナーダイオードＤ１
が、アノードをエミッタ電極側にして設けてある。非線
形素子としては、この実施例のツェナーダイオードの
他、第一の実施例で述べた条件を満たすように、ダイオ
ード，MOSFET，バイポーラトランジスタなどを組み合わ
せて形成すれば良く、またこれらの素子を、主素子と同
一基板上に設けても、別チップで設けて配線により接続
しても良い。
に示す。この実施例は本発明を、他の半導体装置に適用
した例を示す。この半導体装置はｎ- 基板（ｎ- 層）１
の裏面にｎ1 層２及びｐ1+層３が形成されている。表面
には絶縁膜４とゲート電極５からなる絶縁ゲートＧ形成
されている。絶縁ゲートＧ下に達するようにｎ1+層６が
主表面から形成されている。ｎ1+層６に接して不純物濃
度の高いｐ2+層８がｎ- 層１に達するように主表面から
形成され、ｎ1+層６を取り囲むようにｐ1 層９が設けら
れている。ｎ1+層６とｐ2+層８に接触してエミッタ電極
１２が設けられている。裏面にはコレクタ電極１３がｐ
1+層３に接触して設けられている。絶縁ゲートＧ下に達
するようにｐ3 層２０が主表面から形成されており、ｐ
3 層２０とエミッタ電極１２の間には第一の実施例で示
した条件を満たす非線形素子が接続されている。本実施
例では、非線形素子として、ツェナーダイオードＤ１
が、アノードをエミッタ電極側にして設けてある。非線
形素子としては、この実施例のツェナーダイオードの
他、第一の実施例で述べた条件を満たすように、ダイオ
ード，MOSFET，バイポーラトランジスタなどを組み合わ
せて形成すれば良く、またこれらの素子を、主素子と同
一基板上に設けても、別チップで設けて配線により接続
しても良い。
【００３４】図１０の等価回路に示すように、本実施例
の装置は、ｐ1+層３，ｎ- 層１，ｐ1 層９からなるｐｎ
ｐトランジスタ（Ｑ３）と、ｎ1+層６，ｐ1 層９，ｎ-
層１からなるMOSFET(Ｍ４）から構成されるＩＧＢＴ、
さらにｎ- 層１，ｐ1 層９,ｎ1+層６からなるｎｐｎト
ランジスタ（Ｑ４）からなる寄生サイリスタ(Ｔｈ２)が
存在する。Ｑ４のベース層であるｐ1 層９は、低い抵抗
Ｒ２によりエミッタ電極１２に接続される。さらにｐ1+
層３，ｎ- 層１，ｐ3 層２０からなるｐｎｐトランジス
タ（Ｑ１）はＤ１及び、ｐ3 層２０，ｎ- 層１，ｐ1 層
９からなるｐチャネルMOSFET（Ｍ３）によりＱ１のコレ
クタとエミッタ電極１２が接続されている。
の装置は、ｐ1+層３，ｎ- 層１，ｐ1 層９からなるｐｎ
ｐトランジスタ（Ｑ３）と、ｎ1+層６，ｐ1 層９，ｎ-
層１からなるMOSFET(Ｍ４）から構成されるＩＧＢＴ、
さらにｎ- 層１，ｐ1 層９,ｎ1+層６からなるｎｐｎト
ランジスタ（Ｑ４）からなる寄生サイリスタ(Ｔｈ２)が
存在する。Ｑ４のベース層であるｐ1 層９は、低い抵抗
Ｒ２によりエミッタ電極１２に接続される。さらにｐ1+
層３，ｎ- 層１，ｐ3 層２０からなるｐｎｐトランジス
タ（Ｑ１）はＤ１及び、ｐ3 層２０，ｎ- 層１，ｐ1 層
９からなるｐチャネルMOSFET（Ｍ３）によりＱ１のコレ
クタとエミッタ電極１２が接続されている。
【００３５】本半導体装置では、ターンオフ時にｎ- 層
に蓄積されたホールは、ｐ1 層９，ｐ+2層８を経由して
エミッタ電極にながれる。通常、コレクタ電流が増加し
ホール電流が増えると、Ｒ２の電圧降下によりｐ1 層９
の電位が上昇して、寄生サイリスタＴｈ２が動作しター
ンオフに失敗するが、本発明の素子ではツェナーダイオ
ードＤ１が設けられているため、ｐ1 層９の電位が上昇
すると、ｐ1 層９はＤ１が降伏してエミッタ電極と短絡
される。このためコレクタ電流が増えてもＴｈ２はオン
しにくく、広い安全動作領域を持つ。
に蓄積されたホールは、ｐ1 層９，ｐ+2層８を経由して
エミッタ電極にながれる。通常、コレクタ電流が増加し
ホール電流が増えると、Ｒ２の電圧降下によりｐ1 層９
の電位が上昇して、寄生サイリスタＴｈ２が動作しター
ンオフに失敗するが、本発明の素子ではツェナーダイオ
ードＤ１が設けられているため、ｐ1 層９の電位が上昇
すると、ｐ1 層９はＤ１が降伏してエミッタ電極と短絡
される。このためコレクタ電流が増えてもＴｈ２はオン
しにくく、広い安全動作領域を持つ。
【００３６】（実施例７）図１１は本発明の半導体装置
を用いて、電力変換装置の１つである電動機駆動用イン
バータ装置を構成した一例を示したものである。本発明
の６個の半導体装置で電圧型インバータ回路を構成し、
三相誘導電動機１０９を制御する例で、その基本回路は
本発明の半導体装置，フライホイールダイオード１０
２，スナバダイオード１０３，スナバ抵抗１０４，スナ
バコンデンサ１０５から構成されている。従来装置に比
べ、安全動作領域が広い本装置を用いることで、スナバ
回路の縮小及び削除が可能になった。さらに素子が低損
失であることにより、装置の冷却装置等も小型化可能で
ある。従って電力変換装置の一層の小型化が実現でき
た。
を用いて、電力変換装置の１つである電動機駆動用イン
バータ装置を構成した一例を示したものである。本発明
の６個の半導体装置で電圧型インバータ回路を構成し、
三相誘導電動機１０９を制御する例で、その基本回路は
本発明の半導体装置，フライホイールダイオード１０
２，スナバダイオード１０３，スナバ抵抗１０４，スナ
バコンデンサ１０５から構成されている。従来装置に比
べ、安全動作領域が広い本装置を用いることで、スナバ
回路の縮小及び削除が可能になった。さらに素子が低損
失であることにより、装置の冷却装置等も小型化可能で
ある。従って電力変換装置の一層の小型化が実現でき
た。
【００３７】
【発明の効果】サイリスタのベース層とエミッタ層１２
を適当な非線形素子を用いて接続することで、抵抗損失
（オン電圧）が小さく、同時に広い安全動作領域を持つ
複合半導体装置を得られ、さらに一層の低損失，小型の
電力変換装置も実現できる。
を適当な非線形素子を用いて接続することで、抵抗損失
（オン電圧）が小さく、同時に広い安全動作領域を持つ
複合半導体装置を得られ、さらに一層の低損失，小型の
電力変換装置も実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例。
【図２】図１の装置の電気的特性。
【図３】従来例。
【図４】本発明の他の実施例。
【図５】本発明の他の実施例。
【図６】本発明の他の実施例。
【図７】本発明の他の実施例。
【図８】本発明の他の実施例。
【図９】本発明の半導体装置を用いて、電動機駆動用イ
ンバータ装置を構成した一例。
ンバータ装置を構成した一例。
【図１０】本発明の別の実施例。
【図１１】本発明による半導体装置を用いたインバータ
装置。
装置。
１，２０１…ｎ-1層、３，８，１５，１７，２０２…ｐ
+ 層、１３，２０３…コレクタ電極、５，２０５，２０
７…ゲート電極、６，２０６，２０８…絶縁膜、１２，
２０９…エミッタ電極、２，６，７，２１１，２１２，
２１３…ｎ+ 層、９，１１，２０，２１４，２１５…ｐ
層。
+ 層、１３，２０３…コレクタ電極、５，２０５，２０
７…ゲート電極、６，２０６，２０８…絶縁膜、１２，
２０９…エミッタ電極、２，６，７，２１１，２１２，
２１３…ｎ+ 層、９，１１，２０，２１４，２１５…ｐ
層。
Claims (8)
- 【請求項１】第１の主表面を有する第１導電型の第１の
半導体領域上に第２の主表面に露出するように設けた第
２導電型の第２の半導体領域と、前記第２の主表面に露
出するように前記第２の半導体領域内に設けた第１導電
型の第３の半導体領域及び第１導電型の第４の半導体領
域と、前記第３の半導体領域内に前記第２の主表面に露
出するように設けた第２導電型の第５の半導体領域と、
前記第４の半導体領域内に前記第２の主表面に露出する
ように設けた第２導電型の第６の半導体領域と、前記第
２の主表面上で第５の半導体領域，第６の半導体領域に
またがって形成された第１の絶縁ゲートと、前記第１の
主表面上で前記第１の半導体領域に低抵抗接触した第１
の電極と、前記第２の主表面上で第３の半導体領域と第
５の半導体領域を短絡した第２の電極とを有する複合半
導体装置において、前記第４の半導体領域と、第２の電
極間に非線形素子を低抵抗で接続したことを特徴とする
複合半導体装置。 - 【請求項２】請求項１の複合半導体装置において、前記
第１の電極と前記第２の電極間に複合半導体装置の定格
電流通電時以上の電圧を印加することで、前記非線形素
子がオン状態となることを特徴とする複合半導体装置。 - 【請求項３】請求項２の複合半導体装置において、前記
非線形素子に、ツェナーダイオードを用い、そのアノー
ド電極を前記第二の電極に接続したことを特徴とする複
合半導体装置。 - 【請求項４】請求項２の複合半導体装置において、前記
非線形素子に、そのゲート電極を前記第２の電極に接続
した電界効果トランジスタを用いたことを特徴とする複
合半導体装置。 - 【請求項５】請求項２の複合半導体装置において、前記
非線形素子に、そのゲート電極を前記第４の半導体領域
に低抵抗で接続した電界効果トランジスタを用いたこと
を特徴とする複合半導体装置。 - 【請求項６】第１の主表面を有する第１導電型の第１の
半導体領域上に第２の主表面に露出するように設けた第
２導電型の第２の半導体領域と、前記第２の主表面に露
出するように前記第２の半導体領域内に設けた第１導電
型の第３の半導体領域と、前記第３の半導体領域内に前
記第２の主表面に露出するように設けた第２導電型の第
４の半導体領域及び第５の半導体領域と、前記第２の主
表面上で第４の半導体領域と第５の半導体領域にまたが
って形成された第１の絶縁ゲートと、前記第５の半導体
領域と前記第２の半導体領域にまたがって形成された第
２の絶縁ゲートと、前記第１の主表面上で前記第１の半
導体領域に低抵抗接触した第１の電極と、前記第２の主
表面上で第３の半導体領域と第４の半導体領域を短絡し
た第２の電極とを有する複合半導体装置において、前記
第４の半導体領域と、第２の電極間に非線形素子を低抵
抗で接続したことを特徴とする複合半導体装置。 - 【請求項７】第１の主表面を有する第１導電型の第１の
半導体領域上に第２の主表面に露出するように設けた第
２導電型の第２の半導体領域と、前記第２の主表面に露
出するように前記第２の半導体領域内に設けた第１導電
型の第３の半導体領域と、前記第３の半導体領域内に前
記第２の主表面に露出するように設けた第２導電型の第
４の半導体領域と、前記第２の主表面上で第４の半導体
領域、第２の半導体領域にまたがって形成された第１の
絶縁ゲートと、前記第１の主表面上で前記第１の半導体
領域に低抵抗接触した第１の電極と、前記第２の主表面
上で第３の半導体領域と第４の半導体領域を短絡した第
２の電極とを有する複合半導体装置において、前記第４
の半導体領域と、第２の電極間に非線形素子を低抵抗で
接続したことを特徴とする複合半導体装置。 - 【請求項８】前記請求項第１，２，３，４，５，６，
７，８のいずれか１項の複合半導体装置を用いたことを
特徴とする電力変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104348A JPH11297981A (ja) | 1998-04-15 | 1998-04-15 | 複合半導体装置及びそれを使った電力変換装置 |
| PCT/JP1999/001989 WO1999054940A1 (fr) | 1998-04-15 | 1999-04-14 | Dispositif semiconducteur composite |
| EP99913664A EP1075029A4 (en) | 1998-04-15 | 1999-04-14 | COMPOSITE SEMICONDUCTOR ARRANGEMENT |
| US10/372,402 US20030122149A1 (en) | 1998-04-15 | 2003-02-25 | Complex semiconductor device and electric power conversion appratus using it |
| US10/798,426 US20040178420A1 (en) | 1998-04-15 | 2004-03-12 | Complex semiconductor device and electric power conversion apparatus using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104348A JPH11297981A (ja) | 1998-04-15 | 1998-04-15 | 複合半導体装置及びそれを使った電力変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297981A true JPH11297981A (ja) | 1999-10-29 |
Family
ID=14378393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10104348A Withdrawn JPH11297981A (ja) | 1998-04-15 | 1998-04-15 | 複合半導体装置及びそれを使った電力変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1075029A4 (ja) |
| JP (1) | JPH11297981A (ja) |
| WO (1) | WO1999054940A1 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081953B2 (ja) * | 1992-01-16 | 1996-01-10 | 財団法人半導体研究振興会 | Ｍｏｓ複合静電誘導サイリスタ |
| DE4228832C2 (de) * | 1992-08-29 | 1994-11-24 | Daimler Benz Ag | Feldeffekt-gesteuertes Halbleiterbauelement |
| JP3163850B2 (ja) * | 1993-03-23 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| JPH07335859A (ja) * | 1994-06-03 | 1995-12-22 | Hitachi Ltd | 複合半導体装置 |
| US5444272A (en) * | 1994-07-28 | 1995-08-22 | International Rectifier Corporation | Three-terminal thyristor with single MOS-gate controlled characteristics |
| US5767555A (en) * | 1995-03-09 | 1998-06-16 | Hitachi, Ltd. | Compound semiconductor device controlled by MIS gate, driving method therefor and electric power conversion device using the compound semiconductor device and the driving method |
-
1998
- 1998-04-15 JP JP10104348A patent/JPH11297981A/ja not_active Withdrawn
-
1999
- 1999-04-14 EP EP99913664A patent/EP1075029A4/en not_active Withdrawn
- 1999-04-14 WO PCT/JP1999/001989 patent/WO1999054940A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP1075029A1 (en) | 2001-02-07 |
| EP1075029A4 (en) | 2001-08-16 |
| WO1999054940A1 (fr) | 1999-10-28 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040209 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040209 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041228 |