JPH11297997A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11297997A JPH11297997A JP9799898A JP9799898A JPH11297997A JP H11297997 A JPH11297997 A JP H11297997A JP 9799898 A JP9799898 A JP 9799898A JP 9799898 A JP9799898 A JP 9799898A JP H11297997 A JPH11297997 A JP H11297997A
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Abstract
(57)【要約】
【課題】トランジスタのソース領域と基板電位をとるサ
ブコンタクト領域が隣接し、前記ソース領域と前記サブ
コンタクト領域が共通電位となっている半導体装置及び
その製造方法に関する。トランジスタにおけるサブコン
タクト領域の占有面積及びソース領域の占有面積を小さ
くすること。 【解決手段】高融点金属シリサイド２０９によりソース
２０７とサブコンタクト２０８を接続し、ソースとサブ
コンタクトを共通電位とする。 【効果】サブコンタクト領域の位置合わせ余裕の減少及
びメタル配線からサブコンタクト領域への直接接続が不
要となり、トランジスタが小さくなる。
ブコンタクト領域が隣接し、前記ソース領域と前記サブ
コンタクト領域が共通電位となっている半導体装置及び
その製造方法に関する。トランジスタにおけるサブコン
タクト領域の占有面積及びソース領域の占有面積を小さ
くすること。 【解決手段】高融点金属シリサイド２０９によりソース
２０７とサブコンタクト２０８を接続し、ソースとサブ
コンタクトを共通電位とする。 【効果】サブコンタクト領域の位置合わせ余裕の減少及
びメタル配線からサブコンタクト領域への直接接続が不
要となり、トランジスタが小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタのソ
ース領域と基板電位をとるサブコンタクト領域が隣接
し、前記ソース領域と前記サブコンタクト領域が共通電
位となっている半導体装置及びその製造方法に関する。
ース領域と基板電位をとるサブコンタクト領域が隣接
し、前記ソース領域と前記サブコンタクト領域が共通電
位となっている半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置を図６に示されたレイ
アウト図を用いて説明する。図６の６０１はトランジス
タのフィールド（アクティブ）領域、６０２はゲート電
極、６０３はトランジスタのソース及びドレインとなる
第一導電型の不純物拡散層、６０４はトランジスタのウ
エル（半導体基板）との接続を行うためのサブコンタク
トとなる第二導伝型の不純物拡散層、６０５はコンタク
トホール、６０６はトランジスタのドレイン配線、６０
７はトランジスタのソース及びサブコンタクトの共通配
線、６０８はトランジスタのゲート配線を示すパターン
レイアウトである。
アウト図を用いて説明する。図６の６０１はトランジス
タのフィールド（アクティブ）領域、６０２はゲート電
極、６０３はトランジスタのソース及びドレインとなる
第一導電型の不純物拡散層、６０４はトランジスタのウ
エル（半導体基板）との接続を行うためのサブコンタク
トとなる第二導伝型の不純物拡散層、６０５はコンタク
トホール、６０６はトランジスタのドレイン配線、６０
７はトランジスタのソース及びサブコンタクトの共通配
線、６０８はトランジスタのゲート配線を示すパターン
レイアウトである。
【０００３】トランジスタの面積を縮小するため、トラ
ンジスタのソース領域に隣接してサブコンタクトを形成
し、ソースとサブコンタクトを共通電位としているが、
従来の半導体装置においては、ゲート電極６０２とサブ
コンタクト領域６０４間の位置合わせ余裕６０９、ある
いは、ソース領域に対するコンタクトホールの位置合わ
せ余裕６１２、あるいは、サブコンタクト領域に対する
コンタクトホールの位置合わせ余裕６１０及び６１１が
必要であり、ゲート電極に対するコンタクトホールの位
置合わせ余裕のみを考慮すればよいトランジスタのドレ
イン領域と比較して、トランジスタのソース領域の面積
が大きくなっている。
ンジスタのソース領域に隣接してサブコンタクトを形成
し、ソースとサブコンタクトを共通電位としているが、
従来の半導体装置においては、ゲート電極６０２とサブ
コンタクト領域６０４間の位置合わせ余裕６０９、ある
いは、ソース領域に対するコンタクトホールの位置合わ
せ余裕６１２、あるいは、サブコンタクト領域に対する
コンタクトホールの位置合わせ余裕６１０及び６１１が
必要であり、ゲート電極に対するコンタクトホールの位
置合わせ余裕のみを考慮すればよいトランジスタのドレ
イン領域と比較して、トランジスタのソース領域の面積
が大きくなっている。
【０００４】次に図６のＣ−Ｃ’の工程断面図を図７に
示す。図７の７０１は第二導電型のウエルが形成された
半導体基板、７０２が素子分離絶縁膜、７０３がゲート
絶縁膜、７０４がゲート電極、７０５がサイドウォール
スペーサ、７０６が第一導電型高濃度不純物により形成
されたドレイン領域、７０７が第一導電型高濃度不純物
により形成されたソース領域、７０８がウエル（半導体
基板）との接続を行うための第二導伝型高濃度不純物層
により形成されたサブコンタクト領域、７０９が層間絶
縁膜、７１０がメタル配線層である。
示す。図７の７０１は第二導電型のウエルが形成された
半導体基板、７０２が素子分離絶縁膜、７０３がゲート
絶縁膜、７０４がゲート電極、７０５がサイドウォール
スペーサ、７０６が第一導電型高濃度不純物により形成
されたドレイン領域、７０７が第一導電型高濃度不純物
により形成されたソース領域、７０８がウエル（半導体
基板）との接続を行うための第二導伝型高濃度不純物層
により形成されたサブコンタクト領域、７０９が層間絶
縁膜、７１０がメタル配線層である。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
技術を用いた半導体装置においては、トランジスタの面
積を縮小するために、トランジスタのソース領域に隣接
してサブコンタクトを形成しているが、ゲート電極とサ
ブコンタクト領域間の位置合わせ余裕、あるいは、ソー
ス領域に対するコンタクトホールの位置合わせ余裕、あ
るいは、サブコンタクト領域に対するコンタクトホール
の位置合わせ余裕が必要であり、ゲート電極に対するコ
ンタクトホールの位置合わせ余裕のみを考慮すればよい
トランジスタのドレイン領域と比較して、トランジスタ
のソース領域の面積が大きくなってしまう。
技術を用いた半導体装置においては、トランジスタの面
積を縮小するために、トランジスタのソース領域に隣接
してサブコンタクトを形成しているが、ゲート電極とサ
ブコンタクト領域間の位置合わせ余裕、あるいは、ソー
ス領域に対するコンタクトホールの位置合わせ余裕、あ
るいは、サブコンタクト領域に対するコンタクトホール
の位置合わせ余裕が必要であり、ゲート電極に対するコ
ンタクトホールの位置合わせ余裕のみを考慮すればよい
トランジスタのドレイン領域と比較して、トランジスタ
のソース領域の面積が大きくなってしまう。
【０００６】そこで、本発明はそのような問題を解決す
るためのものであり、その目的とするところは、トラン
ジスタのソース領域と基板電位をとるサブコンタクト領
域が隣接し、前記ソース領域と前記サブコンタクト領域
が共通電位となっているトランジスタにおいて、サブコ
ンタクト領域の占有面積及びソース領域の占有面積を小
さくすることが可能となる半導体装置及びその製造方法
を提供することである。
るためのものであり、その目的とするところは、トラン
ジスタのソース領域と基板電位をとるサブコンタクト領
域が隣接し、前記ソース領域と前記サブコンタクト領域
が共通電位となっているトランジスタにおいて、サブコ
ンタクト領域の占有面積及びソース領域の占有面積を小
さくすることが可能となる半導体装置及びその製造方法
を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体装置とそ
の製造方法は、トランジスタのソース領域と基板電位を
とるサブコンタクト領域が隣接し、前記ソース領域と前
記サブコンタクト領域が共通電位となっている半導体装
置において、トランジスタのソース領域とサブコンタク
ト領域が高融点金属シリサイドをもちいて接続されてい
ることを特徴とする。
の製造方法は、トランジスタのソース領域と基板電位を
とるサブコンタクト領域が隣接し、前記ソース領域と前
記サブコンタクト領域が共通電位となっている半導体装
置において、トランジスタのソース領域とサブコンタク
ト領域が高融点金属シリサイドをもちいて接続されてい
ることを特徴とする。
【０００８】あるいは、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置において、前記サブコンタクト領域の不純物
が半導体基板と同一であることを特徴とする。
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置において、前記サブコンタクト領域の不純物
が半導体基板と同一であることを特徴とする。
【０００９】あるいは、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置において、トランジスタのソース領域と素子
分離絶縁膜のスペースによって自己整合的にサブコンタ
クト領域が決定されていることを特徴とする。
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置において、トランジスタのソース領域と素子
分離絶縁膜のスペースによって自己整合的にサブコンタ
クト領域が決定されていることを特徴とする。
【００１０】あるいは、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置の製造方法において、素子分離絶縁膜、ゲー
ト電極をマスクとして、自己整合的に第一導電型のソー
ス、ドレインが形成されている工程と、フォトリソグラ
フィー及びエッチングによりサブコンタクトとなる素子
分離絶縁膜を除去する工程と、ゲート電極側壁のサイド
ウォールスペーサと素子分離絶縁膜をマスクとして、自
己整合的にソース、ドレイン及びサブコンタクト上に高
融点金属シリサイドを形成する工程を具備することを特
徴とする。
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
半導体装置の製造方法において、素子分離絶縁膜、ゲー
ト電極をマスクとして、自己整合的に第一導電型のソー
ス、ドレインが形成されている工程と、フォトリソグラ
フィー及びエッチングによりサブコンタクトとなる素子
分離絶縁膜を除去する工程と、ゲート電極側壁のサイド
ウォールスペーサと素子分離絶縁膜をマスクとして、自
己整合的にソース、ドレイン及びサブコンタクト上に高
融点金属シリサイドを形成する工程を具備することを特
徴とする。
【００１１】
【作用】本発明の上記の構成によれば、サブコンタクト
領域とソース領域を高融点金属シリサイド層で接続し、
ソース領域からコンタクトホールを介してメタル配線に
接続をおこなっているため、サブコンタクト領域にメタ
ル配線と直接接続するためのコンタクトホールを形成す
る必要がない。
領域とソース領域を高融点金属シリサイド層で接続し、
ソース領域からコンタクトホールを介してメタル配線に
接続をおこなっているため、サブコンタクト領域にメタ
ル配線と直接接続するためのコンタクトホールを形成す
る必要がない。
【００１２】よって、サブコンタクト領域のコンタクト
ホールがなくなるため、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
トランジスタにおいて、サブコンタクト領域の占有面積
及びソース領域の占有面積を小さくすることができる。
ホールがなくなるため、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
トランジスタにおいて、サブコンタクト領域の占有面積
及びソース領域の占有面積を小さくすることができる。
【００１３】また、サブコンタクト領域がトランジスタ
のソース領域と素子分離絶縁膜のスペースによって自己
整合的にサブコンタクト領域が決定されているため、ト
ランジスタのソース領域と基板電位をとるサブコンタク
ト領域が隣接し、前記ソース領域と前記サブコンタクト
領域が共通電位となっているトランジスタにおいて、サ
ブコンタクト領域の占有面積を小さくすることができ
る。
のソース領域と素子分離絶縁膜のスペースによって自己
整合的にサブコンタクト領域が決定されているため、ト
ランジスタのソース領域と基板電位をとるサブコンタク
ト領域が隣接し、前記ソース領域と前記サブコンタクト
領域が共通電位となっているトランジスタにおいて、サ
ブコンタクト領域の占有面積を小さくすることができ
る。
【００１４】
【発明の実施の形態】以下、本発明についての代表的な
一実施例を図１に示されたレイアウト図を用いて説明す
る。図１の１０１はトランジスタのフィールド（アクテ
ィブ）領域、１０２はゲート電極、１０３はトランジス
タのソース及びドレインとなる第一導電型の不純物拡散
層、１０４はトランジスタのウエル（半導体基板）との
接続を行うためのサブコンタクトとなる第二導伝型の不
純物拡散層、１０５はコンタクトホール、１０６はトラ
ンジスタのドレイン配線、１０７はトランジスタのソー
ス及びサブコンタクトの共通配線、１０８はトランジス
タのゲート配線を示すパターンレイアウトである。
一実施例を図１に示されたレイアウト図を用いて説明す
る。図１の１０１はトランジスタのフィールド（アクテ
ィブ）領域、１０２はゲート電極、１０３はトランジス
タのソース及びドレインとなる第一導電型の不純物拡散
層、１０４はトランジスタのウエル（半導体基板）との
接続を行うためのサブコンタクトとなる第二導伝型の不
純物拡散層、１０５はコンタクトホール、１０６はトラ
ンジスタのドレイン配線、１０７はトランジスタのソー
ス及びサブコンタクトの共通配線、１０８はトランジス
タのゲート配線を示すパターンレイアウトである。
【００１５】図１に示されているように、前記サブコン
タクト領域１０４には、メタル配線と直接接続するため
のコンタクトホールを存在していない。よって、サブコ
ンタクト領域とゲート電極間の位置合わせ余裕１０９と
サブコンタクト領域とソース領域のコンタクトホールの
位置合わせ余裕１１０にのみを考慮すればよいため、サ
ブコンタクト領域の占有面積が縮小可能となっている。
タクト領域１０４には、メタル配線と直接接続するため
のコンタクトホールを存在していない。よって、サブコ
ンタクト領域とゲート電極間の位置合わせ余裕１０９と
サブコンタクト領域とソース領域のコンタクトホールの
位置合わせ余裕１１０にのみを考慮すればよいため、サ
ブコンタクト領域の占有面積が縮小可能となっている。
【００１６】次に図１のＡ−Ａ’の工程断面図を図２
（ａ）に示す。図２（ａ）の２０１は第二導電型のウエ
ルが形成された半導体基板、２０２が素子分離絶縁膜、
２０３がゲート絶縁膜、２０４がゲート電極、２０５が
サイドウォールスペーサ、２０６が第一導電型高濃度不
純物により形成されたドレイン領域、２０７が第一導電
型高濃度不純物により形成されたソース領域、７０８が
ウエル（半導体基板）との接続を行うための第二導伝型
高濃度不純物により形成されたサブコンタクト領域、２
０９が高融点金属シリサイド層、２１０が層間絶縁膜、
２１１がメタル配線層である。前記第一導電型のソース
領域２０７と前記第二導伝型のサブコンタクト領域２０
８は前記高融点金属シリサイド層２０９を用いて接続さ
れている。
（ａ）に示す。図２（ａ）の２０１は第二導電型のウエ
ルが形成された半導体基板、２０２が素子分離絶縁膜、
２０３がゲート絶縁膜、２０４がゲート電極、２０５が
サイドウォールスペーサ、２０６が第一導電型高濃度不
純物により形成されたドレイン領域、２０７が第一導電
型高濃度不純物により形成されたソース領域、７０８が
ウエル（半導体基板）との接続を行うための第二導伝型
高濃度不純物により形成されたサブコンタクト領域、２
０９が高融点金属シリサイド層、２１０が層間絶縁膜、
２１１がメタル配線層である。前記第一導電型のソース
領域２０７と前記第二導伝型のサブコンタクト領域２０
８は前記高融点金属シリサイド層２０９を用いて接続さ
れている。
【００１７】次に図１のＡ−Ａ’の他の工程断面図を図
２（ｂ）に示す。サブコンタクト領域２１２により、第
二導電型の半導体基板２０１と前記第一導電型のソース
領域２０７が、前記高融点金属シリサイド層２０９を用
いて接続されている構造である。前記サブコンタクト領
域の不純物は、第二導電型のウエルが形成された半導体
基板と同一の導電型及び不純物濃度となっている。 以上のパターンレイアウト及び構造を用いることによ
り、トランジスタのソース領域と基板電位をとるサブコ
ンタクト領域が隣接し、前記ソース領域と前記サブコン
タクト領域が共通電位となっているトランジスタにおい
て、サブコンタクト領域の占有面積及びソース領域の占
有面積を小さくすることが実現できる。
２（ｂ）に示す。サブコンタクト領域２１２により、第
二導電型の半導体基板２０１と前記第一導電型のソース
領域２０７が、前記高融点金属シリサイド層２０９を用
いて接続されている構造である。前記サブコンタクト領
域の不純物は、第二導電型のウエルが形成された半導体
基板と同一の導電型及び不純物濃度となっている。 以上のパターンレイアウト及び構造を用いることによ
り、トランジスタのソース領域と基板電位をとるサブコ
ンタクト領域が隣接し、前記ソース領域と前記サブコン
タクト領域が共通電位となっているトランジスタにおい
て、サブコンタクト領域の占有面積及びソース領域の占
有面積を小さくすることが実現できる。
【００１８】次に、本発明についての他の代表的な一実
施例を図３に示されたレイアウト図を用いて説明する。
図３の３０１はトランジスタのフィールド（アクティ
ブ）領域、３０２はゲート電極、３０３はトランジスタ
のソース及びドレインとなる第一導電型の不純物拡散
層、３０４はトランジスタのウエル（半導体基板）との
接続を行うためのサブコンタクトを形成のため、素子分
離絶縁膜をエッチングする領域、３０５はコンタクトホ
ール、３０６はトランジスタのドレイン配線、３０７は
トランジスタのソース及びサブコンタクトの共通配線、
３０８はトランジスタのゲート配線を示すパターンレイ
アウトである。
施例を図３に示されたレイアウト図を用いて説明する。
図３の３０１はトランジスタのフィールド（アクティ
ブ）領域、３０２はゲート電極、３０３はトランジスタ
のソース及びドレインとなる第一導電型の不純物拡散
層、３０４はトランジスタのウエル（半導体基板）との
接続を行うためのサブコンタクトを形成のため、素子分
離絶縁膜をエッチングする領域、３０５はコンタクトホ
ール、３０６はトランジスタのドレイン配線、３０７は
トランジスタのソース及びサブコンタクトの共通配線、
３０８はトランジスタのゲート配線を示すパターンレイ
アウトである。
【００１９】次に図３のＢ−Ｂ’の工程断面図を図４に
示す。図４の４０１は第二導電型のウエルが形成された
半導体基板、４０２が素子分離絶縁膜、４０３がゲート
絶縁膜、４０４がゲート電極、４０５がサイドウォール
スペーサ、４０６が第一導電型高濃度不純物により形成
されたドレイン領域、４０７が第一導電型高濃度不純物
により形成されたソース領域、４０８が高融点金属シリ
サイド層、４０９がウエル（半導体基板）との接続を行
うために前記素子分離絶縁膜４０２を除去し形成された
サブコンタクト領域、４１０が層間絶縁膜、４１１がメ
タル配線層である。前記第一導電型のソース領域４０７
と前記第二導伝型のサブコンタクト領域４０９は前記高
融点金属シリサイド層４０８を用いて接続されている。
また、サブコンタクト領域４０９には、高濃度の第一導
電型のソース不純物拡散層が存在しないため、第二導電
型のウエルが形成された半導体基板４０１との接続が可
能となっている。
示す。図４の４０１は第二導電型のウエルが形成された
半導体基板、４０２が素子分離絶縁膜、４０３がゲート
絶縁膜、４０４がゲート電極、４０５がサイドウォール
スペーサ、４０６が第一導電型高濃度不純物により形成
されたドレイン領域、４０７が第一導電型高濃度不純物
により形成されたソース領域、４０８が高融点金属シリ
サイド層、４０９がウエル（半導体基板）との接続を行
うために前記素子分離絶縁膜４０２を除去し形成された
サブコンタクト領域、４１０が層間絶縁膜、４１１がメ
タル配線層である。前記第一導電型のソース領域４０７
と前記第二導伝型のサブコンタクト領域４０９は前記高
融点金属シリサイド層４０８を用いて接続されている。
また、サブコンタクト領域４０９には、高濃度の第一導
電型のソース不純物拡散層が存在しないため、第二導電
型のウエルが形成された半導体基板４０１との接続が可
能となっている。
【００２０】次に、図３の製造方法の一実施例を図５
（ａ）〜（ｃ）に示された工程断面図を用いて説明す
る。
（ａ）〜（ｃ）に示された工程断面図を用いて説明す
る。
【００２１】まず、第二導電型のウエルが形成された半
導体基板５０１にＬＯＣＯＳ法等を用いて素子分離絶縁
膜５０２を形成後、ゲート絶縁膜５０３を熱酸化等によ
り形成する。次に多結晶シリコン等を化学気相成長（Ｃ
ＶＤ）法により形成し、フォトリソグラフィー及びエッ
チングを用いたパターニングによりゲート電極５０４を
形成する。次に、ゲート電極と半導体基板を分離するた
めのサイドウォールスペーサ５０５をＣＶＤ法による酸
化膜形成及び異方性の全面エッチングにより自己整合的
に形成する。そして、フォトリソグラフィーによりソー
ス及びドレインとなる第一導電型の不純物拡散層領域を
パターニングし、イオン打ち込み法により第一導電型の
ドレイン領域５０６及び第一導電型のソース領域５０７
を形成する。前記ソース、ドレイン領域は、フォトレジ
スト及びゲート電極及び素子分離絶縁膜により自己整合
的に形成されている。この状態を示す図が図５（ａ）で
ある。
導体基板５０１にＬＯＣＯＳ法等を用いて素子分離絶縁
膜５０２を形成後、ゲート絶縁膜５０３を熱酸化等によ
り形成する。次に多結晶シリコン等を化学気相成長（Ｃ
ＶＤ）法により形成し、フォトリソグラフィー及びエッ
チングを用いたパターニングによりゲート電極５０４を
形成する。次に、ゲート電極と半導体基板を分離するた
めのサイドウォールスペーサ５０５をＣＶＤ法による酸
化膜形成及び異方性の全面エッチングにより自己整合的
に形成する。そして、フォトリソグラフィーによりソー
ス及びドレインとなる第一導電型の不純物拡散層領域を
パターニングし、イオン打ち込み法により第一導電型の
ドレイン領域５０６及び第一導電型のソース領域５０７
を形成する。前記ソース、ドレイン領域は、フォトレジ
スト及びゲート電極及び素子分離絶縁膜により自己整合
的に形成されている。この状態を示す図が図５（ａ）で
ある。
【００２２】次に、フォトリソグラフィーによりトラン
ジスタのウエル（半導体基板）との接続を行うための領
域以外にフォトレジスト４０８を残し、エッチングによ
り素子分離絶縁膜のみを選択的に除去する。素子分離絶
縁膜が酸化膜の場合のエッチングの手法としては、約
０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワーで行
うＣＨＦ３とＣＦ４を用いた異方性のドライエッチング
が挙げられる。前記ソース領域は、フォトレジスト及び
ゲート電極及び素子分離絶縁膜により選択的に形成され
ているため、素子分離絶縁膜をエッチングにより除去し
たた領域（サブコンタクト領域）に、第一導電型のソー
ス領域は存在しない。この状態を示す図が図５（ｂ）で
ある。
ジスタのウエル（半導体基板）との接続を行うための領
域以外にフォトレジスト４０８を残し、エッチングによ
り素子分離絶縁膜のみを選択的に除去する。素子分離絶
縁膜が酸化膜の場合のエッチングの手法としては、約
０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワーで行
うＣＨＦ３とＣＦ４を用いた異方性のドライエッチング
が挙げられる。前記ソース領域は、フォトレジスト及び
ゲート電極及び素子分離絶縁膜により選択的に形成され
ているため、素子分離絶縁膜をエッチングにより除去し
たた領域（サブコンタクト領域）に、第一導電型のソー
ス領域は存在しない。この状態を示す図が図５（ｂ）で
ある。
【００２３】そして、フォトレジスト除去後、全面にチ
タン等の高融点金属をスパッタリング法等により形成す
る。次に、７００度〜８００度の温度で数十秒ランプア
ニールを施した後、アンモニア及び過酸化水素水及び水
により形成されたエッチング液により絶縁膜上の高融点
金属のみを除去することにより、選択的に高融点金属シ
リサイド５０９を形成する。また、サブコンタクト領域
４１０には、高濃度の第一導電型のソース不純物拡散層
が存在しないため、第二導電型のウエルが形成された半
導体基板５０１と高融点金属シリサイド５０９の接続が
可能となっている。この状態を示す図が図５（ｃ）であ
る。
タン等の高融点金属をスパッタリング法等により形成す
る。次に、７００度〜８００度の温度で数十秒ランプア
ニールを施した後、アンモニア及び過酸化水素水及び水
により形成されたエッチング液により絶縁膜上の高融点
金属のみを除去することにより、選択的に高融点金属シ
リサイド５０９を形成する。また、サブコンタクト領域
４１０には、高濃度の第一導電型のソース不純物拡散層
が存在しないため、第二導電型のウエルが形成された半
導体基板５０１と高融点金属シリサイド５０９の接続が
可能となっている。この状態を示す図が図５（ｃ）であ
る。
【００２４】そして、通常通り層間絶縁膜及びメタル配
線を形成することにより、図４の工程断面図の形態を得
ることができる。
線を形成することにより、図４の工程断面図の形態を得
ることができる。
【００２５】以上の製造方法及びパターンレイアウトを
用いることにより、第一導電型のソース領域と第二導伝
型のサブコンタクト領域を前記高融点金属シリサイド層
を用いて接続することが可能となっている。また、サブ
コンタクト領域が、ソース領域と素子分離絶縁膜との間
に自己整合的に形成されているため、サブコンタクト領
域とソース領域の位置合わせ余裕は必要ない。よって、
トランジスタのソース領域と基板電位をとるサブコンタ
クト領域が隣接し、前記ソース領域と前記サブコンタク
ト領域が共通電位となっているトランジスタにおいて、
サブコンタクト領域の占有面積及びソース領域の占有面
積を小さくすることが実現できる。
用いることにより、第一導電型のソース領域と第二導伝
型のサブコンタクト領域を前記高融点金属シリサイド層
を用いて接続することが可能となっている。また、サブ
コンタクト領域が、ソース領域と素子分離絶縁膜との間
に自己整合的に形成されているため、サブコンタクト領
域とソース領域の位置合わせ余裕は必要ない。よって、
トランジスタのソース領域と基板電位をとるサブコンタ
クト領域が隣接し、前記ソース領域と前記サブコンタク
ト領域が共通電位となっているトランジスタにおいて、
サブコンタクト領域の占有面積及びソース領域の占有面
積を小さくすることが実現できる。
【００２６】
【発明の効果】本発明の構成によれば、サブコンタクト
領域とソース領域を高融点金属シリサイド層で接続し、
ソース領域からコンタクトホールを介してメタル配線に
接続をおこなっているため、サブコンタクト領域にメタ
ル配線と直接接続するためのコンタクトホールを形成す
る必要がない。
領域とソース領域を高融点金属シリサイド層で接続し、
ソース領域からコンタクトホールを介してメタル配線に
接続をおこなっているため、サブコンタクト領域にメタ
ル配線と直接接続するためのコンタクトホールを形成す
る必要がない。
【００２７】よって、サブコンタクト領域のコンタクト
ホールがなくなるため、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
トランジスタにおいて、サブコンタクト領域の占有面積
及びソース領域の占有面積を小さくすることが可能とな
る半導体装置を提供することができる。
ホールがなくなるため、トランジスタのソース領域と基
板電位をとるサブコンタクト領域が隣接し、前記ソース
領域と前記サブコンタクト領域が共通電位となっている
トランジスタにおいて、サブコンタクト領域の占有面積
及びソース領域の占有面積を小さくすることが可能とな
る半導体装置を提供することができる。
【００２８】また、サブコンタクト領域がトランジスタ
のソース領域と素子分離絶縁膜のスペースによって自己
整合的にサブコンタクト領域が決定されているため、ト
ランジスタのソース領域と基板電位をとるサブコンタク
ト領域が隣接し、前記ソース領域と前記サブコンタクト
領域が共通電位となっているトランジスタにおいて、サ
ブコンタクト領域の占有面積を小さくすることが可能と
なる半導体装置及びその製造方法を提供することができ
る。
のソース領域と素子分離絶縁膜のスペースによって自己
整合的にサブコンタクト領域が決定されているため、ト
ランジスタのソース領域と基板電位をとるサブコンタク
ト領域が隣接し、前記ソース領域と前記サブコンタクト
領域が共通電位となっているトランジスタにおいて、サ
ブコンタクト領域の占有面積を小さくすることが可能と
なる半導体装置及びその製造方法を提供することができ
る。
【図１】本発明の半導体装置の一実施例を示すレイアウ
ト図。
ト図。
【図２】本発明の半導体装置の一実施例を示す工程断面
図。
図。
【図３】本発明の半導体装置の他の一実施例を示すレイ
アウト図。
アウト図。
【図４】本発明の半導体装置の他の一実施例を示す工程
断面図。
断面図。
【図５】本発明の半導体装置の製造方法の一実施例を示
す工程断面図。
す工程断面図。
【図６】従来の半導体装置を示すレイアウト図。
【図７】従来の半導体装置を示す工程断面図。
１０１ フィールド（アクティブ） １０２ ゲート電極 １０３ ソース、ドレイン １０４ サブコンタクト １０５ コンタクトホール １０６ ドレイン配線 １０７ ソース、サブコンタクト共通配線 １０８ ゲート配線 １０９ サブコンタクトとゲート電極間の位置合わせ余
裕 １１０ サブコンタクトとソースのコンタクトホールの
位置合わせ余裕 ２０１ 半導体基板 ２０２ 素子分離絶縁膜 ２０３ ゲート絶縁膜 ２０４ ゲート電極 ２０５ サイドウォールスペーサ ２０６ ドレイン ２０７ ソース ２０８ サブコンタクト ２０９ 高融点金属シリサイド層 ２１０ 層間絶縁膜 ２１１ メタル配線層 ２１２ サブコンタクト ３０１ フィールド（アクティブ） ３０２ ゲート電極 ３０３ ソース、ドレイン ３０４ サブコンタクトエッチング領域 ３０５ コンタクトホール ３０６ ドレイン配線 ３０７ ソース、サブコンタクト共通配線 ３０８ ゲート配線 ４０１ 半導体基板 ４０２ 素子分離絶縁膜 ４０３ ゲート絶縁膜 ４０４ ゲート電極 ４０５ サイドウォールスペーサ ４０６ ドレイン ４０７ ソース ４０８ 高融点金属シリサイド層 ４０９ サブコンタクト ４１０ 層間絶縁膜 ４１１ メタル配線層 ５０１ 半導体基板 ５０２ 素子分離絶縁膜 ５０３ ゲート絶縁膜 ５０４ ゲート電極 ５０５ サイドウォールスペーサ ５０６ ドレイン ５０７ ソース ５０８ フォトレジスト ５０９ 高融点金属シリサイド層 ５１０ サブコンタクト ６０１ フィールド（アクティブ） ６０２ ゲート電極 ６０３ ソース、ドレイン ６０４ サブコンタクト ６０５ コンタクトホール ６０６ ドレイン配線 ６０７ ソース、サブコンタクト共通配線 ６０８ ゲート配線 ６０９ サブコンタクトとゲート電極間の位置合わせ余
裕 ６１０ サブコンタクトとサブコンタクトのコンタクト
ホールの位置合わせ余裕 ６１１ サブコンタクトとサブコンタクトのコンタクト
ホールの位置合わせ余裕 ６１２ ソースとソースのコンタクトホールの位置合わ
せ余裕 ７０１ 半導体基板 ７０２ 素子分離絶縁膜 ７０３ ゲート絶縁膜 ７０４ ゲート電極 ７０５ サイドウォールスペーサ ７０６ ドレイン ７０７ ソース ７０８ サブコンタクト ７０９ 層間絶縁膜 ７１０ メタル配線層
裕 １１０ サブコンタクトとソースのコンタクトホールの
位置合わせ余裕 ２０１ 半導体基板 ２０２ 素子分離絶縁膜 ２０３ ゲート絶縁膜 ２０４ ゲート電極 ２０５ サイドウォールスペーサ ２０６ ドレイン ２０７ ソース ２０８ サブコンタクト ２０９ 高融点金属シリサイド層 ２１０ 層間絶縁膜 ２１１ メタル配線層 ２１２ サブコンタクト ３０１ フィールド（アクティブ） ３０２ ゲート電極 ３０３ ソース、ドレイン ３０４ サブコンタクトエッチング領域 ３０５ コンタクトホール ３０６ ドレイン配線 ３０７ ソース、サブコンタクト共通配線 ３０８ ゲート配線 ４０１ 半導体基板 ４０２ 素子分離絶縁膜 ４０３ ゲート絶縁膜 ４０４ ゲート電極 ４０５ サイドウォールスペーサ ４０６ ドレイン ４０７ ソース ４０８ 高融点金属シリサイド層 ４０９ サブコンタクト ４１０ 層間絶縁膜 ４１１ メタル配線層 ５０１ 半導体基板 ５０２ 素子分離絶縁膜 ５０３ ゲート絶縁膜 ５０４ ゲート電極 ５０５ サイドウォールスペーサ ５０６ ドレイン ５０７ ソース ５０８ フォトレジスト ５０９ 高融点金属シリサイド層 ５１０ サブコンタクト ６０１ フィールド（アクティブ） ６０２ ゲート電極 ６０３ ソース、ドレイン ６０４ サブコンタクト ６０５ コンタクトホール ６０６ ドレイン配線 ６０７ ソース、サブコンタクト共通配線 ６０８ ゲート配線 ６０９ サブコンタクトとゲート電極間の位置合わせ余
裕 ６１０ サブコンタクトとサブコンタクトのコンタクト
ホールの位置合わせ余裕 ６１１ サブコンタクトとサブコンタクトのコンタクト
ホールの位置合わせ余裕 ６１２ ソースとソースのコンタクトホールの位置合わ
せ余裕 ７０１ 半導体基板 ７０２ 素子分離絶縁膜 ７０３ ゲート絶縁膜 ７０４ ゲート電極 ７０５ サイドウォールスペーサ ７０６ ドレイン ７０７ ソース ７０８ サブコンタクト ７０９ 層間絶縁膜 ７１０ メタル配線層
Claims (4)
- 【請求項１】トランジスタのソース領域と基板電位をと
るサブコンタクト領域が隣接し、前記ソース領域と前記
サブコンタクト領域が共通電位となっている半導体装置
において、トランジスタのソース領域とサブコンタクト
領域が高融点金属シリサイドをもちいて接続されている
ことを特徴とする半導体装置。 - 【請求項２】トランジスタのソース領域と基板電位をと
るサブコンタクト領域が隣接し、前記ソース領域と前記
サブコンタクト領域が共通電位となっている半導体装置
において、請求項１の記載のサブコンタクト領域の不純
物が半導体基板と同一であることを特徴とする半導体装
置。 - 【請求項３】トランジスタのソース領域と基板電位をと
るサブコンタクト領域が隣接し、前記ソース領域と前記
サブコンタクト領域が共通電位となっている半導体装置
において、トランジスタのソース領域と素子分離絶縁膜
のスペースによって自己整合的にサブコンタクト領域が
決定されていることを特徴とする半導体装置。 - 【請求項４】トランジスタのソース領域と基板電位をと
るサブコンタクト領域が隣接し、前記ソース領域と前記
サブコンタクト領域が共通電位となっている半導体装置
の製造方法において、素子分離絶縁膜、ゲート電極をマ
スクとして、自己整合的に第一導電型のソース、ドレイ
ンが形成されている工程と、フォトリソグラフィー及び
エッチングによりサブコンタクトとなる素子分離絶縁膜
を除去する工程と、ゲート電極側壁のサイドウォールス
ペーサと素子分離絶縁膜をマスクとして、自己整合的に
ソース、ドレイン及びサブコンタクト上に高融点金属シ
リサイドを形成する工程を具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9799898A JPH11297997A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9799898A JPH11297997A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297997A true JPH11297997A (ja) | 1999-10-29 |
Family
ID=14207339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9799898A Withdrawn JPH11297997A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297997A (ja) |
-
1998
- 1998-04-09 JP JP9799898A patent/JPH11297997A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |