JPH11305992A - データ一致検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較対象となる情報データのビット長がメモ
リのアクセス単位よりも長い場合においても、メモリ内
に格納されている複数のデータ各々との一致検出を高速
に実施することが出来るデータ一致検出装置を提供する
ことを目的とする。 【解決手段】 入力された情報データと、メモリ内に予
め格納されているメモリデータ各々との一致検出を行う
にあたり、各メモリデータ中の一部のデータビット群を
メモリから読み出してから各メモリデータ中の他のデー
タビット群を上記メモリから読み出して上記情報データ
との比較を行う。ここで、メモリから読み出された上記
一部のデータビット群と上記情報データとを比較した結
果、両者が既に不一致であると判定された場合には、こ
のメモリデータ中の他のデータビット群に対する読み出
しを行わないようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報データ同士を
比較して一致検出を行うデータ一致検出装置に関する。

【０００２】

【従来の技術】かかるデータ一致検出装置として、外部
供給された情報データと、メモリ内に予め格納されてい
る複数のメモリデータ各々とのデータ比較を行って一致
したものを検出するものがある。ここで、上記メモリに
おけるアクセス単位（例えば、８ビット）は決められて
いる。よって、かかるデータ一致検出装置により、この
メモリのアクセス単位よりも長いデータ長のデータ同士
を比較対象とするには、複数回に分けた処理を行う必要
がある。

【０００３】例えば、外部供給された１ワード：２９ビ
ットの情報データと、アクセス単位が８ビットのメモリ
内に格納されている１ワード：２９ビットのメモリデー
タとのデータ一致検出を行うには、先ず、外部供給され
てくる１ワード：２９ビットの入力情報データを８ビッ
ト毎に取り込む。次に、メモリから、８、８、８、及び
５ビットの如く４回に分けて１ワード分（２９ビット）
のメモリデータを読み出し、これを上記入力情報データ
と比較するのである。

【０００４】このように、上記データ一致検出装置にお
いては、比較対象となるデータの１ワードのビット長が
メモリのアクセス単位よりも長くなると、かかるメモリ
に対するアクセス回数が増えて、データ処理に時間が掛
かるという問題があった。

【０００５】

【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、比較対象となる情報
データのビット長がメモリのアクセス単位よりも長い場
合においても、高速にデータの一致検出処理を行うこと
が出来るデータ一致検出装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明によるデータ一致
検出装置は、入力された情報データと、メモリ内に予め
格納されている複数のメモリデータ各々との一致検出を
行うデータ一致検出装置であって、前記メモリから前記
メモリデータ各々中の一部のデータビット群を順次読み
出してから前記メモリデータ各々中の他のデータビット
群を順次読み出すメモリ読出制御手段と、前記メモリか
ら読み出された前記データビット群と前記メモリデータ
中における前記データビット群のビット桁に対応した前
記情報データ中のビット群とを比較して両者が一致して
いるか否かを示す比較結果を得る比較手段と、前記メモ
リデータ各々に対応させて前記比較結果を一致フラグ情
報として順次記憶するフラグレジスタとを有し、前記メ
モリ読出制御手段は、前記一致フラグ情報が一致を示す
場合にはこの一致フラグ情報にて示される前記他のデー
タビット群に対する読み出しを行う一方、前記一致フラ
グ情報が不一致を示す場合にはこの一致フラグ情報にて
示される前記他のデータビット群に対する読み出しは行
わない。

【０００７】

【作用】本発明によるデータ一致検出装置においては、
入力された情報データと、メモリ内に予め格納されてい
るメモリデータ各々との一致検出を行うにあたり、各メ
モリデータ中の一部のデータビット群をメモリから読み
出してから各メモリデータ中の他のデータビット群を上
記メモリから読み出して上記情報データとの比較を行
う。ここで、メモリから読み出された上記一部のデータ
ビット群と上記情報データとを比較した結果、両者が既
に不一致であると判定された場合には、このメモリデー
タ中の他のデータビット群に対する読み出しを行わない
ようにしている。よって、メモリに対する余分な読み出
し動作が省かれるので、高速なデータ一致検出処理が為
されるようになるのである。

【０００８】

【発明の実施の形態】図１は、本発明によるデータ一致
検出装置の構成を示す図である。尚、図１に示されるデ
ータ一致検出装置は、外部供給された１ワード：２９ビ
ットの入力情報データと、メモリに予め格納されている
１６ワード分のメモリデータ各々との比較を行い、その
一致を検出するものである。

【０００９】メモリ２１は、例えば８ビット単位にてデ
ータの読み書きが可能なものである。尚、かかるメモリ
２１には、図２に示されるが如き形態にて１ワード：２
９ビットからなるメモリデータが１６ワード分だけ予め
格納されているものとする。例えば、第１ワードとして
のメモリデータＤ０_0-28は、８、８、８、５ビットに分
割されて夫々アドレス[００h]、[０１h]、[０２h]、[０
３h]に格納されている。同様に、第２ワードとしてのメ
モリデータＤ１_0-28も、８、８、８、５ビットに分割さ
れて夫々アドレス[１０h]、[１１h]、[１２h]、[１３h]
に格納されている。この際、８ビットアドレスの内の上
位４ビット（以下、ハイアドレスと称する）が、１ワー
ド分（２９ビット）の格納アドレスを示すものとなる。
一方、８ビットアドレスの内の下位４ビット（以下、ロ
ーアドレスと称する）は、１ワード中における第０〜第
７ビット、第８〜第１５ビット、第１６〜第２３ビッ
ト、第２４〜第２８ビット各々の格納位置を示してい
る。

【００１０】ハイアドレスカウンタ２７は、インバータ
２９によってシステムクロックＳＣＬＫを反転して得ら
れた反転システムクロックＳＣＬＫ’の立ち上がりエッ
ジに応じて"０"、"１"、"２"、・・・"１３"、"１４"、"１
５"なるカウント動作を繰り返す、いわゆる１６進カウ
ンタである。かかるハイアドレスカウンタ２７のカウン
ト値は、メモリ２１における８ビットアドレスの内の上
位４ビットを示すハイアドレスＨＡ_0-3としてメモリ２
１及びフラグレジスタ２３に夫々供給される。この際、
ハイアドレスカウンタ２７は、そのカウント値が"１５"
となる度にキャリーアウト信号ＣＯを発生し、これをロ
ーアドレスカウンタ２８に供給する。

【００１１】ローアドレスカウンタ２８は、かかるキャ
リーアウト信号ＣＯが供給される度に１カウントアップ
して"０"、"１"、"２"、"３"なるカウント動作を繰り返
す、いわゆる４進カウンタである。ローアドレスカウン
タ２８のカウント値は、メモリ２１における８ビットア
ドレスの内の下位４ビットを示すローアドレスＬＡ_{4- 7}
として、かかるメモリ２１に供給される。

【００１２】尚、これらハイアドレスカウンタ２７及び
ローアドレスカウンタ２８は、後述するリード信号ＲＤ
の論理レベルが"１"である期間中に限り前述した如きカ
ウント動作を実行する一方、かかるリード信号ＲＤの論
理レベルが"０"である期間中はディスエーブル状態とな
って上記カウント動作を停止する。すなわち、メモリ２
１によるデータ読出が為されている期間中は、ハイアド
レスカウンタ２７及びローアドレスカウンタ２８のカウ
ント動作は共に停止するのである。

【００１３】メモリ２１は、論理レベル"０"のリード信
号ＲＤに応じて、上記ハイアドレスＨＡ_0-3及びローア
ドレスＬＡ_4-7にて示される番地に格納されているメモ
リデータを８ビット毎に読み出し、これを比較器２２に
供給する。シリアルパラレル変換回路３０は、シリアル
形態にて順次外部から供給されてくる１ワード：２９ビ
ットの入力情報データＤＩ_0-28を８ビット単位にてパラ
レルデータに変換し、この際得られた入力情報データＤ
_0-7、Ｄ_8-15、Ｄ_16-23、Ｄ _24-28を比較器２２に順次供
給する。

【００１４】比較器２２は、この８ビット単位にて供給
された入力情報データと、メモリ２１から読み出された
メモリデータとを比較し、両者が一致していれば論理レ
ベル"０"、不一致であれば論理レベル"１"の比較結果信
号ＣＭＰを発生し、これをフラグレジスタ２３に供給す
る。フラグレジスタ２３は、インプットセレクタＩＳＥ
Ｌ、ＲＳフリップフロップＲ１〜Ｒ１６、並びにアウト
プットセレクタＯＳＥＬから構成される。

【００１５】インプットセレクタＩＳＥＬは、ＲＳフリ
ップフロップＲ１〜Ｒ１６の内から、上記ハイアドレス
カウンタ２７から供給されたハイアドレスＨＡ_0-3にて
示されるＲＳフリップフロップを択一的に選択し、この
選択したＲＳフリップフロップのリセット端子Ｒにのみ
上記比較結果信号ＣＭＰを供給する。ＲＳフリップフロ
ップＲ１〜Ｒ１６各々は、一旦、フラグ初期セット信号
に応じて全て論理レベル"１"にセットされる。その後、
これらＲＳフリップフロップＲ１〜Ｒ１６の内で、論理
レベル"１"の比較結果信号ＣＭＰが供給されたものは、
その記憶内容が論理レベル"０"にリセットされる。

【００１６】かかる動作により、フラグレジスタ２３に
おけるＲＳフリップフロップＲ１〜Ｒ１６各々には、外
部供給された入力情報データと、メモリ２１に格納され
ている１６ワード分のメモリデータ各々との一致結果を
示す一致フラグｆ１〜ｆ１６が、図２に示されるが如く
格納される。アウトプットセレクタＯＳＥＬは、これら
一致フラグｆ１〜ｆ１６の内から、上記ハイアドレスＨ
Ａ_0-3にて示される一致フラグのみを択一的に選択し、
この選択した一致フラグを一致信号ＥＱとしてアンドゲ
ート２５に供給する。

【００１７】ＪＫフリップフロップ２６のＪ端子には論
理レベル"１"に対応した電圧が固定供給され、そのクロ
ック入力端にはシステムクロックＳＣＬＫが供給され
る。かかる構成により、ＪＫフリップフロップ２６は、
システムクロックＳＣＬＫの立ち上がりエッジに応じて
論理レベル"１"及び"０"の状態が交互に反転するリード
信号ＲＤを発生し、これを上記メモリ２１、ハイアドレ
スカウンタ２７、及びローアドレスカウンタ２８の各々
に供給する。尚、かかるＪＫフリップフロップ２６のＫ
端子には、上記一致信号ＥＱ及びリード信号ＲＤの論理
積をとるアンドゲート２５の出力信号が供給されてい
る。よって、一致信号ＥＱの論理レベルが"０"、すなわ
ち、アウトプットセレクタＯＳＥＬにて選択された一致
フラグｆが不一致を示す場合には、ＪＫフリップフロッ
プ２６での上記反転動作は実施されず、論理レベル"１"
のリード信号ＲＤが出力されつづける。

【００１８】次に、図１に示されるデータ一致検出装置
によるデータ比較動作について、図３に示される概略動
作タイムチャートを参照しつつ説明する。図３に示され
るように、比較器２２は、外部から供給された１ワー
ド：２９ビットの入力情報データＤ_0-28と、メモリ２１
に格納されている１６ワードのメモリデータ各々との比
較を、第１〜第４比較サイクルの如き４段階に分けて実
施する。

【００１９】かかる比較サイクルの開始にあたり、先
ず、フラグレジスタ２３内のＲＳフリップフロップＲ１
〜Ｒ１６の全てはフラグ初期セットされ、夫々一致状態
を示す論理レベル"１"の記憶状態となる。ハイアドレス
カウンタ２７は、第１〜第４比較サイクルの各サイクル
内において"０"〜"１５"までのカウント動作を実施し、
そのカウント値に基づくハイアドレスＨＡ_0-3を発生す
る。一方、ローアドレスカウンタ２８は、第１〜第４比
較サイクルが切り替わる度にそのカウント値を１つだけ
カウントアップする。すなわち、ローアドレスカウンタ
２８は、上記第１〜第４比較サイクル期間に亘って"０"
〜"３"までのカウント動作を実施し、そのカウント値に
基づくローアドレスＬＡ_4-7を発生する。

【００２０】従って、第１比較サイクルでは、図２に示
されるが如くメモリ２１に格納されている第１ワード〜
第１６ワード各々の第０〜第７ビットのメモリデータＤ
０_{0- 7}、Ｄ１_0-7、Ｄ２_0-7、・・・、ＤＦ_0-7が順次読み
出される。よって、かかる第１比較サイクルにおいて比
較器２２は、外部供給されてくる１ワード分の入力情報
データＤ_0-28の内のＤ_0-7と、これらメモリデータＤ０
_0-7、Ｄ１_0-7、Ｄ２_0-7、・・・、ＤＦ_0-7各々との比較
を順次行う。この際、各ワード毎の比較結果は、フラグ
レジスタ２３内のＲＳフリップフロップＲ１〜Ｒ１６各
々の記憶内容に反映される。すなわち、かかる比較結果
が不一致を示す場合には、ＲＳフリップフロップの記憶
内容が論理レベル"１"から"０"にリセットされるのであ
る。例えば、上記入力情報データＤ_0-7と、メモリ２１
に格納されている第１ワードのメモリデータＤ０_0-7と
の比較結果が不一致である場合には、ＲＳフリップフロ
ップＲ１〜Ｒ１６の内のＲ１がリセットされ、その記憶
内容は論理レベル"１"から"０"に更新される。尚、比較
結果が一致を示す場合には、その記憶内容は更新されな
い。

【００２１】次に、第２比較サイクルでは、図２に示さ
れるが如くメモリ２１に格納されている第１ワード〜第
１６ワード各々の第８〜第１５ビットのメモリデータＤ
０_{8- 15}、Ｄ１_8-15、Ｄ２_8-15、・・・、ＤＦ_8-15が順次
読み出される。よって、かかる第２比較サイクルにおい
て比較器２２は、外部供給されてくる入力情報データＤ
_0-28の内のＤ_8-15と、これらメモリデータＤ０_8-15、Ｄ
１_8-15、Ｄ２_8-15、・・・、ＤＦ_8-15各々との比較を順
次行う。この際、各ワード毎の比較結果は、フラグレジ
スタ２３内のＲＳフリップフロップＲ１〜Ｒ１６に反映
される。すなわち、かかる比較結果が不一致を示す場合
には、ＲＳフリップフロップの記憶内容が論理レベル"
０"にリセットされるのである。尚、ＲＳフリップフロ
ップＲ１〜Ｒ１６の内、既にその記憶内容が不一致を示
す論理レベル"０"となっているものに対しては、その記
憶内容の更新は生じない。

【００２２】次に、第３比較サイクルでは、図２に示さ
れるが如くメモリ２１に格納されている第１ワード〜第
１６ワード各々の第１６〜第２３ビットのメモリデータ
Ｄ０ _16-23、Ｄ１_16-23、Ｄ２_16-23、・・・、ＤＦ_16-23
が順次読み出される。よって、かかる第３比較サイクル
において比較器２２は、外部供給されてくる入力情報デ
ータＤ_0-28の内のＤ_16-23と、これらメモリデータＤ０
_16-23、Ｄ１_16-23、Ｄ２_16-23、・・・、ＤＦ_16-23各々
との比較を順次行う。この際、各ワード毎の比較結果
は、フラグレジスタ２３内のＲＳフリップフロップＲ１
〜Ｒ１６に反映される。すなわち、かかる比較結果が不
一致を示す場合には、ＲＳフリップフロップの記憶内容
が論理レベル"０"にリセットされるのである。尚、ＲＳ
フリップフロップＲ１〜Ｒ１６の内、既にその一致フラ
グの内容が不一致を示す論理レベル"０"となっているも
のは、その記憶内容は更新されない。

【００２３】最後に、第４比較サイクルでは、図２に示
されるが如くメモリ２１に格納されている第１ワード〜
第１６ワード各々の第２４〜第２８ビットのメモリデー
タＤ０_24-28、Ｄ１_24-28、Ｄ２_24-28、・・・、ＤＦ
_24-28が順次読み出される。よって、かかる第４比較サ
イクルにおいて比較器２２は、外部供給されてくる入力
情報データＤ_0-28の内のＤ_24-28と、これらメモリデー
タＤ０_24-28、Ｄ１_24-28、Ｄ２_24-28、・・・、ＤＦ
_24-28各々との比較を順次行う。この際、各ワード毎の
比較結果は、フラグレジスタ２３内のＲＳフリップフロ
ップＲ１〜Ｒ１６に反映される。すなわち、かかる比較
結果が不一致を示す場合には、ＲＳフリップフロップの
記憶内容が論理レベル"０"にリセットされるのである。
尚、ＲＳフリップフロップＲ１〜Ｒ１６の内、既にその
一致フラグの内容が不一致を示す論理レベル"０"となっ
ているものは、その記憶内容は更新されない。

【００２４】これら第１〜第４比較サイクルの実行が終
了した後、ＲＳフリップフロップＲ１〜Ｒ１６各々の記
憶内容を一致フラグｆ１〜ｆ１６として読み出す。かか
る一致フラグｆ１〜ｆ１６の内容を確認することによ
り、外部供給された入力情報データＤ_0-28が、図２に示
されるようにメモリ２１内に格納されている第１ワード
〜第１６ワードのいずれと等しいのかが判断出来るので
ある。

【００２５】以上の如く、かかるデータ一致検出装置に
おいては、先ず、外部供給された入力情報データをメモ
リ２１のアクセス単位（８ビット）毎に複数に分割し
て、分割入力情報データ（Ｄ_0-7、Ｄ_8-15、Ｄ_16-23、Ｄ
_24-28）を得る。ここで、かかる分割入力情報データの
１つと、メモリに格納されている全てのワード中におけ
る上記分割入力情報データのビット桁に対応したデータ
ビット群各々との比較を行い、その比較結果をフラグレ
ジスタの記憶内容（一致フラグ）に反映させる。かかる
比較動作を、各分割入力情報データ毎に順次実行して
（第１〜第４比較サイクル）、上記フラグレジスタの内
容を更新して行く。全ての分割入力情報データに対して
上記比較動作が終了すると、そのフラグレジスタの内容
が最終的な比較結果を示すものとなるのである。

【００２６】よって、図１に示されるデータ一致検出装
置によれば、シリアル形態にて外部から供給されてくる
入力情報データを取得しつつ比較動作を行えるので、入
力情報データの全ビットを取得した後に比較動作を行う
ものに比して、高速にデータ一致検出処理が為されるの
である。更に、かかるデータ一致検出装置においては、
一旦、上記フラグレジスタの内容が不一致を示すものと
なった場合には、この不一致と判断されたワードに対す
るメモリ読出を停止して、処理時間の短縮を計るように
している。

【００２７】以下に、かかる動作について一例をもって
説明する。図４は、図３に示される第１比較サイクルが
終了した際に、フラグレジスタ２３のＲＳフリップフロ
ップＲ１〜Ｒ１６に記憶された内容の一例を示す図であ
る。図４に示されるように、かかる第１比較サイクルで
は、入力情報データＤ_0-28の内のＤ_0-7と、メモリ２１
に格納されているメモリデータＤ０_0-7、Ｄ１_0-7、Ｄ２
_0-7、・・・、ＤＦ_0-7各々とを比較した結果、第２ワー
ドのみが不一致であると判断されている。この第１比較
サイクルが終了すると、次の第２比較サイクルが実行さ
れる。

【００２８】図５は、かかる第２比較サイクル中におけ
る第１ワードから第３ワード、すなわち、図３に示され
る区間Ｔe内で上記データ一致検出装置にて実施される
詳細動作タイムチャートを示す図である。先ず、入力情
報データＤ_8-15と、メモリ２１に格納されている第１ワ
ードのメモリデータＤ０_8-15との比較動作を行うにあた
り、この第１ワードに対応したフラグレジスタの内容、
すなわちＲＳフリップフロップＲ１の記憶内容を確認す
る。この際、かかるＲＳフリップフロップＲ１の記憶内
容は、図４に示されるように論理レベル"１"であるの
で、アウトプットセレクタＯＳＥＬは、論理レベル"１"
の一致信号ＥＱをアンドゲート２５に供給する。これに
より、ＪＫフリップフロップ２６のＪ端子及びＫ端子に
は共に論理レベル"１"が供給されることになるので、リ
ード信号ＲＤの論理レベルは反転する。すなわち、図５
に示されるように、システムクロックＳＣＬＫの立ち上
がりエッジ毎に、論理レベル"１"〜"０"〜"１"へと推移
するリード信号ＲＤが生成されるのである。この際、リ
ード信号ＲＤが論理レベル"０"となっている期間中に、
メモリ２１からは第１ワードのメモリデータＤ０_8-15が
読み出されて入力情報データＤ_8-15との比較動作が実施
される。かかるメモリ読み出し後、リード信号ＲＤが論
理レベル"１"へと推移すると、ハイアドレスカウンタ２
７は、反転システムクロックＳＣＬＫ’の立ち上がりエ
ッジタイミングに応じて１カウントアップを行い、次の
第２ワードに対応したハイアドレスＨＡ_0-3として、"
１"をメモリ２１に供給する。この間、システムクロッ
クＳＣＬＫの２周期分（２Ｔ）を要する。

【００２９】次に、かかる第２ワードにおけるメモリデ
ータＤ１_8-15と、入力情報データＤ _8-15との比較動作を
行うにあたり、この第２ワードに対応したフラグレジス
タの内容、すなわちＲＳフリップフロップＲ２の記憶内
容を確認する。この際、かかるＲＳフリップフロップＲ
２の記憶内容は、図４に示されるように論理レベル"０"
であるので、アウトプットセレクタＯＳＥＬは、論理レ
ベル"０"の一致信号ＥＱをアンドゲート２５に供給す
る。これにより、ＪＫフリップフロップ２６のＫ端子に
は論理レベル"０"が供給されることになるので、この
間、論理レベル"１"のリード信号ＲＤが生成される。つ
まり、メモリ２１に対する読み出し動作は実施されない
のである。更に、リード信号ＲＤの論理レベルが"１"で
あるので、ハイアドレスカウンタ２７は、反転システム
クロックＳＣＬＫ’の立ち上がりエッジに応じて１カウ
ントアップを行い、次の第３ワードに対応したハイアド
レスＨＡ_0-3として"２"をメモリ２１に供給する。この
間、システムクロックＳＣＬＫの１周期分（１Ｔ）を要
する。

【００３０】次に、かかる第３ワードにおけるメモリデ
ータＤ２_8-15と、入力情報データＤ _8-15との比較動作を
行うにあたり、この第３ワードに対応したフラグレジス
タの内容、すなわちＲＳフリップフロップＲ３の記憶内
容を確認する。この際、かかるＲＳフリップフロップＲ
３の記憶内容は、図４に示されるように論理レベル"１"
であるので、アウトプットセレクタＯＳＥＬは、論理レ
ベル"１"の一致信号ＥＱをアンドゲート２５に供給す
る。これにより、ＪＫフリップフロップ２６のＪ端子及
びＫ端子には共に論理レベル"１"が供給されることにな
るので、リード信号ＲＤの論理レベルは反転する。すな
わち、図５に示されるように、システムクロックＳＣＬ
Ｋの立ち上がりエッジ毎に、論理レベル"１"〜"０"〜"
１"へと推移するリード信号ＲＤが生成されるのであ
る。この際、リード信号ＲＤが論理レベル"０"となって
いる期間中に、メモリ２１からは第３ワードのメモリデ
ータＤ２_8-15が読み出されて入力情報データＤ_8-15との
比較動作が実施される。

【００３１】以上の如く、図１に示されるデータ一致検
出装置においては、フラグレジスタ２３の内容を参照し
た結果、１ワード中における一部のデータビット群が不
一致であると判定されたら、次回からはこのワードの他
のデータビット群に対する読出及び比較動作を省略し
て、その処理時間を図５に示されるように２Ｔから１Ｔ
へと短縮するのである。すなわち、１ワード中の一部が
既に不一致であると判定されているのならば、他の部分
に対する比較を行う必要がないという点に鑑みて、この
ワードに対する読出を実施しないようにしたのである。

【００３２】図６は、本発明の他の実施例によるデータ
一致検出装置の構成を示す図である。尚、図６におい
て、ハイアドレスカウンタ２７’、開始値エンコーダ３
１、終了値エンコーダ３２、及び比較器３３を除く他の
構成は、図１に示されるものと同一であるので、この部
分に関する説明は省略する。

【００３３】開始値エンコーダ３１は、フラグレジスタ
２３の記憶内容である一致フラグｆ１〜ｆ１６の内で、
最も先頭に存在する論理レベル"１"の一致フラグｆを示
す４ビット情報を、カウント開始値ＣＳ_0-3としてハイ
アドレスカウンタ２７’に供給する。尚、図７は、かか
る動作を実現する為の開始値エンコーダ３１の真理値表
の一例を示す図である。

【００３４】終了値エンコーダ３２は、フラグレジスタ
２３の記憶内容である一致フラグｆ１〜ｆ１６の内で、
最も後尾に存在する論理レベル"１"の一致フラグｆを示
す４ビット情報を、カウント終了値ＣＥ_0-3として比較
器３３に供給する。尚、図８は、かかる動作を実現する
為の終了値エンコーダ３２の真理値表の一例を示す図で
ある。

【００３５】比較器３３は、かかるカウント終了値ＣＥ
_0-3と、ハイアドレスカウンタ２７’から出力されたハ
イアドレスＨＡ_0-3とを比較し、両者が一致していれば
論理レベル"１"、不一致であるならば論理レベル"０"の
キャリアウト信号ＣＯを、ローアドレスカウンタ２８及
びハイアドレスカウンタ２７’に夫々供給する。ハイア
ドレスカウンタ２７’は、インバータ２９によってシス
テムクロックＳＣＬＫを反転して得られた反転システム
クロックＳＣＬＫ’の立ち上がりエッジに応じて"
０"、"１"、"２"、・・・"１３"、"１４"、"１５"なるカウ
ント動作を繰り返す、いわゆる１６進カウンタである。
かかるハイアドレスカウンタ２７’のカウント値は、メ
モリ２１における８ビットアドレスの内の上位４ビット
を示すハイアドレスＨＡ_0-3としてメモリ２１及びフラ
グレジスタ２３に夫々供給される。ハイアドレスカウン
タ２７’は、比較器３３から論理レベル"１"のキャリア
ウト信号ＣＯが供給されると、上記開始値エンコーダ３
１からのカウント開始値ＣＳ_0-3を取り込んで現カウン
ト値の更新を行う。尚、ハイアドレスカウンタ２７’の
カウント動作は、ＪＫフリップフロップ２６から論理レ
ベル"１"のリード信号ＲＤが供給されている間に限られ
る。

【００３６】次に、かかる図６に示されるデータ一致検
出装置において特徴となる動作について説明する。尚、
図３に示されるが如き第１比較サイクルでの動作は、図
１に示される構成でのそれと同様であるので、その説明
は省略する。ここで、かかる第１比較サイクルを実行し
た結果、フラグレジスタ２３の内容が例えば図９に示さ
れるが如き形態となった場合、開始値エンコーダ３１
は、図７の真理値表に示されるように"０、０、１、０"
なるカウント開始値ＣＳ_0-3をハイアドレスカウンタ２
７’に供給する。又、終了値エンコーダ３２は、図８の
真理値表に示されるように"１、１、０、１"なるカウン
ト終了値ＣＥ_0-3を比較器３３に供給する。

【００３７】従って、次の第２比較サイクルにおいて、
ハイアドレスカウンタ２７’は、そのカウント動作を"
２"から開始する。この際、比較器３３には、上述した
如く、"１、１、０、１"、なるカウント終了値ＣＥ_0-3
が供給されている。よって、ハイアドレスカウンタ２
７’のカウント値が"１３"となり"１、１、０、１"なる
ハイアドレスＨＡ_0-3が比較器３３に供給されると、比
較器３３は、論理レベル"１"のキャリアウト信号ＣＯを
発生する。ハイアドレスカウンタ２７’は、かかるキャ
リアウト信号ＣＯに応じて、開始値エンコーダ３１から
のカウント開始値ＣＳ_0-3を取り込み、現カウント値の
更新を行う。この新たなカウント値から第３比較サイク
ルが開始される。すなわち、ハイアドレスカウンタ２
７’は、第２比較サイクル内おいて、"２"から"１３"ま
でのカウント動作を行うことになる。よって、かかる第
２比較サイクルでは、メモリ２１からは第３ワード〜第
１４ワード各々に対応したメモリデータＤ２_8-15〜ＤＤ
_8-15が順次読み出され、入力情報データＤ_8-15との比較
が為されるのである。つまり、第１比較サイクルを実行
した直後のフラグレジスタ２３の内容を参照することに
より、第１、第２、第１５及び第１６ワードでの比較結
果が不一致であるとわかっているので、次の第２比較サ
イクルでは、これら第１、第２、第１５及び第１６ワー
ドに対する読出・比較動作を行わないようにしたのであ
る。

【００３８】以上の如く、図６に示されるデータ一致検
出装置においては、フラグレジスタ２３の内容を参照す
ることにより、前回の比較サイクルで最初に一致のとれ
たワード、及び最後に一致の取れたワードを夫々検索
し、両者の間にあるワード群のみをデータ比較の対象と
するのである。よって、かかる構成によれば、既に不一
致であることが確認されているワードに対する不要なア
クセスが無くなるので、図１に示されるデータ一致検出
装置の如き、各比較サイクル毎に全ワードに対する比較
動作を実施するようにしたものに比して、処理時間を短
縮することが出来るのである。

【００３９】尚、上記実施例においては、１ワード：２
９ビットの情報データを扱う場合を例にとって説明した
が、１ワードのビット長はかかる２９ビットに限定され
るものではない。又、上記実施例においては、１ワー
ド：２９ビットのデータを、８、８、８、５ビットの如
く４分割しているが、この分割形態に限定されるもので
はない。例えば、５、８、８、８ビットの如き４分割
や、あるいは、３、８、８、８、２ビットの如き５分割
で実現しても同様に処理時間の短縮を計ることが出来る
のである。

【００４０】更に、メモリ２１における各ワードの格納
形態を図２に示したが、これに限定されるものではな
い。例えば、第１ワードに対応したメモリデータを夫々
アドレス[００h]、[１０h]、[２０h]、[３０h]に分割し
て格納し、第２ワードに対応したメモリデータＤ１_0-28
を、アドレス[４０h]、[５０h]、[６０h]、[７０h]に夫
々分割して格納するようにしても良いのである。

【００４１】

【発明の効果】以上、詳述したように本発明によるデー
タ一致検出装置は、メモリに格納されているメモリデー
タ各々中の一部のデータビット群を順次読み出してから
他のデータビット群を順次読み出すメモリ読出制御手段
と、このメモリから読み出されたデータビット群とこの
データビット群のメモリデータ中におけるビット桁に対
応した情報データ中のビット群とを比較して両者が一致
しているか否かを示す比較結果を得る比較手段と、上記
メモリデータ各々に対応させてこの比較結果を一致フラ
グ情報として順次記憶するフラグレジスタとを有し、上
記メモリ読出制御手段は、かかる一致フラグ情報が不一
致を示す場合にはこの一致フラグ情報に対応したメモリ
データ中の他のデータビット群に対する読み出しを行わ
ないようにしている。

【００４２】よって、例え、比較対象となる情報データ
のビット長がメモリのアクセス単位よりも長い場合にお
いても、高速にデータの一致検出処理を行うことが可能
となるのである。

【図面の簡単な説明】

【図１】本発明によるデータ一致検出装置の構成を示す
回路図である。

【図２】メモリ２１におけるメモリデータ格納状態の一
例を示す図である。

【図３】本発明のデータ一致検出装置による概略動作タ
イムチャートを示す図である。

【図４】フラグレジスタ２３の記憶内容の一例を示す図
である。

【図５】本発明のデータ一致検出装置による詳細動作タ
イムチャートを示す図である。

【図６】本発明の他の実施例によるデータ一致検出装置
の構成を示す回路図である。

【図７】開始値エンコーダ３１の動作を示す真理値表の
一例を示す図である。

【図８】終了値エンコーダ３２の動作を示す真理値表の
一例を示す図である。

【図９】フラグレジスタ２３の記憶内容の一例を示す図
である。

【主要部分の符号の説明】

２１ メモリ ２２ 比較器 ２３ フラグレジスタ ２７ ハイアドレスカウンタ ２８ ローアドレスカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力された情報データと、メモリ内に予
   め格納されている複数のメモリデータ各々との一致検出
   を行うデータ一致検出装置であって、 前記メモリから前記メモリデータ各々中の一部のデータ
   ビット群を順次読み出してから前記メモリデータ各々中
   の他のデータビット群を順次読み出すメモリ読出制御手
   段と、 前記メモリから読み出された前記データビット群と前記
   メモリデータ中における前記データビット群のビット桁
   に対応した前記情報データ中のビット群とを比較して両
   者が一致しているか否かを示す比較結果を得る比較手段
   と、 前記メモリデータ各々に対応させて前記比較結果を一致
   フラグ情報として順次記憶するフラグレジスタとを有
   し、 前記メモリ読出制御手段は、前記一致フラグ情報が一致
   を示す場合にはこの一致フラグ情報にて示される前記他
   のデータビット群に対する読み出しを行う一方、前記一
   致フラグ情報が不一致を示す場合にはこの一致フラグ情
   報にて示される前記他のデータビット群に対する読み出
   しは行わないことを特徴とするデータ一致検出装置。
2. 【請求項２】 前記メモリ読出制御手段は、前記メモリ
   データ各々が格納されているアドレスを所定のカウント
   周期毎に順次カウントアップして生成するアドレスカウ
   ンタを備え、 前記アドレスカウンタは、前記一致フラグ情報が不一致
   を示す場合にはこの一致フラグ情報に対応したメモリデ
   ータの前記アドレスに対するカウント周期を短くするこ
   とを特徴とする請求項１記載のデータ一致検出装置。