JPH01265346A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01265346A JPH01265346A JP63093839A JP9383988A JPH01265346A JP H01265346 A JPH01265346 A JP H01265346A JP 63093839 A JP63093839 A JP 63093839A JP 9383988 A JP9383988 A JP 9383988A JP H01265346 A JPH01265346 A JP H01265346A
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- data
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- data bus
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路、特にＤＭＡＣに関し、試験効率の改善
を図ることを目的とし、チップ内部に設けられた内部デ
ータバスと、該内部データバスに乗−せられたチップ外
部からのデータを取り込んで保持する第１の保持手段と
、該保持手段に保持されたデータを読み出し、内部デー
タバスに乗せる読出し手段と、該読出し手段により読み
出されたデータを取り込んで保持する第２の保持手段と
、内部データバスに乗せられたチップ外部からの所定の
テストデータを取り込んで保持する第３の保持手段と、
第２および第３の保持手段に保持された各々のデータを
比較し、データの一致を判定する判定手段と、該判定手
段の判定結果をチップ外部に出力する出力手段と、を備
えて構成している。
を図ることを目的とし、チップ内部に設けられた内部デ
ータバスと、該内部データバスに乗−せられたチップ外
部からのデータを取り込んで保持する第１の保持手段と
、該保持手段に保持されたデータを読み出し、内部デー
タバスに乗せる読出し手段と、該読出し手段により読み
出されたデータを取り込んで保持する第２の保持手段と
、内部データバスに乗せられたチップ外部からの所定の
テストデータを取り込んで保持する第３の保持手段と、
第２および第３の保持手段に保持された各々のデータを
比較し、データの一致を判定する判定手段と、該判定手
段の判定結果をチップ外部に出力する出力手段と、を備
えて構成している。
本発明は、半導体集積回路に関し、特に、ＤＭＡ Ｃ（
ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｏｎｔ
ｒｏｌｌｅｒ）に係り、試験効率の改善を意図した半導
体集積回路に関する。
ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｏｎｔ
ｒｏｌｌｅｒ）に係り、試験効率の改善を意図した半導
体集積回路に関する。
高速ＣＲＴ端末やハードディスクおよびフロッピィディ
スクなどの入出力機器を使用したシステムでは、大量の
データ転送が発生するが、これをプログラム入出力（ｐ
ｒｏｇｒａｍｍａｂｌｅ １ｎｐｕｔ ｏｕｔｐｕｔ：
ＰＩＯ）方式によって逐次ソフトウェア処理していたの
では、高速の転送が期待できない。このような大量のデ
ータ転送には、−船釣に、ＤＭＡ（ｄｉｒｅｃｔ ｍｅ
ｍｏｒｙ ａｃｃｅｓｓ）転送方式が採られる。
スクなどの入出力機器を使用したシステムでは、大量の
データ転送が発生するが、これをプログラム入出力（ｐ
ｒｏｇｒａｍｍａｂｌｅ １ｎｐｕｔ ｏｕｔｐｕｔ：
ＰＩＯ）方式によって逐次ソフトウェア処理していたの
では、高速の転送が期待できない。このような大量のデ
ータ転送には、−船釣に、ＤＭＡ（ｄｉｒｅｃｔ ｍｅ
ｍｏｒｙ ａｃｃｅｓｓ）転送方式が採られる。
ＤＭＡ転送方式は、データ転送に先立ってＣＰＵがＤＭ
ＡＣ内部のレジスタに転送元先頭アドレス、転送先先頭
アドレス、転送語数をセットして駆動をかけると、後は
、ＤＭＡＣが入出力機器の転送要求に応じてデータの転
送を実行するもので、データの転送と同時に、転送元ア
ドレス、転送先アドレス、転送語数計算、転送終了判断
などの処理をＤＭＡＣ内部で並行処理するため、高速の
データ転送が行える。また、ＣＰＵはデータ転送の間、
他の処理に専念できるのでシステム全体の処理能力が増
大する。
ＡＣ内部のレジスタに転送元先頭アドレス、転送先先頭
アドレス、転送語数をセットして駆動をかけると、後は
、ＤＭＡＣが入出力機器の転送要求に応じてデータの転
送を実行するもので、データの転送と同時に、転送元ア
ドレス、転送先アドレス、転送語数計算、転送終了判断
などの処理をＤＭＡＣ内部で並行処理するため、高速の
データ転送が行える。また、ＣＰＵはデータ転送の間、
他の処理に専念できるのでシステム全体の処理能力が増
大する。
一方、ＬＳＩの高集積化に伴って、ＤＭＡＣでも内部機
能の向上が図られてきており、内部のランダムロジック
は益々複雑化してきた。そこで、内部の複雑なロジック
機能を、規則的なＡＮＤ平面とＯＲ平面に展開し直して
、設計の容易化を図るいわゆるＰ Ｌ Ａ （ｐｒｏｇ
ｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）化したＤ
ＭＡＣが試みられている。
能の向上が図られてきており、内部のランダムロジック
は益々複雑化してきた。そこで、内部の複雑なロジック
機能を、規則的なＡＮＤ平面とＯＲ平面に展開し直して
、設計の容易化を図るいわゆるＰ Ｌ Ａ （ｐｒｏｇ
ｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）化したＤ
ＭＡＣが試みられている。
しかしながら、このような従来のＤＭＡＣにあっては、
高集積化による機能の充実、ＰＬＡ化による設計の容易
化、といった面ではほぼ満足のいくものが得られる反面
、試験効率の面で問題があった。
高集積化による機能の充実、ＰＬＡ化による設計の容易
化、といった面ではほぼ満足のいくものが得られる反面
、試験効率の面で問題があった。
すなわち、ＤＭＡＣの試験の実際は、例えばＤＭＡＣの
各端子と試験装置とを接続し、既知の試験データをＤＭ
ＡＣに書き込んだ後、これを読み出して試験装置で期待
値と一致を取ることによって行われるが、ＤＭＡＣの機
能向上に伴ってその試験データ数が増大する傾向にあり
、１つのデータに係る試験サイクルが比較的に多サイク
ルを要する従来のＤＭＡＣでは試験効率が悪いといった
未解決の課題があった。
各端子と試験装置とを接続し、既知の試験データをＤＭ
ＡＣに書き込んだ後、これを読み出して試験装置で期待
値と一致を取ることによって行われるが、ＤＭＡＣの機
能向上に伴ってその試験データ数が増大する傾向にあり
、１つのデータに係る試験サイクルが比較的に多サイク
ルを要する従来のＤＭＡＣでは試験効率が悪いといった
未解決の課題があった。
第４図は、従来のＤＭＡＣにおける試験時のタイミング
チャートである。第４図において、φ１、φ２はクロン
ク信号、Ｍ２−０は試験装置からＤＭＡＣに入力される
スレーブライト（Ｗ）、スレーブリード（Ｒ）命令、Ａ
ＤＲ３ＢＵＳはＤＭＡＣと試験装置とを接続する外部ア
ドレスバス、ＤＡＴＡ ＢＵＳはＤＭＡＣと試験装置
とを接続する外部データバス、ｄａｔａ ｂｕｓはＤ
ＭＡＣ内部の内部データバス、ＳＴｍｅｍはＤＭＡＣ内
部のデータ保持メモリ、ｏｕｔ ＬＴはデータ保持メ
モリのデータを一時的に保持し、必要に応じて内部デー
タバスに乗せる出力ラッチである。
チャートである。第４図において、φ１、φ２はクロン
ク信号、Ｍ２−０は試験装置からＤＭＡＣに入力される
スレーブライト（Ｗ）、スレーブリード（Ｒ）命令、Ａ
ＤＲ３ＢＵＳはＤＭＡＣと試験装置とを接続する外部ア
ドレスバス、ＤＡＴＡ ＢＵＳはＤＭＡＣと試験装置
とを接続する外部データバス、ｄａｔａ ｂｕｓはＤ
ＭＡＣ内部の内部データバス、ＳＴｍｅｍはＤＭＡＣ内
部のデータ保持メモリ、ｏｕｔ ＬＴはデータ保持メ
モリのデータを一時的に保持し、必要に応じて内部デー
タバスに乗せる出力ラッチである。
晋 −−の 夷゛入
サイクル（イ）において、試験装置は、Ｍ２−０をＷに
セットし、サイクル（ロ）において、書き込みアドレス
を転送するとともに、ｎ番目の書き込みデータ（試験デ
ータ）を転送する。サイクル（ハ）において、ｎ番目の
書き込みデータは、ｄａｔａ ｂｕｓに取り込まれ、
このデータは同サイクルでＰｒｅ （プリチャージ）期
間となっているＳＴｍｅｍに書き込まれる。
セットし、サイクル（ロ）において、書き込みアドレス
を転送するとともに、ｎ番目の書き込みデータ（試験デ
ータ）を転送する。サイクル（ハ）において、ｎ番目の
書き込みデータは、ｄａｔａ ｂｕｓに取り込まれ、
このデータは同サイクルでＰｒｅ （プリチャージ）期
間となっているＳＴｍｅｍに書き込まれる。
ｉ −−の桃 し
サイクル（ニ）において、ＳＴｍｅｍがＤｉｓ（ディス
チャージ）期間に入ると、試験装置からの読み出しアド
レスで指定されたＳＴｍｅｍ内のデータ（例えば、先に
書き込まれたｎ番目のデータ）が取り出され、ｏｕｔ
ＬＴに保持される。
チャージ）期間に入ると、試験装置からの読み出しアド
レスで指定されたＳＴｍｅｍ内のデータ（例えば、先に
書き込まれたｎ番目のデータ）が取り出され、ｏｕｔ
ＬＴに保持される。
サイクル（ホ）において、保持されたデータ（Ｒデータ
ｎ）はａａｔａ ｂｕｓに乗せられ、サイクル（へ）
においてＤＡＴＡ ＢＵＳに乗せられる。
ｎ）はａａｔａ ｂｕｓに乗せられ、サイクル（へ）
においてＤＡＴＡ ＢＵＳに乗せられる。
このように、従来のＤＭＡＣにあっては、１つの試験デ
ータを書き込んでＤＡＴＡ ＢｔＪＳ上に読み出すま
でに少なくとも（イ）〜（へ）までの６サイクルを要し
、試験効率の悪いものであった。
ータを書き込んでＤＡＴＡ ＢｔＪＳ上に読み出すま
でに少なくとも（イ）〜（へ）までの６サイクルを要し
、試験効率の悪いものであった。
本発明は、このような問題点に鑑みてなされたもので、
試験機能の一部をＤＭＡＣに受は持たせることにより、
ＤＭＡＣから試験装置へのデータの読み出しを不要にし
て試験効率の改善を図ることを目的としている。
試験機能の一部をＤＭＡＣに受は持たせることにより、
ＤＭＡＣから試験装置へのデータの読み出しを不要にし
て試験効率の改善を図ることを目的としている。
第１図は本発明の半導体集積回路の原理ブロック図を示
す。
す。
第１図において、チップ内部に設けられた内部データバ
ス１と、該内部データバス１に乗せられたチップ外部か
らのデータを取り込んで保持する第１の保持手段２と、
該保持手段２に保持されたデータを読み出し、内部デー
タバス１に乗せる読出し手段３と、該読出し手段３によ
り読み出されたデータを取り込んで保持する第２の保持
手段４と、内部データバス１に乗せられたチップ外部か
らの所定のテストデータを取り込んで保持する第３の保
持手段５と、第２および第３の保持手段４．５に保持さ
れた各々のデータを比較し、データの一致を判定する判
定手段６と、該判定手段６の判定結果をチップ外部に出
力する出力手段７と、を備えて構成している。
ス１と、該内部データバス１に乗せられたチップ外部か
らのデータを取り込んで保持する第１の保持手段２と、
該保持手段２に保持されたデータを読み出し、内部デー
タバス１に乗せる読出し手段３と、該読出し手段３によ
り読み出されたデータを取り込んで保持する第２の保持
手段４と、内部データバス１に乗せられたチップ外部か
らの所定のテストデータを取り込んで保持する第３の保
持手段５と、第２および第３の保持手段４．５に保持さ
れた各々のデータを比較し、データの一致を判定する判
定手段６と、該判定手段６の判定結果をチップ外部に出
力する出力手段７と、を備えて構成している。
本発明では、試験装置からＤＭＡＣに対してデータを書
き込み、さらに、試験データを入力すると、ＤＭＡＣか
らはこれに応答して書き込みデータと試験データとの比
較結果が出力される。
き込み、さらに、試験データを入力すると、ＤＭＡＣか
らはこれに応答して書き込みデータと試験データとの比
較結果が出力される。
したがって、外部の試験装置では、データの比較判定を
行う必要がないので、ＤＭＡＣに対するデータの書き込
みだけに専念すればよく、試験効率が著しく改善される
。
行う必要がないので、ＤＭＡＣに対するデータの書き込
みだけに専念すればよく、試験効率が著しく改善される
。
以下、本発明を図面に基づいて説明する。
第２．３図は本発明に係る半導体集積回路の一実施例を
示す図である。
示す図である。
まず、構成を説明する。第１図において、１１はＤＭＡ
Ｃであり、ＤＭＡＣＩＩは、図示しない人出カバッファ
を介して外部データバスに接続される内部データバスｄ
ａｔａ ｂｕｓと、入出力ボートの各々に入力ラッチ
ｉｎ ＬＴ（但し、１ｎＬＴＩおよびｉｎ ＬＴ２
の２つよりなる）および出力ラッチｏｕｔ ＬＴが接
続され、これらｉｎ ＬＴおよびｏｕｔ ＬＴを介
して上記ｄａｔａ ｂｕｓに接続されるメモリユニッ
ト（例えば、３０００ｂｙｔｅ程度）ＳＴ、ｍｅｍと、
制御信号Ｓ、が入力されると、ｄａｔａ ｂｕｓ上の
データ（テストデータ）をストアするバイトカウントレ
ジスタＢＣＲと、制御信号Ｓ！が入力されるとＢＣＲに
ストアされたデータをラッチするテンポラリラッチＴＬ
Ｔと、制御信号Ｓ、が入力されるとｄａｔａ ｂｕｓ
上のデータ（ｏｕｔ ＬＴからのデータ）をラッチす
るオフセットラッチＯＬＴと、ＴＬＴにラッチされたデ
ータからＯＬＴ内にラッチされたデータを（あるいはこ
の逆に）減算処理する演算処理ユニッ）ＡＬＵと、ＡＬ
Ｕの減算結果を示すゼロ検出信号ＭＺＥＲＯ（通常“°
Ｌ″レベル、減算結果がＯでないとき“ＨＩＴレベル）
を出力するゼロ検出回路１３と、制御信号Ｓ４が入力さ
れたとき、そのときのＭＺＥＲＯのレベルに応じたエラ
ー信号Ｓ□＊ （ＭＺＥＲＯ＝“Ｈ”のとき、Ｓ□、
アクティブ）を出力すするエラー信号生成回路１４と、
転送元および転送先アドレスや転送語数などの転送デー
タに関する各種の情報が格納される複数のレジスタを有
するとともに、必要に応じて入力される高速スレーブラ
イト指定情報ＨＲＩを格納するモード指定レジスタを有
し、また、比較判定結果ＰＣＬを外部に通知するための
判定結果レジスタなどを有するレジスタユニット１５と
、所定のマイクロプログラムが格納されたマイクロＲＯ
Ｍを内部に有し、上記レジスタユニット１５内のモード
指定レジスタ内の情報（ＨＲＩ）を参照して本プログラ
ムを起動させ、所定のタイミングで各種制御信号５ｔ−
３ｓをシーケンシャルに出力するとともに、Ｓ ＥＲＩ
１を取り込んでレジスタユニット１５の判定結果レジス
タに格納するための判定結果情報ＥＲＩを生成するマイ
クロシーケンサ１６と、を含んで構成されている。なお
、Ｓ、はマイクロシーケンサ１６から出力される制御信
号の１つでＳＴｍｅｍの書き込み（Ｐｒｅニブリチャー
ジ）や読出しくＤｉｓ：ディスチャージ）を制御したり
、また、ｉｎ ＬＴおよびｏｕｔ ＬＴのラッチタ
イミングを制御したりする。
Ｃであり、ＤＭＡＣＩＩは、図示しない人出カバッファ
を介して外部データバスに接続される内部データバスｄ
ａｔａ ｂｕｓと、入出力ボートの各々に入力ラッチ
ｉｎ ＬＴ（但し、１ｎＬＴＩおよびｉｎ ＬＴ２
の２つよりなる）および出力ラッチｏｕｔ ＬＴが接
続され、これらｉｎ ＬＴおよびｏｕｔ ＬＴを介
して上記ｄａｔａ ｂｕｓに接続されるメモリユニッ
ト（例えば、３０００ｂｙｔｅ程度）ＳＴ、ｍｅｍと、
制御信号Ｓ、が入力されると、ｄａｔａ ｂｕｓ上の
データ（テストデータ）をストアするバイトカウントレ
ジスタＢＣＲと、制御信号Ｓ！が入力されるとＢＣＲに
ストアされたデータをラッチするテンポラリラッチＴＬ
Ｔと、制御信号Ｓ、が入力されるとｄａｔａ ｂｕｓ
上のデータ（ｏｕｔ ＬＴからのデータ）をラッチす
るオフセットラッチＯＬＴと、ＴＬＴにラッチされたデ
ータからＯＬＴ内にラッチされたデータを（あるいはこ
の逆に）減算処理する演算処理ユニッ）ＡＬＵと、ＡＬ
Ｕの減算結果を示すゼロ検出信号ＭＺＥＲＯ（通常“°
Ｌ″レベル、減算結果がＯでないとき“ＨＩＴレベル）
を出力するゼロ検出回路１３と、制御信号Ｓ４が入力さ
れたとき、そのときのＭＺＥＲＯのレベルに応じたエラ
ー信号Ｓ□＊ （ＭＺＥＲＯ＝“Ｈ”のとき、Ｓ□、
アクティブ）を出力すするエラー信号生成回路１４と、
転送元および転送先アドレスや転送語数などの転送デー
タに関する各種の情報が格納される複数のレジスタを有
するとともに、必要に応じて入力される高速スレーブラ
イト指定情報ＨＲＩを格納するモード指定レジスタを有
し、また、比較判定結果ＰＣＬを外部に通知するための
判定結果レジスタなどを有するレジスタユニット１５と
、所定のマイクロプログラムが格納されたマイクロＲＯ
Ｍを内部に有し、上記レジスタユニット１５内のモード
指定レジスタ内の情報（ＨＲＩ）を参照して本プログラ
ムを起動させ、所定のタイミングで各種制御信号５ｔ−
３ｓをシーケンシャルに出力するとともに、Ｓ ＥＲＩ
１を取り込んでレジスタユニット１５の判定結果レジス
タに格納するための判定結果情報ＥＲＩを生成するマイ
クロシーケンサ１６と、を含んで構成されている。なお
、Ｓ、はマイクロシーケンサ１６から出力される制御信
号の１つでＳＴｍｅｍの書き込み（Ｐｒｅニブリチャー
ジ）や読出しくＤｉｓ：ディスチャージ）を制御したり
、また、ｉｎ ＬＴおよびｏｕｔ ＬＴのラッチタ
イミングを制御したりする。
また、上記ｉｎ ＬＴは、ＤＭＡＣＩＩに乗せられた
チップ外部からのデータを、制御信号Ｓ、に従ってラッ
チし、ＳＴｍｅｍはｉｎ ＬＴにラッチされたデータ
を制御信号Ｓ、に従って取り込んで保持するので、これ
らｉｎ ＬＴおよびＳＴｍｅｍは第１の保持手段とし
ての機能を有している。
チップ外部からのデータを、制御信号Ｓ、に従ってラッ
チし、ＳＴｍｅｍはｉｎ ＬＴにラッチされたデータ
を制御信号Ｓ、に従って取り込んで保持するので、これ
らｉｎ ＬＴおよびＳＴｍｅｍは第１の保持手段とし
ての機能を有している。
さらに上記ｏｕｔ ＬＴは読出し手段としての機能を
有し、ＯＬＴは第２の保持手段としての機能を有し、Ｂ
ＣＲは第３の保持手段としての機能を有し、ＡＬＵ、ゼ
ロ検出回路１３およびエラー信号生成回路１４は判定手
段としての機能を有し、マイクロシーケンサ１６および
レジスタユニット１５は出力手段としての機能を有して
いる。
有し、ＯＬＴは第２の保持手段としての機能を有し、Ｂ
ＣＲは第３の保持手段としての機能を有し、ＡＬＵ、ゼ
ロ検出回路１３およびエラー信号生成回路１４は判定手
段としての機能を有し、マイクロシーケンサ１６および
レジスタユニット１５は出力手段としての機能を有して
いる。
次に、第３図の各部波形図を参照しながら回路動作を説
明する。第３図において、φ１、φ２は各々位相差がつ
けられたクロック信号、Ｍ２−０はチップのテスト端子
信号を表し、この信号は外部の試験装置から３ビツトで
入力され、例えば、°“０１０”のとき高速スレーブラ
イトモード指定となり、あるいは“０００”のとき、非
モード指定となる（ノーオペレーションモード）。また
、ＡＤＨ３ＢＵＳは外部アドレスバス上のアドレスデー
タを表し、Ｃｒ１ｎはｉｎ ＬＴに割当てられたアド
レス、ＣｉｎはＢＣＲに割当てられたアドレスである。
明する。第３図において、φ１、φ２は各々位相差がつ
けられたクロック信号、Ｍ２−０はチップのテスト端子
信号を表し、この信号は外部の試験装置から３ビツトで
入力され、例えば、°“０１０”のとき高速スレーブラ
イトモード指定となり、あるいは“０００”のとき、非
モード指定となる（ノーオペレーションモード）。また
、ＡＤＨ３ＢＵＳは外部アドレスバス上のアドレスデー
タを表し、Ｃｒ１ｎはｉｎ ＬＴに割当てられたアド
レス、ＣｉｎはＢＣＲに割当てられたアドレスである。
ＤＡＴＡ ＢＵＳは外部データバス上のデータを表し
、−ＡＩ 、Ａｚ・・・・・・はテストのための書き込
みデータ、Ｄ、、Ｄ、・・・・・・は出力期待値データ
である。
、−ＡＩ 、Ａｚ・・・・・・はテストのための書き込
みデータ、Ｄ、、Ｄ、・・・・・・は出力期待値データ
である。
今、外部の試験装置からＭ２−０に“０１０”が加えら
れるとともに、ＧｉがＡＤＲ３ＢＵＳに、Ａ１がＤＡＴ
Ａ Ｂｕｓにそれぞれ乗せられると、サイクル（ハ）
でこのＡ１がｄａｔａ ｂｕｓに乗せられる。ｉｎ
ＬＴ（ｉｎ ＬＴＩおよびｉｎ ＬＴ２）は、Ｇ
ｔによってアドレス指定され、ｄａｔａ ｂｕｓ上の
Ａ１をラッチし、ラッチされたＡ１はサイクル（ホ）に
おいて、Ｐｒｅ期間に入ったＳＴｍｅｍに取り込まれて
保持される。
れるとともに、ＧｉがＡＤＲ３ＢＵＳに、Ａ１がＤＡＴ
Ａ Ｂｕｓにそれぞれ乗せられると、サイクル（ハ）
でこのＡ１がｄａｔａ ｂｕｓに乗せられる。ｉｎ
ＬＴ（ｉｎ ＬＴＩおよびｉｎ ＬＴ２）は、Ｇ
ｔによってアドレス指定され、ｄａｔａ ｂｕｓ上の
Ａ１をラッチし、ラッチされたＡ１はサイクル（ホ）に
おいて、Ｐｒｅ期間に入ったＳＴｍｅｍに取り込まれて
保持される。
このとき同一のサイクル（ホ）では、先にＳＴｍｅｍに
取り込まれていたデータＧ１がラッチされ、また、同じ
サイクル（ホ）でｄａｔａ ｂｕｓ上のＤ＋がＢＣＲ
にラッチされている。
取り込まれていたデータＧ１がラッチされ、また、同じ
サイクル（ホ）でｄａｔａ ｂｕｓ上のＤ＋がＢＣＲ
にラッチされている。
サイクル（へ）において、ＢＣＲ上のデータＤ１はＴＬ
Ｔにラッチされ、ｏｕｔ ＬＴ上のデータＧ＋ はＯ
ＬＴにラッチされる。そして、これらのＤｌおよびＧ１
は、ＡＬＵで減算（Ｄ Ｉ Ｇ １あるいはＧ、−Ｄ
、）され、この減算結果に応じたＭＺＥＲＯがゼロ検出
回路１３から出力される。
Ｔにラッチされ、ｏｕｔ ＬＴ上のデータＧ＋ はＯ
ＬＴにラッチされる。そして、これらのＤｌおよびＧ１
は、ＡＬＵで減算（Ｄ Ｉ Ｇ １あるいはＧ、−Ｄ
、）され、この減算結果に応じたＭＺＥＲＯがゼロ検出
回路１３から出力される。
すなわち、（Ｄ、−Ｇ、＝Ｏ）であればＭＺＥＲＯ＝”
Ｌ”レベル、ＣＤ＋ −Ｇｔ ≠ｏ）であればＭＺＥＲ
Ｏ＝″Ｈ”レベルとなって出力される。
Ｌ”レベル、ＣＤ＋ −Ｇｔ ≠ｏ）であればＭＺＥＲ
Ｏ＝″Ｈ”レベルとなって出力される。
ＭＺＥＲＯはエラー信号生成回路１４でタイミング調整
された後、Ｓ□えとなってマイクロシーケンサ１６に取
り込まれ、マイクロシーケンサ１６からＥＲＩとしてレ
ジスタユニット１５に出力されレジスタユニット１５内
の判定結果レジスタにセットされる。判定結果レジスタ
の内容（すなわち、ＥＲＩ）は必要に応じて外部の試験
装置で参照され、試験装置において、ｉｎ ＬＴ、Ｓ
Ｔｍｅｍ、。
された後、Ｓ□えとなってマイクロシーケンサ１６に取
り込まれ、マイクロシーケンサ１６からＥＲＩとしてレ
ジスタユニット１５に出力されレジスタユニット１５内
の判定結果レジスタにセットされる。判定結果レジスタ
の内容（すなわち、ＥＲＩ）は必要に応じて外部の試験
装置で参照され、試験装置において、ｉｎ ＬＴ、Ｓ
Ｔｍｅｍ、。
ｕｔＬＴを含めたＤＭＡＣＩＩの合否判定が行われる。
このように、本実施例によれば、試験装置からＤＭＡＣ
ＩＩに対して高速スレーブライト指定を行うとともに、
このライト指定の間、試験装置からＤＭＡＣＩＩに対し
て書き込みのためのデータＡ１、Ａ８・・・・・・およ
び出力期待値データＤ、、Ｄ、・・・・・・を入力する
と、ＤＭＡＣＩＩではＡ、、 Ａｚ・・・・・・をＳＴ
ｍｅｍに一旦書き込んで読み出した後のデータＧ、、Ｇ
、・・・・・・とＤＩＳＤＩとを比較して、その比較判
定の結果を示す情報ＰＣＬがＤＭＡＣＩＩから試験装置
に返送される。
ＩＩに対して高速スレーブライト指定を行うとともに、
このライト指定の間、試験装置からＤＭＡＣＩＩに対し
て書き込みのためのデータＡ１、Ａ８・・・・・・およ
び出力期待値データＤ、、Ｄ、・・・・・・を入力する
と、ＤＭＡＣＩＩではＡ、、 Ａｚ・・・・・・をＳＴ
ｍｅｍに一旦書き込んで読み出した後のデータＧ、、Ｇ
、・・・・・・とＤＩＳＤＩとを比較して、その比較判
定の結果を示す情報ＰＣＬがＤＭＡＣＩＩから試験装置
に返送される。
すなわち、ＤＭＡＣＩＩに読み出しや比較判定といった
試験機能の一部を受は持たせているので、試験装置では
単にＤＭＡＣＩＩに対するデータの書き込みのみに専念
すればよく、このデータの書き込みに並行して上記試験
機能の一部がＤＭＡＣＩＩで行われる。したがって、試
験の効率を改善することができ、試験時間の短縮化を図
ることができる。特に、大規模な構成を有するＤＭＡＣ
等にあっては、その効果は著しいものと認められる。
試験機能の一部を受は持たせているので、試験装置では
単にＤＭＡＣＩＩに対するデータの書き込みのみに専念
すればよく、このデータの書き込みに並行して上記試験
機能の一部がＤＭＡＣＩＩで行われる。したがって、試
験の効率を改善することができ、試験時間の短縮化を図
ることができる。特に、大規模な構成を有するＤＭＡＣ
等にあっては、その効果は著しいものと認められる。
本発明では、ＤＭＡＣに試験機能の一部を受は持たせて
いるので、ＤＭＡＣＩＩから試験装置へのデータの読み
出しを不要にすることができ、また、試験装置における
比較判定も行わなくてもよい。
いるので、ＤＭＡＣＩＩから試験装置へのデータの読み
出しを不要にすることができ、また、試験装置における
比較判定も行わなくてもよい。
したがって、試験の効率を改善することができ、試験時
間の短縮化を図ることができる。特に、大規模なりＭＡ
Ｃ等にあってはその効果は著しいものと認められる。
間の短縮化を図ることができる。特に、大規模なりＭＡ
Ｃ等にあってはその効果は著しいものと認められる。
第１図は本発明の原理ブロック図、
第２．３図は本発明の一実施例を示す図であり、第２図
はその要部ブロック図、 第３図はその回路動作を説明する各部波形図である。 第４図は従来のＤＭＡＣの各部波形図である。 １・・・・・・内部データバス、 ２・・・・・・第１の保持手段、 ３・・・・・・読出し手段、 ４・・・・・・第２の保持手段、 ５・・・・・・第３の保持手段、 ６・・・・・・判定手段、 ７・・・・・・出力手段、 ｄａｔａ ｂｕｓ・・・・・・内部データバス、ｏｕ
ｔ ＬＴ・・・・・・出力ラッチ（読出し手段）、Ｏ
ＬＴ・・・・・・オフセットラッチ（第２の保持手段）
、ＢＣＲ・・・・・・バイトカウントレジスタ（第３の
保持手段）・
はその要部ブロック図、 第３図はその回路動作を説明する各部波形図である。 第４図は従来のＤＭＡＣの各部波形図である。 １・・・・・・内部データバス、 ２・・・・・・第１の保持手段、 ３・・・・・・読出し手段、 ４・・・・・・第２の保持手段、 ５・・・・・・第３の保持手段、 ６・・・・・・判定手段、 ７・・・・・・出力手段、 ｄａｔａ ｂｕｓ・・・・・・内部データバス、ｏｕ
ｔ ＬＴ・・・・・・出力ラッチ（読出し手段）、Ｏ
ＬＴ・・・・・・オフセットラッチ（第２の保持手段）
、ＢＣＲ・・・・・・バイトカウントレジスタ（第３の
保持手段）・
Claims (1)
- 【特許請求の範囲】 チップ内部に設けられた内部データバス（１）と、 該内部データバス（１）に乗せられたチップ外部からの
データを取り込んで保持する第１の保持手段（２）と、 該保持手段（２）に保持されたデータを読み出し、内部
データバス（１）に乗せる読出し手段（３）と、 該読出し手段（３）により読み出されたデータを取り込
んで保持する第２の保持手段（４）と、内部データバス
（１）に乗せられたチップ外部からの所定のテストデー
タを取り込んで保持する第３の保持手段（５）と、 第２および第３の保持手段（４）（５）に保持された各
々のデータを比較し、データの一致を判定する判定手段
（６）と、 該判定手段（６）の判定結果をチップ外部に出力する出
力手段（７）と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093839A JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
| US07/336,152 US4980890A (en) | 1988-04-15 | 1989-04-11 | Semiconductor integrated circuit |
| EP19890303615 EP0337761A3 (en) | 1988-04-15 | 1989-04-12 | Semiconductor integrated circuit |
| KR1019890004943A KR930007677B1 (ko) | 1988-04-15 | 1989-04-14 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093839A JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265346A true JPH01265346A (ja) | 1989-10-23 |
| JP2534314B2 JP2534314B2 (ja) | 1996-09-11 |
Family
ID=14093561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093839A Expired - Lifetime JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4980890A (ja) |
| EP (1) | EP0337761A3 (ja) |
| JP (1) | JP2534314B2 (ja) |
| KR (1) | KR930007677B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085601A (ja) * | 2004-09-17 | 2006-03-30 | Ricoh Co Ltd | データ処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751649A (en) * | 1971-05-17 | 1973-08-07 | Marcrodata Co | Memory system exerciser |
| US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
| US4650975A (en) * | 1984-08-30 | 1987-03-17 | Casio Computer Co., Ltd. | IC card and an identification system thereof |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
| JPS6267800A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4750181A (en) * | 1986-11-05 | 1988-06-07 | Rockwell International Corporation | Dynamic circuit checking apparatus using data input and output comparisons for testing the data integrity of a circuit |
-
1988
- 1988-04-15 JP JP63093839A patent/JP2534314B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-11 US US07/336,152 patent/US4980890A/en not_active Expired - Lifetime
- 1989-04-12 EP EP19890303615 patent/EP0337761A3/en not_active Withdrawn
- 1989-04-14 KR KR1019890004943A patent/KR930007677B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085601A (ja) * | 2004-09-17 | 2006-03-30 | Ricoh Co Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534314B2 (ja) | 1996-09-11 |
| EP0337761A2 (en) | 1989-10-18 |
| KR930007677B1 (ko) | 1993-08-18 |
| KR900017030A (ko) | 1990-11-15 |
| EP0337761A3 (en) | 1991-07-17 |
| US4980890A (en) | 1990-12-25 |
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