JPH11306020A - 情報処理装置におけるブロックストア命令の実行制御方式 - Google Patents
情報処理装置におけるブロックストア命令の実行制御方式Info
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- JPH11306020A JPH11306020A JP10950098A JP10950098A JPH11306020A JP H11306020 A JPH11306020 A JP H11306020A JP 10950098 A JP10950098 A JP 10950098A JP 10950098 A JP10950098 A JP 10950098A JP H11306020 A JPH11306020 A JP H11306020A
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Abstract
(57)【要約】
【課題】 一連のブロックストア命令を、ＣＰＵの待ち
時間を最短にするよう連続的に実行させると共に命令の
実行順序の制御を容易にする情報処理装置を実現する。 【解決手段】 ＣＰＵからのリクエスト信号がブロック
ストア命令に基づくリクエスト信号であるときにインク
リメントされ、当該ブロックストア命令の実行が完了し
たことを検出したときにデクレメントされるカウンタ手
段１１と、カウンタ手段１１のカウント値に応じてリク
エスト信号の入力を制御するリクエストセレクタ手段１
２とを備え、カウンタ手段１１のカウント値が零でない
ときは、ブロックストア命令に基づくリクエスト信号の
みを優先的に選択して連続的に実行させる。
時間を最短にするよう連続的に実行させると共に命令の
実行順序の制御を容易にする情報処理装置を実現する。 【解決手段】 ＣＰＵからのリクエスト信号がブロック
ストア命令に基づくリクエスト信号であるときにインク
リメントされ、当該ブロックストア命令の実行が完了し
たことを検出したときにデクレメントされるカウンタ手
段１１と、カウンタ手段１１のカウント値に応じてリク
エスト信号の入力を制御するリクエストセレクタ手段１
２とを備え、カウンタ手段１１のカウント値が零でない
ときは、ブロックストア命令に基づくリクエスト信号の
みを優先的に選択して連続的に実行させる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
けるブロックストア命令の実行制御方式に関する。例え
ば大形コンピュータ等の情報処理装置は、各々が緩衝記
憶装置を有する複数の中央処理装置と、各該中央処理装
置によって処理されるデータを格納する複数の主記憶装
置と、これら中央処理装置とのやりとりのもとで、上記
緩衝記憶装置および主記憶装置の双方に対する制御を行
う記憶制御装置とにより構成される。
けるブロックストア命令の実行制御方式に関する。例え
ば大形コンピュータ等の情報処理装置は、各々が緩衝記
憶装置を有する複数の中央処理装置と、各該中央処理装
置によって処理されるデータを格納する複数の主記憶装
置と、これら中央処理装置とのやりとりのもとで、上記
緩衝記憶装置および主記憶装置の双方に対する制御を行
う記憶制御装置とにより構成される。
【０００２】このような情報処理装置においては、各中
央処理装置より発行される各種の命令のもとに、各命令
に応じた処理が実行されるが、その各種の命令の１つに
ブロックストア命令がある。本発明はこのブロックスト
ア命令の実行制御方式について述べるものである。
央処理装置より発行される各種の命令のもとに、各命令
に応じた処理が実行されるが、その各種の命令の１つに
ブロックストア命令がある。本発明はこのブロックスト
ア命令の実行制御方式について述べるものである。
【０００３】
【従来の技術】情報処理装置は近年益々その処理能力の
増大が求められ、このため従来の直列方式の処理からパ
イプライン方式の処理へと移行している。このパイプラ
イン方式の情報処理装置においては、複数のパイプライ
ンによって１つの命令が並列的に実行され、処理のスル
ープットは飛躍的に増大する。この場合、命令が単に並
列的に実行されるだけでは十分でなく、ユーザがプログ
ラムに記述した命令の実行順序を保証するように情報処
理装置が動作しなければならない。このために、一般に
情報処理装置には、命令の実行順序を決定するための制
御手段が組み込まれている。
増大が求められ、このため従来の直列方式の処理からパ
イプライン方式の処理へと移行している。このパイプラ
イン方式の情報処理装置においては、複数のパイプライ
ンによって１つの命令が並列的に実行され、処理のスル
ープットは飛躍的に増大する。この場合、命令が単に並
列的に実行されるだけでは十分でなく、ユーザがプログ
ラムに記述した命令の実行順序を保証するように情報処
理装置が動作しなければならない。このために、一般に
情報処理装置には、命令の実行順序を決定するための制
御手段が組み込まれている。
【０００４】この制御手段が対象とする種々の命令の中
でも特にストア系の命令の処理においては慎重に上記実
行順序の決定を行わなければならない。なぜなら、かか
るストア系の命令の処理においては、主記憶装置（ＭＳ
Ｕ）や各中央処理装置（ＣＰＵ）内の緩衝記憶装置（Ｃ
ＡＣＨＥ）や主記憶保護キーを保持するキー記憶装置
（ＫＳＵ）といった各種の記憶装置におけるデータの更
新処理が伴うからである。
でも特にストア系の命令の処理においては慎重に上記実
行順序の決定を行わなければならない。なぜなら、かか
るストア系の命令の処理においては、主記憶装置（ＭＳ
Ｕ）や各中央処理装置（ＣＰＵ）内の緩衝記憶装置（Ｃ
ＡＣＨＥ）や主記憶保護キーを保持するキー記憶装置
（ＫＳＵ）といった各種の記憶装置におけるデータの更
新処理が伴うからである。
【０００５】このような更新処理を伴うストア系の命令
は、アクセス速度が一般に遅いとされる主記憶装置（Ｍ
ＳＵ）におけるデータの更新処理を伴うと共に、各中央
処理装置（ＣＰＵ）が内蔵する緩衝記憶装置（ＣＡＣＨ
Ｅ）の全てに存在する同一データの更新処理も伴うこと
から、当該更新処理にはかなりの時間がかかることにな
る。
は、アクセス速度が一般に遅いとされる主記憶装置（Ｍ
ＳＵ）におけるデータの更新処理を伴うと共に、各中央
処理装置（ＣＰＵ）が内蔵する緩衝記憶装置（ＣＡＣＨ
Ｅ）の全てに存在する同一データの更新処理も伴うこと
から、当該更新処理にはかなりの時間がかかることにな
る。
【０００６】ストア系の命令の中でもとりわけブロック
ストア命令の場合には、上記更新処理に相当の時間を要
する。ブロックストア命令は通常連続した一連のストア
命令の群からなるからである。図５は本発明が適用され
る一般的な情報処理装置の一例を示す基本ブロック図で
ある。本図において、１は情報処理装置、例えば大形コ
ンピュータである。この情報処理装置１は、装置全体を
統括制御する中央処理装置（ＣＰＵ）２を有し、該ＣＰ
Ｕは複数（＃０，＃１…＃ｎ）存在する。また、情報処
理装置１は、各ＣＰＵ２によって処理されるデータを格
納する主記憶装置（ＭＳＵ）３を有し、該ＭＳＵ３は複
数（＃０，＃１…＃ｍ）存在する。各ＣＰＵ２は緩衝記
憶装置（ＣＡＣ：ＣＡＣＨＥ）４を内蔵し、各ＣＡＣＨ
Ｅ４はＭＳＵ３内の一部のデータと同一のデータを保持
する。
ストア命令の場合には、上記更新処理に相当の時間を要
する。ブロックストア命令は通常連続した一連のストア
命令の群からなるからである。図５は本発明が適用され
る一般的な情報処理装置の一例を示す基本ブロック図で
ある。本図において、１は情報処理装置、例えば大形コ
ンピュータである。この情報処理装置１は、装置全体を
統括制御する中央処理装置（ＣＰＵ）２を有し、該ＣＰ
Ｕは複数（＃０，＃１…＃ｎ）存在する。また、情報処
理装置１は、各ＣＰＵ２によって処理されるデータを格
納する主記憶装置（ＭＳＵ）３を有し、該ＭＳＵ３は複
数（＃０，＃１…＃ｍ）存在する。各ＣＰＵ２は緩衝記
憶装置（ＣＡＣ：ＣＡＣＨＥ）４を内蔵し、各ＣＡＣＨ
Ｅ４はＭＳＵ３内の一部のデータと同一のデータを保持
する。
【０００７】少なくともこれらＣＰＵ２，ＭＳＵ３およ
びＣＡＣＨＥ４を制御するのは記憶制御装置（ＭＣＵ）
５であり、本発明は主としてこのＭＣＵ５について述べ
る。なおＭＣＵ５は既述したキー記憶装置（ＫＳＵ）６
や入出力装置（Ｉ／Ｏ）７にも接続する。図５を参照し
ながら本発明の主題であるブロックストア命令について
説明する。このブロックストア命令には、主記憶装置
（ＭＳＵ）３を初期化するときに実行される命令であ
り、一度に大量のデータが処理される。いずれかの中央
処理装置（ＣＰＵ）２からブロックストア命令が発行さ
れると、下記の，およびが実行される。
びＣＡＣＨＥ４を制御するのは記憶制御装置（ＭＣＵ）
５であり、本発明は主としてこのＭＣＵ５について述べ
る。なおＭＣＵ５は既述したキー記憶装置（ＫＳＵ）６
や入出力装置（Ｉ／Ｏ）７にも接続する。図５を参照し
ながら本発明の主題であるブロックストア命令について
説明する。このブロックストア命令には、主記憶装置
（ＭＳＵ）３を初期化するときに実行される命令であ
り、一度に大量のデータが処理される。いずれかの中央
処理装置（ＣＰＵ）２からブロックストア命令が発行さ
れると、下記の，およびが実行される。
【０００８】 緩衝記憶装置（ＣＡＣＨＥ）４に対し
て無効化処理を行う。すなわちＣＡＣＨＥ４に保持して
いるブロックデータを無効化する。 主記憶装置（ＭＳＵ）３における指定の固定長メモ
リブロックの全アドレスに対しデータ“０”を書き込
む。上記で無効化されるデータは、この固定長メモリ
ブロックのデータと同一のデータである。
て無効化処理を行う。すなわちＣＡＣＨＥ４に保持して
いるブロックデータを無効化する。 主記憶装置（ＭＳＵ）３における指定の固定長メモ
リブロックの全アドレスに対しデータ“０”を書き込
む。上記で無効化されるデータは、この固定長メモリ
ブロックのデータと同一のデータである。
【０００９】 キー記憶装置（ＫＳＵ）６のキーを更
新する。このキーの情報は、主記憶装置（ＭＳＵ）３の
セキュリティー管理に有用な情報であり、あるメモリブ
ロックが参照されたか否か、その変更が行われたか否
か、等を示す情報である。このキーの情報はＭＳＵ３に
対する書込みがあるときには必ず更新される。なお、ブ
ロックストア命令は複数のＣＰＵ２のうちの１つから発
行されたときは、これに連動して残りのＣＰＵ２から同
様に発行される。そして、最初にブロックストア命令を
発行したＣＰＵ２内のＣＡＣＨＥ４に対する無効化が行
われ、続いて残るＣＰＵ２についてそれぞれに内蔵され
るＣＡＣＨＥ４に対し順次無効化が行われる。
新する。このキーの情報は、主記憶装置（ＭＳＵ）３の
セキュリティー管理に有用な情報であり、あるメモリブ
ロックが参照されたか否か、その変更が行われたか否
か、等を示す情報である。このキーの情報はＭＳＵ３に
対する書込みがあるときには必ず更新される。なお、ブ
ロックストア命令は複数のＣＰＵ２のうちの１つから発
行されたときは、これに連動して残りのＣＰＵ２から同
様に発行される。そして、最初にブロックストア命令を
発行したＣＰＵ２内のＣＡＣＨＥ４に対する無効化が行
われ、続いて残るＣＰＵ２についてそれぞれに内蔵され
るＣＡＣＨＥ４に対し順次無効化が行われる。
【００１０】図６は従来のシリアライズ制御方式による
ブロックストア命令の実行手順を表すタイムチャートで
ある。本図において、左上に示す“ＣＰＵn （０−
３）”の欄は、ｎ＝０〜３の４つのＣＰＵ（図５の２）
から一連のブロックストア命令が発行される様子を示
し、第２欄の“ＭＣＵ”は、ＣＰＵからの各ブロックス
トア命令を受けてＭＣＵ５が内部処理（各ＣＰＵからブ
ロックストア命令以外の命令を受け取るので、これらの
中からブロックストア命令のみを選択する等の処理）を
行う様子を示している。この内部処理の後に既述の無効
化指令が出される。“ＣＰＵ０（ｃａｃｈｅ）”は、１
つのブロックストア命令に従いＭＣＵ５が、ＣＰＵ２の
＃０のＣＡＣＨＥ４に対して無効化を行っている様子を
示す。このことはその他の“ＣＰＵ１（ｃａｃｈ
ｅ）”、“ＣＰＵ２（ｃａｃｈｅ）”等についても同様
であり、“ＣＰＵ３（ｃａｃｈｅ）”は、上記の１つの
ブロックストア命令に従ってＭＣＵ５が、ＣＰＵ２の＃
３のＣＡＣＨＥ４に対して無効化を行っている様子を示
す。このブロックストア命令に続いて発行される次のブ
ロックストア命令についても同様である。
ブロックストア命令の実行手順を表すタイムチャートで
ある。本図において、左上に示す“ＣＰＵn （０−
３）”の欄は、ｎ＝０〜３の４つのＣＰＵ（図５の２）
から一連のブロックストア命令が発行される様子を示
し、第２欄の“ＭＣＵ”は、ＣＰＵからの各ブロックス
トア命令を受けてＭＣＵ５が内部処理（各ＣＰＵからブ
ロックストア命令以外の命令を受け取るので、これらの
中からブロックストア命令のみを選択する等の処理）を
行う様子を示している。この内部処理の後に既述の無効
化指令が出される。“ＣＰＵ０（ｃａｃｈｅ）”は、１
つのブロックストア命令に従いＭＣＵ５が、ＣＰＵ２の
＃０のＣＡＣＨＥ４に対して無効化を行っている様子を
示す。このことはその他の“ＣＰＵ１（ｃａｃｈ
ｅ）”、“ＣＰＵ２（ｃａｃｈｅ）”等についても同様
であり、“ＣＰＵ３（ｃａｃｈｅ）”は、上記の１つの
ブロックストア命令に従ってＭＣＵ５が、ＣＰＵ２の＃
３のＣＡＣＨＥ４に対して無効化を行っている様子を示
す。このブロックストア命令に続いて発行される次のブ
ロックストア命令についても同様である。
【００１１】ＭＣＵ５は第１のブロックストア命令に対
応した第１の無効化を全てのＣＡＣＨＥ４に対して行う
が、各ＣＰＵ２もこのときそれぞれに固有の何らかの処
理を実行しており、１回の無効化が終了するまでの時間
は各ＣＰＵ２について同一ではない。本図の例では、Ｃ
ＰＵ２の＃１（ＣＰＵ１）内のＣＡＣＨＥ４（ＣＰＵ１
（ｃａｃｈｅ））に対する無効化が最も遅く終了してい
る。ＭＣＵ５はこの最も遅い無効化の終了を待って、第
２のブロックストア命令に対応した第２の無効化を実行
する。本図の例では、ＣＰＵ２の＃２（ＣＰＵ２）内の
ＣＡＣＨＥ４（ＣＰＵ２（ｃａｃｈｅ））が最も遅く終
了し、この終了を待ってＭＣＵ５は第３の無効化を開始
する。なお、これら無効化が完了すると即座に、既述し
たＭＳＵ５への“０”の書込み、さらにＫＳＵ６の更新
が実行されるが図には表していない。
応した第１の無効化を全てのＣＡＣＨＥ４に対して行う
が、各ＣＰＵ２もこのときそれぞれに固有の何らかの処
理を実行しており、１回の無効化が終了するまでの時間
は各ＣＰＵ２について同一ではない。本図の例では、Ｃ
ＰＵ２の＃１（ＣＰＵ１）内のＣＡＣＨＥ４（ＣＰＵ１
（ｃａｃｈｅ））に対する無効化が最も遅く終了してい
る。ＭＣＵ５はこの最も遅い無効化の終了を待って、第
２のブロックストア命令に対応した第２の無効化を実行
する。本図の例では、ＣＰＵ２の＃２（ＣＰＵ２）内の
ＣＡＣＨＥ４（ＣＰＵ２（ｃａｃｈｅ））が最も遅く終
了し、この終了を待ってＭＣＵ５は第３の無効化を開始
する。なお、これら無効化が完了すると即座に、既述し
たＭＳＵ５への“０”の書込み、さらにＫＳＵ６の更新
が実行されるが図には表していない。
【００１２】
【発明が解決しようとする課題】図６から明らかなよう
に、従来のブロックストア命令に対する実行順序の制御
は、全てのＣＰＵ２に対する無効化処理の終了後に、次
のブロックストア命令を実行する。すなわち、ＭＣＵ５
は、処理の実行順序を保証するために、次に続く命令は
前回の命令に基づく処理が完了するまで待たされる。こ
れがシリアライズ制御である。
に、従来のブロックストア命令に対する実行順序の制御
は、全てのＣＰＵ２に対する無効化処理の終了後に、次
のブロックストア命令を実行する。すなわち、ＭＣＵ５
は、処理の実行順序を保証するために、次に続く命令は
前回の命令に基づく処理が完了するまで待たされる。こ
れがシリアライズ制御である。
【００１３】このため各ＣＰＵを長時間待たせる結果と
なり（図６の“ＣＰＵ ＷＡＩＴ”参照）、情報処理装
置１全体の稼働率が低下するという問題が生ずる。この
問題は、ブロックストア命令のように一連のストア命令
が連続して実行される場合に特に顕著となる。このた
め、初めに述べたパイプライン方式の処理を導入したこ
とによる効果は失われてしまう。
なり（図６の“ＣＰＵ ＷＡＩＴ”参照）、情報処理装
置１全体の稼働率が低下するという問題が生ずる。この
問題は、ブロックストア命令のように一連のストア命令
が連続して実行される場合に特に顕著となる。このた
め、初めに述べたパイプライン方式の処理を導入したこ
とによる効果は失われてしまう。
【００１４】したがって本発明は上記問題点に鑑み、情
報処理装置の稼働率を低下させることのない、ブロック
ストア命令の実行制御方式を提案することを目的とする
ものである。
報処理装置の稼働率を低下させることのない、ブロック
ストア命令の実行制御方式を提案することを目的とする
ものである。
【００１５】
【課題を解決するための手段】図１は本発明に係るブロ
ックストア命令実行制御方式の基本構成を示す図であ
る。この情報処理装置１は、中央処理装置（ＣＰＵ）２
から出力される各種のリクエスト信号ＲＱを入力して各
リクエスト信号ＲＱに応じたパイプライン処理を制御す
る記憶制御装置（ＭＣＵ）５を含む。そのパイプライン
処理を制御する手段は、図中、パイプライン処理制御手
段１３として示される。
ックストア命令実行制御方式の基本構成を示す図であ
る。この情報処理装置１は、中央処理装置（ＣＰＵ）２
から出力される各種のリクエスト信号ＲＱを入力して各
リクエスト信号ＲＱに応じたパイプライン処理を制御す
る記憶制御装置（ＭＣＵ）５を含む。そのパイプライン
処理を制御する手段は、図中、パイプライン処理制御手
段１３として示される。
【００１６】本発明の特徴はまず、カウンタ手段１１を
備えることにあり、そしてこのカウンタ手段１１による
監視のもとで動作するリクエストセレクタ手段１２を有
することにある。これらは記憶制御装置（ＭＣＵ）５内
に設けられる。カウンタ手段１１は、リクエスト信号Ｒ
Ｑがブロックストア命令に基づくリクエスト信号である
ときにインクリメントされ、当該ブロックストア命令の
実行が完了したことを検出したときにデクレメントされ
る。
備えることにあり、そしてこのカウンタ手段１１による
監視のもとで動作するリクエストセレクタ手段１２を有
することにある。これらは記憶制御装置（ＭＣＵ）５内
に設けられる。カウンタ手段１１は、リクエスト信号Ｒ
Ｑがブロックストア命令に基づくリクエスト信号である
ときにインクリメントされ、当該ブロックストア命令の
実行が完了したことを検出したときにデクレメントされ
る。
【００１７】リクエストセレクタ手段１２は、カウンタ
手段１１のカウント値に応じてリクエスト信号ＲＱの入
力を制御する。リクエストセレクタ手段１１は、カウン
タ手段１１のカウント値が零でないときは、ブロックス
トア命令に基づくリクエスト信号のみを優先的に選択し
て該ブロックストア命令に基づく処理を連続的に実行さ
せる。
手段１１のカウント値に応じてリクエスト信号ＲＱの入
力を制御する。リクエストセレクタ手段１１は、カウン
タ手段１１のカウント値が零でないときは、ブロックス
トア命令に基づくリクエスト信号のみを優先的に選択し
て該ブロックストア命令に基づく処理を連続的に実行さ
せる。
【００１８】図中、ＣＭＰ（ｃｏｍｐｌｅｔｅ）は、上
述した、ブロックストア命令の実行が完了したことを検
出したことを示す実行完了信号である。なお、その他の
構成要素、ＭＳＵ３，ＣＡＣＨＥ（ＣＡＣ）４およびＫ
ＳＵ６については前述のとおりである。図２は本発明に
係るブロックストア命令実行制御方式による制御手順を
表すタイムチャートである。本図の見方は前述した図６
と同様である。ただし図２においてはさらにカウンタ手
段（ＣＯＵＮＴＥＲ）１１のカウント値が、０，１，２
…のように示されている。
述した、ブロックストア命令の実行が完了したことを検
出したことを示す実行完了信号である。なお、その他の
構成要素、ＭＳＵ３，ＣＡＣＨＥ（ＣＡＣ）４およびＫ
ＳＵ６については前述のとおりである。図２は本発明に
係るブロックストア命令実行制御方式による制御手順を
表すタイムチャートである。本図の見方は前述した図６
と同様である。ただし図２においてはさらにカウンタ手
段（ＣＯＵＮＴＥＲ）１１のカウント値が、０，１，２
…のように示されている。
【００１９】いずれかのＣＰＵ２より、図中の、ａ，
ｂ，ｃ，ｄのごとく連続したブロックストア命令が発行
され、これが連続したリクエスト信号ＲＱとしてＭＣＵ
５に出力される。これらを順次受け取ったＭＣＵ５は、
リクエストセレクト手段１２によって所定の選択を行
い、各ＣＰＵ２にオーダを出力する。このオーダａ′
は、ブロックストア命令の場合、まずＣＡＣＨＥ４に対
する無効化である。
ｂ，ｃ，ｄのごとく連続したブロックストア命令が発行
され、これが連続したリクエスト信号ＲＱとしてＭＣＵ
５に出力される。これらを順次受け取ったＭＣＵ５は、
リクエストセレクト手段１２によって所定の選択を行
い、各ＣＰＵ２にオーダを出力する。このオーダａ′
は、ブロックストア命令の場合、まずＣＡＣＨＥ４に対
する無効化である。
【００２０】上記のリクエスト信号がブロックストア命
令ａに基づくリクエスト信号であると、カウンタ手段１
１はカウンタ値はインクリメント（＋１）される（図２
の“ＣＯＵＮＴＥＲ”の欄の“１”）。無効化オーダ
ａ′に基づいて各ＣＰＵ内のＣＡＣＨＥ４に対する無効
化が実行される。この無効化が最も早く完了したのはＣ
ＰＵ２の＃２におけるＣＡＣＨＥ４（ＣＰＵ２（ｃａｃ
ｈｅ））であり、次のオーダｂ′までの間に若干の時間
的空間Ｓが生じている。一方、その無効化が最も遅く完
了したのは、ＣＰＵ２の＃１におけるＣＡＣＨＥ４（Ｃ
ＰＵ１（ｃａｃｈｅ））である。
令ａに基づくリクエスト信号であると、カウンタ手段１
１はカウンタ値はインクリメント（＋１）される（図２
の“ＣＯＵＮＴＥＲ”の欄の“１”）。無効化オーダ
ａ′に基づいて各ＣＰＵ内のＣＡＣＨＥ４に対する無効
化が実行される。この無効化が最も早く完了したのはＣ
ＰＵ２の＃２におけるＣＡＣＨＥ４（ＣＰＵ２（ｃａｃ
ｈｅ））であり、次のオーダｂ′までの間に若干の時間
的空間Ｓが生じている。一方、その無効化が最も遅く完
了したのは、ＣＰＵ２の＃１におけるＣＡＣＨＥ４（Ｃ
ＰＵ１（ｃａｃｈｅ））である。
【００２１】本発明においては、先のオーダａ′に続く
次のオーダｂ′（無効化）がＭＣＵ５より出力されたと
きは、上述したＣＰＵ２の＃１におけるＣＡＣＨＥ４に
対する無効化が未了であっても、このオーダｂ′による
処理を連続して行ってしまう。これによりブロックスト
ア命令の処理時間が短縮される。ただし、そのためにカ
ウンタ手段１１による監視が必要となる。上記のオーダ
ｂ′が出力される時点では、カウンタ手段１１のカウン
ト値は１から２にインクリメントされる。このカウンタ
値が３，４と増大して行ったとすると、最早ブロックス
トア命令の実行は不可能となる。なぜなら、ＣＡＣＨＥ
４の無効化が完了した数よりもオーダの数が過多になっ
てしまうからである。
次のオーダｂ′（無効化）がＭＣＵ５より出力されたと
きは、上述したＣＰＵ２の＃１におけるＣＡＣＨＥ４に
対する無効化が未了であっても、このオーダｂ′による
処理を連続して行ってしまう。これによりブロックスト
ア命令の処理時間が短縮される。ただし、そのためにカ
ウンタ手段１１による監視が必要となる。上記のオーダ
ｂ′が出力される時点では、カウンタ手段１１のカウン
ト値は１から２にインクリメントされる。このカウンタ
値が３，４と増大して行ったとすると、最早ブロックス
トア命令の実行は不可能となる。なぜなら、ＣＡＣＨＥ
４の無効化が完了した数よりもオーダの数が過多になっ
てしまうからである。
【００２２】そこでカウンタ手段１１のカウンタ値は、
１つのオーダに対する無効化処理が全ＣＰＵについて完
了したときは即座に−１し、カウンタ値をできるだけ０
に近い数に保つようにする。カウンタ値が小さければ小
さい程、次々とリクエスト信号を受け取る余裕ができる
からである。図２を再び参照すると、カウンタ手段１１
のカウント値（ＣＯＵＮＴＥＲ）は、リクエスト信号
ａ，ｂ…に基づくオーダａ′，ｂ′…が出力される時点
で、０→１→２→とインクリメントする一方で、全ＣＰ
ＵのＣＡＣＨＥ４に対する１回の無効化が完了する毎に
２→１のようにデクレメントする。本図中、第１回の無
効化でＣＰＵ１（ｃａｃｈｅ）が最後に無効化を終了す
ると、カウンタ値は２→１のように減少し、また第２回
の無効化でＣＰＵ２（ｃａｃｈｅ）が最後に無効化を終
了するとカウンタ値は２→１のように減少する。
１つのオーダに対する無効化処理が全ＣＰＵについて完
了したときは即座に−１し、カウンタ値をできるだけ０
に近い数に保つようにする。カウンタ値が小さければ小
さい程、次々とリクエスト信号を受け取る余裕ができる
からである。図２を再び参照すると、カウンタ手段１１
のカウント値（ＣＯＵＮＴＥＲ）は、リクエスト信号
ａ，ｂ…に基づくオーダａ′，ｂ′…が出力される時点
で、０→１→２→とインクリメントする一方で、全ＣＰ
ＵのＣＡＣＨＥ４に対する１回の無効化が完了する毎に
２→１のようにデクレメントする。本図中、第１回の無
効化でＣＰＵ１（ｃａｃｈｅ）が最後に無効化を終了す
ると、カウンタ値は２→１のように減少し、また第２回
の無効化でＣＰＵ２（ｃａｃｈｅ）が最後に無効化を終
了するとカウンタ値は２→１のように減少する。
【００２３】上記のようにリクエストセレクタ手段１２
は、カウンタ手段１１による監視のもとに、一連のブロ
ックストア命令を連続的に（すきまなく）実行すること
を可能にしている。この結果、ＣＰＵの待ち時間は図２
において“ＣＰＵ ＷＡＩＴ”として示すごとく、図６
（従来）に示す“ＣＰＵ ＷＡＩＴ”よりも大幅に短縮
される。かくして情報処理装置１全体の稼働率が向上す
る。
は、カウンタ手段１１による監視のもとに、一連のブロ
ックストア命令を連続的に（すきまなく）実行すること
を可能にしている。この結果、ＣＰＵの待ち時間は図２
において“ＣＰＵ ＷＡＩＴ”として示すごとく、図６
（従来）に示す“ＣＰＵ ＷＡＩＴ”よりも大幅に短縮
される。かくして情報処理装置１全体の稼働率が向上す
る。
【００２４】カウンタ手段１１によるリクエストセレク
タ手段１２の監視の態様は、さらに以下の２つがある。 （ｉ）カウンタ手段１１のカウント値が零であるとき、
リクエストセレクタ手段は、所定の優先順位に従って、
中央処理装置２から出力される各種のリクエスト信号を
選択する（従来どおり）。
タ手段１２の監視の態様は、さらに以下の２つがある。 （ｉ）カウンタ手段１１のカウント値が零であるとき、
リクエストセレクタ手段は、所定の優先順位に従って、
中央処理装置２から出力される各種のリクエスト信号を
選択する（従来どおり）。
【００２５】（ii）カウンタ手段１１のカウント値が、
予め定めた上限値に達したとき、リクエストセレクタ手
段１２は、ブロックストア命令に基づくリクエスト信号
の選択を中止する。つまりブロックストア命令は実行し
ない。ブロックストア命令の入力数の方が、ブロックス
トア命令の実行完了数よりも過多になってしまうからで
ある。
予め定めた上限値に達したとき、リクエストセレクタ手
段１２は、ブロックストア命令に基づくリクエスト信号
の選択を中止する。つまりブロックストア命令は実行し
ない。ブロックストア命令の入力数の方が、ブロックス
トア命令の実行完了数よりも過多になってしまうからで
ある。
【００２６】上述のように本発明によれば、カウンタ手
段１１という単純なデバイスを導入するだけでよく、コ
スト的にもハードウェア的にも負担は軽い、という利点
がある。この利点は次に述べる不利と対比させると一層
顕著である。一般に、稼働率の向上のためにパイプライ
ンを用いた並列実行という手法があるが、一連のブロッ
クストア命令を連続して実行する複数の処理が全て完了
したことを知ることは非常に手間がかかる。例えば、各
ＣＰＵからの完了通知信号に当該命令のＩＤを示す信号
を付け加えて、このＩＤにより処理中の命令の中で処理
が終了した命令を知る方法や各ＣＰＵに処理の状況を問
い合わせる方法等があるが、ＣＰＵ間の信号線の増加や
プロトコルの複雑化およびＣＰＵ間アクセスの増加を招
くという不利がある。
段１１という単純なデバイスを導入するだけでよく、コ
スト的にもハードウェア的にも負担は軽い、という利点
がある。この利点は次に述べる不利と対比させると一層
顕著である。一般に、稼働率の向上のためにパイプライ
ンを用いた並列実行という手法があるが、一連のブロッ
クストア命令を連続して実行する複数の処理が全て完了
したことを知ることは非常に手間がかかる。例えば、各
ＣＰＵからの完了通知信号に当該命令のＩＤを示す信号
を付け加えて、このＩＤにより処理中の命令の中で処理
が終了した命令を知る方法や各ＣＰＵに処理の状況を問
い合わせる方法等があるが、ＣＰＵ間の信号線の増加や
プロトコルの複雑化およびＣＰＵ間アクセスの増加を招
くという不利がある。
【００２７】
【発明の実施の形態】図３は本発明に係る情報処理装置
の構成例を示す図である。なお既に説明した構成要素と
同様のものには同一の参照番号または記号を付して示
す。本図中、ＭＣＵ５は、カウンタ手段１１とリクエス
トセレクタ手段１２とパイプライン処理制御手段１３と
を含んでなる。またＣＰＵ２は、本図中右側と上側の２
ヶ所に示すが両者は全く同一である。単にリクエストの
発行機能（上側）とオーダの実行機能（右側）とに分け
て示したものである。
の構成例を示す図である。なお既に説明した構成要素と
同様のものには同一の参照番号または記号を付して示
す。本図中、ＭＣＵ５は、カウンタ手段１１とリクエス
トセレクタ手段１２とパイプライン処理制御手段１３と
を含んでなる。またＣＰＵ２は、本図中右側と上側の２
ヶ所に示すが両者は全く同一である。単にリクエストの
発行機能（上側）とオーダの実行機能（右側）とに分け
て示したものである。
【００２８】また図中、ＣＮＴ＝０，０＜ＣＮＴ＜Ｎお
よびＣＮＴ≧Ｎは、カウンタ手段１１の監視条件を表し
たものであり、ＣＮＴは前述したカウント値である。本
発明のブロックストア命令制御方式は、特に０＜ＣＮＴ
＜Ｎという条件下で有効に機能するものである。ブロッ
クストア命令が入力されたか否か、正確にはブロックス
トア命令が、種々のリクエスト信号の中の１つとリクエ
ストセレクタ手段１２によって選択されて該手段１２よ
り出力されたか否かは、カウンタ手段１１にとって重要
な情報である。
よびＣＮＴ≧Ｎは、カウンタ手段１１の監視条件を表し
たものであり、ＣＮＴは前述したカウント値である。本
発明のブロックストア命令制御方式は、特に０＜ＣＮＴ
＜Ｎという条件下で有効に機能するものである。ブロッ
クストア命令が入力されたか否か、正確にはブロックス
トア命令が、種々のリクエスト信号の中の１つとリクエ
ストセレクタ手段１２によって選択されて該手段１２よ
り出力されたか否かは、カウンタ手段１１にとって重要
な情報である。
【００２９】そこで図３の構成例では、カウンタ手段１
１の中にカウンタと共に判定部１５を設ける。この判定
部１５は、リクエストセレクタ手段１２からブロックス
トア命令に基づくリクエスト信号ＲＱが出力されたか否
かを判定する。この判定部１５は、リクエスト信号が指
定する命令するコードをデコードするデコーダからな
る。
１の中にカウンタと共に判定部１５を設ける。この判定
部１５は、リクエストセレクタ手段１２からブロックス
トア命令に基づくリクエスト信号ＲＱが出力されたか否
かを判定する。この判定部１５は、リクエスト信号が指
定する命令するコードをデコードするデコーダからな
る。
【００３０】カウンタ手段１１はそのデコーダの出力に
よりカウント値をインクリメントする一方、ブロックス
トア命令の実行が完了したことを示す実行完了信号ＣＭ
Ｐによってデクレメントする。この実行完了信号ＣＭＰ
を生成する手段についてはその一例を図４に示す。図４
はより具体的な情報処理装置の構成例を示す図である。
本図においてＭＣＵ５が図の左側と中央下側の２ヶ所に
分けて示してあるが、双方同一のものである。機能別に
示しただけである。後者のＭＣＵ５（図の中央下側）に
は、上述した実行完了信号ＣＭＰの生成手段（１６）が
示されている。これは、ブロックストア命令の実行が完
了（図中の“無効化終了”）したことを検出する検出部
１６である。
よりカウント値をインクリメントする一方、ブロックス
トア命令の実行が完了したことを示す実行完了信号ＣＭ
Ｐによってデクレメントする。この実行完了信号ＣＭＰ
を生成する手段についてはその一例を図４に示す。図４
はより具体的な情報処理装置の構成例を示す図である。
本図においてＭＣＵ５が図の左側と中央下側の２ヶ所に
分けて示してあるが、双方同一のものである。機能別に
示しただけである。後者のＭＣＵ５（図の中央下側）に
は、上述した実行完了信号ＣＭＰの生成手段（１６）が
示されている。これは、ブロックストア命令の実行が完
了（図中の“無効化終了”）したことを検出する検出部
１６である。
【００３１】さらに具体的には、この検出部１６を、記
憶制御装置（ＭＣＵ）５内に既存の物理アドレス／論理
アドレス変換テーブルによって実現し、この物理アドレ
ス／論理アドレス変換テーブル内のアドレスが、ブロッ
クストア命令の実行によって全て無効化されたとき、当
該ブロックストア命令の実行が完了したことを検出し実
行完了信号ＣＭＰとして出力する。
憶制御装置（ＭＣＵ）５内に既存の物理アドレス／論理
アドレス変換テーブルによって実現し、この物理アドレ
ス／論理アドレス変換テーブル内のアドレスが、ブロッ
クストア命令の実行によって全て無効化されたとき、当
該ブロックストア命令の実行が完了したことを検出し実
行完了信号ＣＭＰとして出力する。
【００３２】図４においても、図３と同様同一の一群の
ＣＰＵ２が、リクエスト機能側（リクエスト発行部１７
を含む）と、ＣＡＣＨＥ４を含みオーダを受ける側とに
分けて示している。複数のＣＰＵ２からそれぞれ出力さ
れたリクエスト信号は、各ＣＰＵ２に対応したポートＰ
に一旦保持され、リクエストセレクタ手段１２による選
択を受ける。ＭＣＵ５（図４の左側）のその他の構成は
図３と同じである。
ＣＰＵ２が、リクエスト機能側（リクエスト発行部１７
を含む）と、ＣＡＣＨＥ４を含みオーダを受ける側とに
分けて示している。複数のＣＰＵ２からそれぞれ出力さ
れたリクエスト信号は、各ＣＰＵ２に対応したポートＰ
に一旦保持され、リクエストセレクタ手段１２による選
択を受ける。ＭＣＵ５（図４の左側）のその他の構成は
図３と同じである。
【００３３】
【発明の効果】以上説明したように本発明によれば、一
連の連続するブロックストア命令の処理時間が短縮され
る。その分、ＣＰＵ２の待ち時間（ＣＰＵ ＷＡＩＴ）
も短くなり情報処理装置全体の稼働率の向上が図れる。
このために新規に追加したハードウェアはカウンタ（１
１）のみであり、経済的でもある。
連の連続するブロックストア命令の処理時間が短縮され
る。その分、ＣＰＵ２の待ち時間（ＣＰＵ ＷＡＩＴ）
も短くなり情報処理装置全体の稼働率の向上が図れる。
このために新規に追加したハードウェアはカウンタ（１
１）のみであり、経済的でもある。
【００３４】さらにそのカウンタ（１１）のカウント値
を目安にするだけで、命令実行順序制御が簡単に行え、
また過度の命令の発行も容易に抑制できるという効果も
ある。
を目安にするだけで、命令実行順序制御が簡単に行え、
また過度の命令の発行も容易に抑制できるという効果も
ある。
【図１】本発明に係るブロックストア命令実行制御方式
の基本構成を示す図である。
の基本構成を示す図である。
【図２】本発明に係るブロックストア命令実行制御方式
による制御手順を表すタイムチャートである。
による制御手順を表すタイムチャートである。
【図３】本発明に係る情報処理装置の構成例を示す図で
ある。
ある。
【図４】より具体的な情報処理装置の構成例を示す図で
ある。
ある。
【図５】本発明が適用される一般的な情報処理装置の一
例を示す基本ブロック図である。
例を示す基本ブロック図である。
【図６】従来のシリアライズ制御方式によるブロックス
トア命令の実行手順を表すタイムチャートである。
トア命令の実行手順を表すタイムチャートである。
１…情報処理装置 ２…中央処理装置（ＣＰＵ） ３…主記憶装置（ＭＳＵ） ４…緩衝記憶装置（ＣＡＣＨＥ） ５…記憶制御装置（ＭＣＵ） ６…キー記憶装置（ＫＳＵ） ７…入出力装置（Ｉ／Ｏ） １１…カウンタ手段 １２…リクエストセレクタ手段 １３…パイプライン処理制御手段 １５…判定部 １６…検出部
Claims (3)
- 【請求項１】 中央処理装置（ＣＰＵ）から出力される
各種のリクエスト信号を入力して各該リクエスト信号に
応じたパイプライン処理を制御する記憶制御装置（ＭＣ
Ｕ）を含む情報処理装置において、 前記記憶制御装置は、 前記リクエスト信号がブロックストア命令に基づくリク
エスト信号であるときにインクリメントされ、当該ブロ
ックストア命令の実行が完了したことを検出したときに
デクレメントされるカウンタ手段と、 前記カウンタ手段のカウント値に応じて前記リクエスト
信号の入力を制御するリクエストセレクタ手段とを備
え、 前記リクエストセレクタ手段は、前記カウンタ手段のカ
ウント値が零でないときは、前記ブロックストア命令に
基づくリクエスト信号のみを優先的に選択して該ブロッ
クストア命令に基づく処理を連続的に実行させることを
特徴とする、情報処理装置におけるブロックストア命令
の実行制御方式。 - 【請求項２】 前記カウンタ手段のカウント値が零であ
るとき、 前記リクエストセレクタ手段は、所定の優先順位に従っ
て、前記中央処理装置から出力される各種のリクエスト
信号を選択する請求項１に記載のブロックストア命令の
実行制御方式。 - 【請求項３】 前記カウンタ手段のカウント値が、予め
定めた上限値に達したとき、 前記リクエストセレクタ手段は、前記ブロックストア命
令に基づくリクエスト信号の選択を中止する請求項１に
記載のブロックストア命令の実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10950098A JPH11306020A (ja) | 1998-04-20 | 1998-04-20 | 情報処理装置におけるブロックストア命令の実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10950098A JPH11306020A (ja) | 1998-04-20 | 1998-04-20 | 情報処理装置におけるブロックストア命令の実行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306020A true JPH11306020A (ja) | 1999-11-05 |
Family
ID=14511846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10950098A Withdrawn JPH11306020A (ja) | 1998-04-20 | 1998-04-20 | 情報処理装置におけるブロックストア命令の実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7490219B2 (en) | 2005-03-16 | 2009-02-10 | Fujitsu Limited | Counter counts valid requests based on a judgment in a system having a plurality of pipeline processors |
-
1998
- 1998-04-20 JP JP10950098A patent/JPH11306020A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7490219B2 (en) | 2005-03-16 | 2009-02-10 | Fujitsu Limited | Counter counts valid requests based on a judgment in a system having a plurality of pipeline processors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |