JPH11307764A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクト抵抗のばらつきを小さくすること
ができ、更に寄生接合容量の増大も防止することができ
る半導体装置およびその製造方法を提供する。 【解決手段】 ＭＯＳトランジスタにおいて、電極１８
の側面に側壁（サイドウォール）１９を形成する。側壁
１９は電極１８側から順に酸化層１９ａ，窒化層１９
ｂ，シリコン層１９ｃおよびシリサイド層１９ｄを有す
る。シリサイド層１９ｄはソース領域１２およびドレイ
ン領域１３と電気的に接続している。ソース領域１２お
よびドレイン領域１３に対するコンタクトの形成位置が
ずれても、シリサイド層１９ｄによりそれらの接続を確
保できる。また、側壁１９の幅を厚くできるので、ソー
ス領域１２およびドレイン領域１３を形成する際に大き
なエネルギーで不純物を導入できる。よって、ソース領
域１２およびドレイン領域１３を基板１１の深い位置ま
で形成でき、寄生接合容量を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、側面に側壁（サイ
ドウォール）が形成された電極を備えた半導体装置およ
びその製造方法に係り、特に、ＭＯＳ（Metal-Oxide-Se
miconductor ）型トランジスタを備えた半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置においては微細化が進
んでおり、トランジスタなどではゲート長の短縮化によ
り、駆動時の抵抗は年々低下している。しかし、一方で
は、コンタクト径の縮小によるコンタクト抵抗の増加や
ソース領域やドレイン領域の浅接合化などにより寄生抵
抗が増加している。また、コンタクト部とゲート電極と
の間の距離を大きくとることができなくなり、コンタク
ト部がゲート電極に接近あるいはゲート電極と接触する
ことがある。更に、ゲート長の短縮化によりしきい値電
圧の低下やドレイン空乏層とソース空乏層とが繋がって
しまう（いわゆるパンチスルー）などの短チャネル効果
が顕著となっている。

【０００３】そこで、例えば、寄生抵抗を低減する手段
としては、ソース領域，ドレイン領域およびゲート電極
の表面に金属層を堆積したのち加熱してそれらの表面に
シリサイド層を形成する自己整合型シリサイド（サリサ
イド）技術が開発されている。また、ゲート電極とコン
タクト部との接近を防止する手段としては、層間絶縁膜
と異なる材料でゲート電極の側面に側壁を形成する自己
整合型コンタクト技術が開発されている。更に、短チャ
ネル効果を抑制する手段としては、ソース領域とドレイ
ン領域との間の領域にソース領域およびドレイン領域と
は導電型が異なる不純物を導入して濃度調整領域を形成
し、半導体基板の不純物濃度を調整する技術が開発され
ている（月刊Semiconductor World 1995.11 P78 〜8
2）。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
ようにゲート電極に側壁を形成してゲート電極とコンタ
クト部との接近を防止する場合には図８に示したような
問題があった。この図は従来のＭＯＳ（Metal Oxide Se
miconductor)トランジスタの断面構成を表したものであ
り、シリコンの基板１１１の素子分離領域１２１により
囲まれた領域に、ソース領域１１２、ドレイン領域１１
３および側壁１１９を有するゲート電極１１８をそれぞ
れ形成したものである。ここで、ソース領域１１２およ
びドレイン領域１１３に対するコンタクト部１２３，１
２４のうち、特にコンタクト部１２４が合わせずれなど
により本来の形成位置がずれた状態を示している。この
ようにコンタクト部１２４からずれていると、側壁１１
９と重なった分だけコンタクト部１２４とドレイン領域
１１３との接触面積が少なくなってしまい、それらの接
触面積に大きなばらつきが生じてしまう。例えば、コン
タクト径が０．３０μｍの場合、コンタクト抵抗は５．
０〜１０．１Ω程度にばらついてしまい、コンタクト径
が０．２６μｍの場合、コンタクト抵抗は７．０〜１
２．０Ω程度にばらついてしまっていた。

【０００５】また、図８に示したように、短チャネル効
果抑制のために濃度調整領域１１６を形成する場合に
は、濃度調整領域１１６を形成するための不純物の導入
はゲート電極１１８を形成する前にソース領域１１２お
よびドレイン領域１１３の形成予定領域を含む全面に対
して行うのが一般的である。しかしながら、近年、ソー
ス領域１１２およびドレイン領域１１３の接合深さは浅
くなってきているので、これらソース領域１１２および
ドレイン領域１１３の最深部が、濃度調整領域１１６を
形成する際に導入した不純物の濃度の高い領域（図８に
おいて梨子地で示した領域）と重なってしまう。そのた
め、トランジスタの寄生接合容量が増加してしまい、負
荷が増大するという問題もあった。

【０００６】なお、このような寄生容量の増加を解決す
る手段としては、濃度調整領域１１６を形成するための
不純物の導入を、ゲート電極１１８を形成した後でセル
フアラインで行う方法が提案されている。しかし、この
場合、ゲート電極１１８越しにイオン注入を行うので、
大きな注入エネルギーが必要となり、注入された不純物
のプロファイルが広がってしまうという問題がある。ま
た、ゲート絶縁膜１１７を不純物が通過するので、ゲー
ト絶縁膜１１７の信頼性も低下してしまうという問題も
あり、より好ましい手段が望まれていた。

【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、コンタクト抵抗のばらつきを低減で
きると共に寄生接合容量の増大も防止することができる
半導体装置およびその製造方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板の表面に形成されると共に半導体基板の
厚さ方向に沿って側面を有する電極と、この電極の側面
に形成されると共に外側部の少なくとも一部に導電層を
有する側壁とを備えている。

【０００９】本発明による半導体装置の製造方法は、半
導体基板の表面に、半導体基板の厚さ方向に沿って側面
を有する電極を形成する工程と、電極の側面に、外側部
の少なくとも一部に導電層を有する側壁を形成する工程
とを含むものである。

【００１０】本発明による半導体装置では、半導体基板
上の電極において、その側壁の外側部に導電層を含んで
いる。従って、例えば、電極の近くにコンタクト部を形
成する場合などにおいてコンタクト部の形成位置がずれ
ても、その電気的接続は導電層を介して確保される。

【００１１】本発明による半導体装置の製造方法では、
まず、電極が形成され、そののち、その側面に外側部の
少なくとも一部に導電層を有する側壁が形成される。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１３】図１は本発明の一実施の形態に係る半導体
装置の構成を表すものである。この半導体装置はＭＯＳ
トランジスタであり、ｐ型あるいはｎ型の例えばシリコ
ンよりなる半導体基板１１（以下、基板１１という）の
素子分離領域２１により囲まれた領域の内部（具体的に
は表層部）に、間隔を開けて形成された一対の不純物領
域としてのソース領域１２とドレイン領域１３とをそれ
ぞれ有している。これらソース領域１２およびドレイン
領域１３は、基板１１の表面から深さ方向に向かってそ
れぞれ形成されており、例えば、それらの深さはそれぞ
れ０．１μｍ程度となっている。なお、素子分離領域２
１は例えば二酸化ケイ素（ＳｉＯ₂ ）により形成されて
いる。

【００１４】ソース領域１２およびドレイン領域１３
は、基板１１とは導電型が異なる第１導電型の不純物を
高濃度に導入することによりそれぞれ形成したものであ
る。例えば、基板１１がｐ型である場合には砒素（Ａ
ｓ）や燐（Ｐ）などのｎ型の不純物、基板１１がｎ型で
ある場合にはボロン（Ｂ）などのｐ型の不純物がそれぞ
れ用いられる。なお、この第１導電型の不純物の種類
は、ソース領域１２とドレイン領域１３とで同じでも異
なっていてもよい。また、図２に示したように、基板１
１の表層部にウェル領域１１ａが形成されている場合に
は、ウェル領域１１ａがｐ型のときソース領域１２およ
びドレイン領域１３に導入される第１導電型不純物はｎ
型の不純物となり、ウェル領域１１ａがｎ型のときそれ
らに導入される第１導電型不純物はｐ型の不純物とな
る。

【００１５】ソース領域１２およびドレイン領域１３の
表面には、シート抵抗を低くし寄生抵抗を低くするため
に、高融点金属とシリコンとの化合物（シリサイド）よ
りなる例えば厚さが３０ｎｍのシリサイド層１２ａ，１
３ａがそれぞれ形成されている。シリサイド層１２ａ，
１３ａを構成するシリサイドとしては、例えば、コバル
トシリサイド（ＣｏＳｉ₂ ）やチタンシリサイド（Ｔｉ
Ｓｉ₂ ）などがある。

【００１６】ソース領域１２とドレイン領域１３との間
の基板１１の内部（具体的には表層部）には、ソース領
域１２およびドレイン領域１３にそれぞれ隣接して、ド
レイン近傍での電界を低減するためのＬＤＤ領域１４，
１５が各々形成されている。これらＬＤＤ領域１４，１
５は、基板１１の表面から深さ方向に向かってそれぞれ
形成されており、例えばそれらの深さはそれぞれ０．０
７μｍ程度となっている。ＬＤＤ領域１４，１５は、第
１導電型の不純物をソース領域１２およびドレイン領域
１３よりも低濃度に導入して形成したものである。この
第１導電型の不純物の種類は、ソース領域１２やドレイ
ン領域１３と同じでも異なっていてもよく、また、各Ｌ
ＤＤ領域１４，１５間においても同様である。

【００１７】ソース領域１２とドレイン領域１３との間
の基板１１の内部（具体的には表面近傍）には、基板１
１の深さ方向における不純物濃度を調整して短チャネル
効果を抑制するための濃度調整領域１６が形成されてい
る。この濃度調整領域１６は、基板１１と導電型が同一
である第２導電型の不純物を導入することにより形成し
たものである。例えば、基板１１がｐ型である場合には
ボロンなどのｐ型の不純物、基板１１がｎ型である場合
には砒素や燐などのｎ型の不純物が用いられる。

【００１８】この濃度調整領域１６は、例えば図３に示
したように、基板１１の深さ方向においてその不純物濃
度（第２導電型の不純物の濃度）が変化している。濃度
調整領域１６における不純物濃度は、例えば、基板１１
の表面からの深さが０．０５〜０．１μｍの範囲内の領
域において一定値以上（例えば１×１０¹⁸ｃｍ^-3以上）
となっている。濃度調整領域１６のうち不純物濃度が高
い領域（例えば濃度調整領域１６における最大濃度の１
／２以上の領域）は、ソース領域１２およびドレイン領
域１３のうち基板１１の深さ方向における最深部よりも
基板１１の表面側に位置していることが好ましい。濃度
調整領域１６を形成する際にソース領域１２およびドレ
イン領域１３に渡って第２導電型の不純物を導入して
も、ソース領域１２およびドレイン領域１３の最深部に
おける第２導電型の不純物の濃度を低くすることがで
き、寄生接合容量を小さくすることができるからであ
る。

【００１９】基板１１の上には、ソース領域１２とドレ
イン領域１３との間の領域に対応して、例えば厚さが４
ｎｍの二酸化ケイ素（ＳｉＯ₂ ）よりなるゲート絶縁膜
１７を介して、例えば厚さが４００ｎｍのゲート電極１
８が形成されている。すなわち、ゲート電極１８は、ソ
ース領域１２とドレイン領域１３とに挟まれるように濃
度調整領域１６に対向して形成されている。

【００２０】ゲート電極１８は基板１１の厚さ方向（表
面と垂直方向）に積層された二層構造となっており、ゲ
ート絶縁膜１７上に形成された例えば厚さが３８５ｎｍ
の多結晶シリコンよりなるシリコン層１８ａと、このシ
リコン層１８ａ上に形成された例えば厚さが３０ｎｍの
シリサイド層１８ｂとを有している。シリコン層１８ａ
には第１導電型の不純物が導入されている。この第１導
電型の不純物は、ソース領域１２やドレイン領域１３や
ＬＤＤ領域１４，１５とそれぞれ種類が異なっていても
同じでもよい。

【００２１】ゲート電極１８の側面には側壁（サイドウ
ォール）１９が形成されている。本実施の形態における
側壁１９は、ゲート電極１８の側面とほぼ垂直方向に複
数の層が積層された層状構造となっており、内側部（ゲ
ート電極１８の側の部分）に絶縁層を、外側部に導電層
を有している。具体的には、ゲート電極１８の側から順
に、例えば幅（ゲート電極１８の側面に垂直方向の厚
さ）が１０ｎｍの二酸化ケイ素よりなる絶縁層としての
酸化層１９ａと、例えば幅が９０ｎｍの窒化ケイ素（Ｓ
ｉ₃ Ｎ₄ ）よりなる絶縁層としての窒化層１９ｂと、例
えば幅が１５ｎｍの多結晶シリコンあるいはアモルファ
スシリコンよりなる導電層としてのシリコン層１９ｃ
と、例えば幅が３０ｎｍのシリサイドよりなる導電層と
してのシリサイド層１９ｄとを有している。

【００２２】シリコン層１９ｃには、第１導電型の不純
物が導入されている。この第１導電型の不純物は、他の
第１導電型の不純物とそれぞれ種類が異なっていても同
じでもよい。シリサイド層１９ｄは、ソース領域１２お
よびドレイン領域１３の上のシリサイド層１２ａ，１３
ａと一体となって形成されており、これらシリサイド層
１２ａ，１３ａを介してソース領域１２またはドレイン
領域１３とそれぞれ電気的に接続されている。なお、側
壁１９の幅は、基板１１の表面側から反対側に向かって
狭くなっており、ここで例示した幅は基板１１の表面近
傍の幅である。

【００２３】このような構成を有する半導体装置は、次
のようにして製造することができる。

【００２４】図４（Ａ）〜（Ｃ）乃至図６（Ａ）〜
（Ｃ）はその製造方法を各工程順に表したものである。
まず、図４（Ａ）に示したように、シリコンよりなる基
板１１の表面を例えば反応性イオンエッチング（Reacti
ve Ion Etching；ＲＩＥ）法により選択的に除去し、そ
こに例えばＣＶＤ（Chemical Vapor Deposition ）法に
より二酸化ケイ素よりなる素子分離領域２１を埋め込
む。次いで、図２に示したようにウェル領域１１ａを形
成する場合には、基板１１に適宜な不純物を選択的に注
入し、素子分離領域２１に囲まれた領域にウェル領域１
１ａを形成する。

【００２５】続いて、図４（Ｂ）に示したように、素子
分離領域２１に囲まれた基板１１の全面に第２導電型の
不純物を注入して濃度調整領域１６を形成し、その後基
板１１の表面を例えば熱酸化法により酸化し、例えば厚
さ４ｎｍのゲート絶縁膜１７を形成する。濃度調整領域
１６を形成する際、例えば、第２導電型の不純物として
ボロンを用いる場合には、イオン源をボロン，打ち込み
エネルギーを３０ＫｅＶ，注入量を６×１０¹²ｃｍ^-2と
して注入を行う。また、例えば、第２導電型の不純物と
して砒素を用いる場合には、イオン源を砒素，打ち込み
エネルギーを１００ＫｅＶ，注入量を６×１０¹²ｃｍ^-2
として注入を行う。そののち、ＲＴＡ（Rapid Thermal
Annealing)処理を行って不純物の活性化と結晶性の回復
を図る。

【００２６】ＲＴＡ処理を行ったのち、図４（Ｃ）に示
したように、ゲート絶縁膜１７の上に、例えばＣＶＤ法
により厚さ１５０ｎｍの多結晶シリコンよりなるシリコ
ン層１８ａを形成する。そののち、シリコン層１８ａの
上に、例えばＣＶＤ法により厚さ２００ｎｍの二酸化ケ
イ素よりなる補助層３１を形成する。この補助層３１
は、後述する工程においてゲート電極１８の側面に側壁
１９を形成する際に、その側壁１９の幅を大きくするた
めのものである。

【００２７】補助層３１を形成したのち、図５（Ａ）に
示したように、リソグラフィ技術を用いて補助層３１お
よびシリコン層１８ａを選択的に除去し、ゲート電極１
８の形状とする。これにより、ゲート電極１８の一部
（シリコン層１８ａの部分）が形成される。そののち、
この補助層３１およびゲート電極１８をマスクとして基
板１１に第１導電型の不純物を注入し、ＬＤＤ領域１
４，１５をそれぞれ形成する。その際、第１導電型の不
純物は、後続の工程において形成するソース領域１２お
よびドレイン領域１３よりも低濃度にそれぞれ注入す
る。例えば、第１導電型の不純物として砒素を用いる場
合には、イオン源を砒素，打ち込みエネルギーを１０Ｋ
ｅＶ，注入量を６×１０¹⁴ｃｍ^-2として注入を行う。ま
た、例えば、第１導電型の不純物としてボロンを用いる
場合には、イオン源をフッ化ボロン，打ち込みエネルギ
ーを１０ＫｅＶ，注入量を４×１０¹⁴ｃｍ^-2として注入
を行う。

【００２８】ＬＤＤ領域１４，１５を形成したのち、例
えばＣＶＤ法により全面に厚さ１０ｎｍの酸化層１９ａ
を形成し、その上に例えばＣＶＤ法により厚さ９０ｎｍ
の窒化層１９ｂを形成する。そののち、これら窒化層１
９ｂおよび酸化層１９ａを例えば異方性エッチングによ
りゲート電極１８のシリコン層１８ａおよび補助膜３１
の側面のみを残して除去する。これにより、図５（Ｂ）
に示したように、幅が１０ｎｍの酸化層１９ａと幅が９
０ｎｍの窒化層１９ｂとよりなる絶縁層が形成される。
なお、この絶縁層を形成する際のエッチングにおいて、
絶縁層およびシリコン層１８ａに覆われている部分以外
のゲート絶縁膜１７も除去し、その部分の基板１１の表
面を露出させる。

【００２９】シリコン層１８ａおよび補助層３１の側面
に絶縁層を形成したのち、例えばＣＶＤ法により全面に
厚さ３０ｎｍの多結晶シリコンあるいはアモルファスシ
リコンよりなるシリコン層１９ｃを形成する。そのの
ち、これをエッチバックにより絶縁層の側面のみを残し
て除去する。これにより、図５（Ｃ）に示したように、
幅が３０ｎｍのシリコン層１９ｃが形成される。

【００３０】シリコン層１９ｃを形成したのち、図６
（Ａ）に示したように、全面に例えば厚さ５００ｎｍの
レジスト膜３２を塗布形成し、次いで、このレジスト膜
３２の表面を厚さが３００ｎｍ程度となるまで除去して
補助層３１の表面を露出させる。そののち、例えば、希
フッ化水素溶液（例えば水とフッ化水素を２０：１の体
積比で混合した溶液）で１００秒間処理し、補助層３１
を除去する。

【００３１】補助層３１を除去したのち、図６（Ｂ）に
示したように、アッシングによりレジスト膜３２を除去
し、シリコン層１８ａ，酸化層１９ａ，窒化層１９ｂお
よびシリコン層１９ｃをマスクとして、基板１１の表面
に第１導電型の不純物を導入すると共に、シリコン層１
８ａにも第１導電型の不純物を導入する。これにより、
基板１１の表面層にはシリコン層１８ａを挟むようにソ
ース領域１２とドレイン領域１３とが自己整合的に形成
される。また、これにより、シリコン層１９ｃにも第１
導電型の不純物が導入される。第１導電型の不純物を導
入する際には、例えば、第１導電型の不純物として砒素
を用いる場合、イオン源を砒素，打ち込みエネルギーを
６０ＫｅＶ，注入量を６×１０¹⁵ｃｍ^-2として注入を行
う。また、例えば、第１導電型の不純物としてボロンを
用いる場合には、イオン源をフッ化ボロン，打ち込みエ
ネルギーを１５ＫｅＶ，注入量を６×１０¹⁵ｃｍ^-2とし
て注入を行う。

【００３２】なお、ここでは、窒化層１９ｂの側面にシ
リコン層１９ｃが形成されているので、シリコン層１９
ｃの幅の分だけマスクの幅が厚くなり、第１導電型の不
純物を注入する際の注入エネルギーを大きくしても、ソ
ース領域１２およびドレイン領域１３の深さ方向に対し
て垂直な方向の幅は従来と同様とすることができる。ち
なみに、シリコン層１９ｃを形成しない従来の方法にお
けるイオン注入の条件は、例えば、イオン源が砒素の場
合、打ち込みエネルギーは３０ＫｅＶ，注入量は５×１
０¹⁵ｃｍ^-2である。また、例えば、イオン源がフッ化ボ
ロンの場合、打ち込みエネルギーが２．５ＫｅＶ，注入
量を５×１０¹⁵ｃｍ^-2である。よって、ここでは、ソー
ス領域１２およびドレイン領域１３は、注入エネルギー
を大きくした分だけ深い位置まで形成される。

【００３３】このように第１導電型の不純物を導入した
のち、ＲＴＡ処理（例えば１０００℃で１０秒間の加
熱）を行って不純物の活性化と結晶性の回復を図る。そ
ののち、図６（Ｃ）に示したように、全面に例えば厚さ
が１０ｎｍのコバルト（Ｃｏ）よりなる金属層３３を形
成し、例えば５５０℃で１０秒間加熱処理を行い、ソー
ス領域１２，ドレイン領域１３，シリコン層１８ａおよ
びシリコン層１９ｃそれぞれの一部と金属層３３とをそ
れぞれ反応させる。これにより、図１に示したように、
ソース領域１２，ドレイン領域１３およびシリコン層１
８ａの上や、シリコン層１９ｃの側面に、シリサイド層
１２ａ，１３ａ，１８ｂ，１９ｄがそれぞれ形成され
る。このときシリサイド層１２ａ，１３ａとシリサイド
層１９ｄは一体として形成される。これにより、本実施
の形態におけるゲート電極１８および側壁１９がそれぞ
れ形成される。

【００３４】そののち、硫酸と過酸化水素水との混合溶
液を用いて未反応部分の金属層３３を除去し、次いで、
７００℃で３０秒間の加熱処理を行うことにより、図１
に示した半導体装置が形成される。

【００３５】このような半導体装置は、例えば、図７に
示したようにして用いられ、次のように作用する。

【００３６】すなわち、この半導体装置の上には例えば
厚さ０．９μｍの二酸化ケイ素よりなる層間絶縁膜２２
が形成される。この層間絶縁膜２２には、ソース領域１
２に対応したコンタクトホール２２ａと、ドレイン領域
１３に対応したコンタクトホール２２ｂと、ゲート電極
１８に対応した図示しないコンタクトホールとがそれぞ
れ形成される。各コンタクトホール２２ａ，２２ｂなど
には、例えば厚さ１５ｎｍの窒化チタン（ＴｉＮ）が埋
め込まれたのち、タングステン（Ｗ）が埋め込まれ、各
コンタクト部２３，２４などが形成される。ソース領域
１２，ドレイン領域１３およびゲート電極１８は、各コ
ンタクト部２３，２４などを介して層間絶縁膜２２の上
に形成される図示しない各配線とそれぞれ接続される。

【００３７】この半導体装置では、図示しないコンタク
ト部を介してゲート電極１８に電圧が印加されると、ソ
ース領域１２とドレイン領域１３との間に流れる電流が
変調される。ここでは、側壁１９が外側部に導電層（シ
リコン層１９ｃおよびシリサイド層１９ｄ）を備えてい
るので、図７に示したように、コンタクト部２３，２４
の形成位置がずれて一部が側壁１９と重なっても、導電
層を介してソース領域１２またはドレイン領域１３との
接続が確保される。よって、コンタクト抵抗のばらつき
が小さくなる。

【００３８】また、ここでは、側壁１９が絶縁層（酸化
層１９ａおよび窒化層１９ｂ）に加えて導電層（シリコ
ン層１９ｃおよびシリサイド層１９ｄ）を備えているの
で、ソース領域１２およびドレイン領域１３とコンタク
ト部２３，２４との接触面積が確保され、かつ側壁１９
の厚さが厚くなっている。よって、ソース領域１２およ
びドレイン領域１３を大きな注入エネルギーを用いて形
成できるようになっており、ソース領域１２およびドレ
イン領域１３が深い位置まで形成されている。すなわ
ち、それらの最深部における第２導電型の不純物（濃度
調整領域１６）の濃度は低くなっており、寄生接合容量
が小さくなり、高い電流値が得られる。

【００３９】このように本実施の形態に係る半導体装置
では、ゲート電極１８に対して、外側部に導電層（シリ
コン層１９ｃおよびシリサイド層１９ｄ）を有する側壁
１９を備えるようにしたので、コンタクト部２３，２４
の形成位置がずれてコンタクト部２３，２４の一部が側
壁１９と重なってしまっても、導電層を介してソース領
域１２またはドレイン領域１３との接続を確保すること
ができ、コンタクト抵抗のばらつきを小さくすることが
できる。

【００４０】また、特に、導電層としてシリサイド層１
９ｄを備えるようにしたので、抵抗を小さくすることが
でき、コンタクト抵抗のばらつきを更に小さくすること
ができる。

【００４１】更に、本実施の形態では、ゲート電極１８
の側壁１９が絶縁層（酸化層１９ａおよび窒化層１９
ｂ）に加えて導電層（シリコン層１９ｃおよびシリサイ
ド層１９ｄ）を備えるようにしたので、ソース領域１２
およびドレイン領域１３とコンタクト部２３，２４との
接触面積を確保しつつ、側壁１９の厚さを厚くすること
ができる。よって、ソース領域１２およびドレイン領域
１３を形成する際に大きな注入エネルギーを用いても、
ソース領域１２およびドレイン領域１３の深さ方向と垂
直方向の幅を変えることなく、それらを深い位置まで形
成することができる。すなわち、ソース領域１２および
ドレイン領域１３の最深部を濃度調整領域１６における
第２導電型の不純物の濃度が高い領域（例えばその最大
濃度の１／２以上の領域）よりも深い位置とすることが
できる。つまり、濃度調整領域１６を形成する際に第２
導電型の不純物を全面に導入しても、ソース領域１２お
よびドレイン領域１３の最深部における第２導電型の不
純物の濃度を低くすることができる。従って、短チャネ
ル効果を抑制しつつ、寄生接合容量を小さくすることが
できる。

【００４２】加えて、本実施の形態に係る半導体装置の
製造方法によれば、シリコン層１８ａの側面に導電層
（シリコン層１９ｃおよびシリサイド層１９ｄ）を有す
る側壁１９を形成するようにしたので、容易に本実施の
形態に係る半導体装置を形成することができる。

【００４３】更にまた、シリコン層１８ａの側面に酸化
層１９ａ，窒化層１９ｂおよびシリコン層１９ｃを形成
したのち、これらをマスクとして第１導電型の不純物を
基板１１に導入し、ソース領域１２およびドレイン領域
１３を形成するようにしたので、シリコン層１９ｃの分
だけマスクの幅を厚くすることができ、第１導電型の不
純物を注入する際の注入エネルギーを大きくすることが
できる。よって、ソース領域１２およびドレイン領域１
３の最深部を第２導電型の不純物の濃度が高い領域より
も深い位置とすることができる。

【００４４】加えてまた、シリコン層１８ａの側面に酸
化層１９ａ，窒化層１９ｂおよびシリコン層１９ｃを形
成し、これらをマスクとしてソース領域１２およびドレ
イン領域１３を形成したのち、全面に金属層３３を形成
して加熱し、シリサイド層１２ａ，１３ａ，１８ｂ，１
９ｄをそれぞれ形成するようにしたので、各シリサイド
層１２ａ，１３ａ，１８ｂ，１９ｄを一工程で容易に形
成することができると共に、シリサイド層１２ａ，１３
ａとシリサイド層１９ｄとをそれぞれ一体として形成す
ることができ、コンタクト抵抗を小さくすることができ
る。

【００４５】なお、本実施の形態に係る半導体装置の効
果を調べるために、この半導体装置（ＮチャネルＭＯＳ
トランジスタ）を形成し、ソース領域１２およびドレイ
ン領域１３の面積１．０μｍ² における接合容量と、コ
ンタクト抵抗を測定した。その結果を表１に示す。

【００４６】 図８に示した従来の半導体装置（側壁１９にシリコン層
１９ｃおよびシリサイド層１９ｄを備えないもの）につ
いても同様の実験を行ったところ、その接合容量は２．
５ｆＦであり、コンタクト抵抗はコンタクト径が０．３
０μｍの場合は５．０〜１０．１Ω、コンタクト径が
０．２６μｍの場合は７．０〜１２．０Ωであった。す
なわち、本実施の形態に係る半導体装置によれば、接合
容量を小さくすることができ、かつコンタクト抵抗のば
らつきも小さくすることができることが分かった。

【００４７】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこれらの実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記実施の形態
においては、側壁１９の導電層（シリコン層１９ｃおよ
びシリサイド層１９ｄ）を絶縁層（酸化層１９ａおよび
窒化層１９ｂ）の側面全体に形成するようにしたが、側
面の一部に形成するようにしてもよい。

【００４８】また、上記実施の形態においては、側壁１
９が導電層としてシリコン層１９ｃとシリサイド層１９
ｄとを有するようにしたが、いずれか一方のみでもよ
い。但し、シリサイド層１９ｄの方が抵抗が低いので、
シリサイド層１９ｄの方が好ましい。

【００４９】更に、上記実施の形態においては、濃度調
整領域１６をソース領域１２とドレイン領域１３との間
の領域全体に形成するようにしたが、ソース領域１２と
ドレイン領域１３との間の基板１１の表面近傍におい
て、ソース領域１２およびドレイン領域１３の境界部分
やＬＤＤ領域１４，１５の境界部分に部分的に形成する
ようにしてもよい。また、濃度調整領域をソース領域１
２とドレイン領域１３との間の領域全体に形成すると共
に、更にこのように部分的に形成するようにしてもよ
い。このように、ソース領域１２およびドレイン領域１
３の境界部分やＬＤＤ領域１４，１５の境界部分に濃度
調整領域を形成する場合には、例えば、ゲート電極１８
を構成するシリコン層１８ａを電極形状に加工したの
ち、側壁１９（酸化層１９ａおよび窒化層１９ｂ）を形
成する前に、第２導電型の不純物を基板１１に導入して
形成すればよい。

【００５０】

【発明の効果】以上説明したように本発明の半導体装置
によれば、外側部に導電層を有する側壁を備えるように
したので、例えば、電極の近くにコンタクト部を形成す
る場合などにおいてコンタクト部の形成位置がずれてし
まい側壁と一部が重なってしまっても、導電層を介して
その接続を確保することができる。よって、コンタクト
抵抗のばらつきを小さくすることができるという効果を
奏する。

【００５１】また、導電層によりコンタクト部の安定し
た接続を確保できるので、導電層の分だけ側壁を厚くす
ることができ、例えば、側壁をマスクとして不純物領域
を形成する場合などにおいて不純物を大きなエネルギー
を用いて導入しても、不純物領域を深さ方向に対して垂
直な方向の幅については変化させることなく深い位置ま
で形成することができる。よって、例えば、濃度調整領
域を形成する場合であっても、不純物領域の最深部にお
ける第２導電型の不純物の濃度を低くすることができ、
寄生接合容量を小さくすることができるという効果も奏
する。

【００５２】更に、本発明の半導体装置の製造方法によ
れば、電極の側面に導電層を有する側壁を形成するよう
にしたので、容易に本発明の半導体装置を形成すること
ができる。特に、電極の側面に導電層を有する側壁を形
成したのち、この側壁をマスクとして不純物領域を形成
するようにすれば、導電層の分だけマスクの幅を厚くす
ることができ、不純物を導入する際のエネルギーを大き
くすることができる。よって、短チャネル効果抑制のた
めの濃度調整領域を形成する場合であっても、不純物層
の最深部を第２導電型の不純物の濃度が高い領域よりも
深い位置とすることができ、本発明の半導体装置を容易
に実現できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の構成
を表す断面図である。

【図２】図１に示した半導体装置の変形例を表す断面図
である。

【図３】図１に示した半導体装置の濃度調整領域におけ
る深さ方向の第２導電型の不純物濃度分布を表す特性図
である。

【図４】図１に示した半導体装置の各製造工程を表す断
面図である。

【図５】図４に続く各製造工程を表す断面図である。

【図６】図５に続く各製造工程を表す断面図である。

【図７】図１に示した半導体装置の作用を説明するため
の断面図である。

【図８】従来の半導体装置の構成を表す断面図である。

【符号の説明】

１１…基板、１１ａ…ウェル領域、１２…ソース領域
（不純物領域）、１２ａ，１３ａ，１８ｂ，１９ｄ…シ
リサイド層、１３…ドレイン領域（不純物領域）、１
４，１５…ＬＬＤ領域、１６…濃度調整領域、１７…ゲ
ート絶縁膜（絶縁層）、１８…ゲート電極（電極）、１
８ａ，１９ｃ…シリコン層、１９…側壁、１９ａ…酸化
層、１９ｂ…窒化層、２１…素子分離領域、２２…層間
絶縁膜、２３，２４…コンタクト部、３１…補助層、３
２…レジスト膜

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に形成されると共に前
   記半導体基板の厚さ方向に沿って側面を有する電極と、 この電極の側面に形成されると共に外側部の少なくとも
   一部に導電層を有する側壁とを備えたことを特徴とする
   半導体装置。
2. 【請求項２】 前記側壁は、内側部に絶縁層を有するこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記導電層はシリサイド層を有すること
   を特徴とする請求項１記載の半導体装置。
4. 【請求項４】 更に、半導体基板の内部に、前記電極を
   挟むように第１導電型の不純物を導入して形成された一
   対の不純物領域を備えると共に、前記電極は半導体基板
   の表面に絶縁膜を介して形成され、かつ前記導電層はこ
   れら一対の不純物領域とそれぞれ電気的に接続されてい
   ることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 更に、前記一対の不純物領域の表面にシ
   リサイド層をそれぞれ備えると共に、前記導電層はこれ
   らシリサイド層を介して前記一対の不純物領域とそれぞ
   れ電気的に接続されていることを特徴とする請求項４記
   載の半導体装置。
6. 【請求項６】 更に、半導体基板の内部に、前記電極に
   対応して第２導電型の不純物を導入して形成された濃度
   調整領域を備えたことを特徴とする請求項４記載の半導
   体装置。
7. 【請求項７】 前記濃度調整領域のうち不純物濃度がそ
   の最大濃度の１／２以上の領域は、前記不純物領域の半
   導体基板の深さ方向における最深部よりも表面側に位置
   していることを特徴とする請求項６記載の半導体装置。
8. 【請求項８】 半導体基板の表面に、前記半導体基板の
   厚さ方向に沿って側面を有する電極を形成する工程と、 前記電極の側面に、外側部の少なくとも一部に導電層を
   有する側壁を形成する工程とを含むことを特徴とする半
   導体装置の製造方法。
9. 【請求項９】 前記電極の側面に側壁を形成する工程
   は、 電極の側面に絶縁層を形成する工程と、 電極の側面に前記絶縁層を形成したのち、前記絶縁層の
   側面の少なくとも一部に導電層を形成する工程とを含む
   ことを特徴とする請求項８記載の半導体装置の製造方
   法。
10. 【請求項１０】 前記導電層を含む側壁を形成する工程
    は、 前記絶縁層の側面の少なくとも一部にシリコン層を形成
    する工程と、 前記シリコン層を形成したのち、シリコン層の側面上に
    金属層を形成し、加熱してシリコン層の少なくとも一部
    と金属層とを反応させることによりシリサイド層を形成
    する工程とを含むことを特徴とする請求項９記載の半導
    体装置の製造方法。
11. 【請求項１１】 更に、半導体基板に対して第１導電型
    の不純物を選択的に導入し、一対の不純物領域をそれぞ
    れ形成する工程を含むと共に、前記電極を形成する工程
    では、電極を半導体基板の上に絶縁層を介して形成し、
    かつ前記側壁を形成する工程では、導電層を一対の不純
    物領域と電気的に接続させて形成することを特徴とする
    請求項８記載の半導体装置の製造方法。
12. 【請求項１２】 前記側壁を形成する工程は、電極の側
    面上に絶縁層を形成する工程と、絶縁層の側面上の少な
    くとも一部にシリコン層を形成する工程と、シリコン層
    の側面上に金属層を形成し、加熱してシリコン層の少な
    くとも一部と金属層とを反応させ、シリサイド層を形成
    する工程とを含むと共に、前記一対の不純物領域を形成
    する工程においては、シリコン層を形成したのちシリサ
    イド層を形成する前に、電極と絶縁層とシリコン層とを
    マスクとして一対の不純物領域をそれぞれ形成し、更
    に、側壁のシリサイド層を形成するのと同時に、一対の
    不純物領域それぞれの上にも金属層を形成し、加熱して
    それらの一部と金属層とをそれぞれ反応させ、シリサイ
    ド層をそれぞれ形成する工程を含むことを特徴とする請
    求項１１記載の半導体装置の製造方法。
13. 【請求項１３】 更に、半導体基板に第２導電型の不純
    物を導入して濃度調整領域を形成する工程を含むことを
    特徴とする請求項８記載の半導体装置の製造方法。
14. 【請求項１４】 濃度調整領域を形成したのちに電極を
    形成することを特徴とする請求項１３記載の半導体装置
    の製造方法。