JPH11312007A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH11312007A JPH11312007A JP11815898A JP11815898A JPH11312007A JP H11312007 A JPH11312007 A JP H11312007A JP 11815898 A JP11815898 A JP 11815898A JP 11815898 A JP11815898 A JP 11815898A JP H11312007 A JPH11312007 A JP H11312007A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data transfer
- cpu
- processing
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【課題】制御処理と情報処理が統合したプログラマブル
コントローラを実現する。 【解決手段】制御処理用データを定周期で転送する制御
処理用バスと情報処理用データを非定周期で転送する情
報処理用バスを別に設け、制御処理と情報処理を独立し
て実行する。制御処理用データを転送するサイクリック
データ転送回路と制御演算を実行する制御処理専用プロ
セッサ（ＳＰＵ）は、タイマのカウント終了報告がＣＰ
Ｕへ報告され、ＣＰＵから起動される。サイクリックデ
ータ伝送回路は、ＰＩ／ＯとＰＩ／Ｏメモリ間でＰＩ／
Ｏデータを授受する。ＳＰＵは制御プログラムを格納し
たシーケンスメモリからプログラムを読み込み、ＰＩ／
Ｏに対し必要な入出力をＰＩ／Ｏメモリを介し行う。そ
れらの制御処理に必要なデータは制御処理用バスにより
定周期で転送される。
コントローラを実現する。 【解決手段】制御処理用データを定周期で転送する制御
処理用バスと情報処理用データを非定周期で転送する情
報処理用バスを別に設け、制御処理と情報処理を独立し
て実行する。制御処理用データを転送するサイクリック
データ転送回路と制御演算を実行する制御処理専用プロ
セッサ（ＳＰＵ）は、タイマのカウント終了報告がＣＰ
Ｕへ報告され、ＣＰＵから起動される。サイクリックデ
ータ伝送回路は、ＰＩ／ＯとＰＩ／Ｏメモリ間でＰＩ／
Ｏデータを授受する。ＳＰＵは制御プログラムを格納し
たシーケンスメモリからプログラムを読み込み、ＰＩ／
Ｏに対し必要な入出力をＰＩ／Ｏメモリを介し行う。そ
れらの制御処理に必要なデータは制御処理用バスにより
定周期で転送される。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラマブルコ
ントローラ等の制御用装置に係わり、特に、リアルタイ
ム制御が要求される制御機器としての機能と情報・通信
機器の機能を統合したプログラマブルコントローラのバ
スに関するものである。
ントローラ等の制御用装置に係わり、特に、リアルタイ
ム制御が要求される制御機器としての機能と情報・通信
機器の機能を統合したプログラマブルコントローラのバ
スに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラ（以下ＰＬ
Ｃと称する）は制御機器として一般的に機械，設備の制
御に広く使用されているコントローラで、ユーザが機
械，設備の制御内容，条件，手順などを命令語の組合せ
によりプログラムできる。ＰＬＣは基本的に制御演算装
置（情報処理用の汎用プロセッサ（ＣＰＵ：Central Pr
ocessor Unit），制御処理専用プロセッサ（ＳＰＵ：Se
quence ProcessorUnit)）と、制御対象との入出力信号
を授受するプロセス入出力装置(ＰＩ／Ｏ)、ＰＩ／Ｏの
情報を格納したＰＩ／Ｏメモリ（ＰＩ／Ｏイメージメモ
リ）、及びプログラミングツール装置，通信回線制御装
置などで構成され、それらが、特開昭61−29906 号公報
に記載のように共通バスで接続されＰＬＣとしての機能
を実現している。
Ｃと称する）は制御機器として一般的に機械，設備の制
御に広く使用されているコントローラで、ユーザが機
械，設備の制御内容，条件，手順などを命令語の組合せ
によりプログラムできる。ＰＬＣは基本的に制御演算装
置（情報処理用の汎用プロセッサ（ＣＰＵ：Central Pr
ocessor Unit），制御処理専用プロセッサ（ＳＰＵ：Se
quence ProcessorUnit)）と、制御対象との入出力信号
を授受するプロセス入出力装置(ＰＩ／Ｏ)、ＰＩ／Ｏの
情報を格納したＰＩ／Ｏメモリ（ＰＩ／Ｏイメージメモ
リ）、及びプログラミングツール装置，通信回線制御装
置などで構成され、それらが、特開昭61−29906 号公報
に記載のように共通バスで接続されＰＬＣとしての機能
を実現している。
【０００３】ＰＬＣの基本機能はプログラムによりプロ
セス（機械，設備）の制御をすることであり、「ＰＩ／
Ｏ入力→制御演算→ＰＩ／Ｏ出力」の一連の処理が高速
でかつ定周期で処理されることにより実現される。ま
た、最近の生産現場における制御システムでは、通信処
理などの情報処理が欠かせない。従来は、制御はコント
ローラ、情報処理はパソコンやワークステーションで行
っていたが、プロセス制御と情報処理を統合した装置に
対する要求が高まり、現在は制御のみならず通信機能を
装備して、情報系システムと連動して動作する機能がコ
ントローラに要求されている。特に、生産現場の中心的
な役割を担うＰＬＣには、この通信機能などの情報を処
理する機能の要求が高く、ＰＬＣの基本機能である制御
とは別に各種生産関連の情報（生産管理，品質，進捗，
歩留りなど）を扱うために、情報伝送・演算処理・情報
管理といった情報処理機能の強化が重要になっている。
セス（機械，設備）の制御をすることであり、「ＰＩ／
Ｏ入力→制御演算→ＰＩ／Ｏ出力」の一連の処理が高速
でかつ定周期で処理されることにより実現される。ま
た、最近の生産現場における制御システムでは、通信処
理などの情報処理が欠かせない。従来は、制御はコント
ローラ、情報処理はパソコンやワークステーションで行
っていたが、プロセス制御と情報処理を統合した装置に
対する要求が高まり、現在は制御のみならず通信機能を
装備して、情報系システムと連動して動作する機能がコ
ントローラに要求されている。特に、生産現場の中心的
な役割を担うＰＬＣには、この通信機能などの情報を処
理する機能の要求が高く、ＰＬＣの基本機能である制御
とは別に各種生産関連の情報（生産管理，品質，進捗，
歩留りなど）を扱うために、情報伝送・演算処理・情報
管理といった情報処理機能の強化が重要になっている。
【０００４】
【発明が解決しようとする課題】前記の特開昭61−2990
6 号公報にあるような、一つの共通バスを使用した従来
のＰＬＣの構成を図５に示す。従来のＰＬＣでは、ＰＬ
Ｃを構成する各機能が一つの共通バス２８でつながって
いたため制御処理と情報処理の両方を処理する場合、制
御系処理と情報系処理が独立して並行に実行できない。
この例を図６の従来のＰＬＣにおける制御系処理と情報
系処理の動作タイミングチャートを用いて示す。
6 号公報にあるような、一つの共通バスを使用した従来
のＰＬＣの構成を図５に示す。従来のＰＬＣでは、ＰＬ
Ｃを構成する各機能が一つの共通バス２８でつながって
いたため制御処理と情報処理の両方を処理する場合、制
御系処理と情報系処理が独立して並行に実行できない。
この例を図６の従来のＰＬＣにおける制御系処理と情報
系処理の動作タイミングチャートを用いて示す。
【０００５】従来のＰＬＣでは、制御系処理起動Ａによ
り制御系処理Ｃ−１を実行する。制御系処理起動Ａの
後、一定周期後に再度制御系処理起動Ｂにより制御系処
理Ｃ−２を実行し、制御系処理は定周期Ｔで繰り返し実
行される。一方、情報系処理は、イベント（オペレータ
からの要求など）により通信回線を介し非定周期で起動
される。情報系処理要求Ｄにより情報系処理Ｉ−１が実
行される。情報系処理は、制御系処理のように定周期に
起動されるものではなく、また処理時間は、その時の要
求内容により様々で、制御系処理と情報系処理が重なる
場合が発生する。情報系処理要求Ｅにより情報系処理Ｉ
−２が実行されるが、その処理中に定周期で起動される
制御系処理Ｃ−３が起動された場合、処理を（バス使用
権）を制御系処理へ譲り、制御系処理を優先させ、制御
系処理終了後に情報系処理を継続する。
り制御系処理Ｃ−１を実行する。制御系処理起動Ａの
後、一定周期後に再度制御系処理起動Ｂにより制御系処
理Ｃ−２を実行し、制御系処理は定周期Ｔで繰り返し実
行される。一方、情報系処理は、イベント（オペレータ
からの要求など）により通信回線を介し非定周期で起動
される。情報系処理要求Ｄにより情報系処理Ｉ−１が実
行される。情報系処理は、制御系処理のように定周期に
起動されるものではなく、また処理時間は、その時の要
求内容により様々で、制御系処理と情報系処理が重なる
場合が発生する。情報系処理要求Ｅにより情報系処理Ｉ
−２が実行されるが、その処理中に定周期で起動される
制御系処理Ｃ−３が起動された場合、処理を（バス使用
権）を制御系処理へ譲り、制御系処理を優先させ、制御
系処理終了後に情報系処理を継続する。
【０００６】従って、ＰＬＣへ要求される情報系処理の
時間が制御周期Ｔに占める割合が大きくなると、情報処
理系の処理が停滞し、ＰＬＣ全体の機能が不安定にな
り、制御処理と情報処理を統合したＰＬＣは実現するこ
とはできない。そのため、制御系と情報系が独立した構
成で、それぞれが安定した処理が実行されることが要求
されるが、単に従来のシステムを小型化し、ＰＬＣの内
部構成を制御用と情報処理用に分割しただけでは、制御
と情報を統合した制御システムを構築することができな
い。
時間が制御周期Ｔに占める割合が大きくなると、情報処
理系の処理が停滞し、ＰＬＣ全体の機能が不安定にな
り、制御処理と情報処理を統合したＰＬＣは実現するこ
とはできない。そのため、制御系と情報系が独立した構
成で、それぞれが安定した処理が実行されることが要求
されるが、単に従来のシステムを小型化し、ＰＬＣの内
部構成を制御用と情報処理用に分割しただけでは、制御
と情報を統合した制御システムを構築することができな
い。
【０００７】本発明の目的は、制御処理と情報処理を統
合したＰＬＣを実現するためのPLCのバス構成と、これ
を適用したＰＬＣにより、容易に、そしてコンパクトに
構築できる制御システムを提供することにある。
合したＰＬＣを実現するためのPLCのバス構成と、これ
を適用したＰＬＣにより、容易に、そしてコンパクトに
構築できる制御システムを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記従来技術
で説明したように、制御系処理と情報系処理を統合した
ＰＬＣにあって、制御系処理用のデータを定周期で転送
するための制御系バス（サイクリックバス）と工程進捗
や不良状況，生産管理，情報系処理用のデータを転送す
るための情報系バス（ランダムバス）を独立して備え、
各バスに接続されているＣＰＵ，ＳＰＵ，サイクリック
データ転送手段からのＰＩ／Ｏメモリに対するアクセス
を調停する競合回路を設けることにより、制御系処理と
情報系処理がＰＩ／Ｏメモリを共有し互いに並行して実
行されることにより、制御処理と情報処理を統合したＰ
ＬＣを実現することができる。
で説明したように、制御系処理と情報系処理を統合した
ＰＬＣにあって、制御系処理用のデータを定周期で転送
するための制御系バス（サイクリックバス）と工程進捗
や不良状況，生産管理，情報系処理用のデータを転送す
るための情報系バス（ランダムバス）を独立して備え、
各バスに接続されているＣＰＵ，ＳＰＵ，サイクリック
データ転送手段からのＰＩ／Ｏメモリに対するアクセス
を調停する競合回路を設けることにより、制御系処理と
情報系処理がＰＩ／Ｏメモリを共有し互いに並行して実
行されることにより、制御処理と情報処理を統合したＰ
ＬＣを実現することができる。
【０００９】
【発明の実施の形態】図１は、本発明の実施例で、それ
ぞれ独立した制御系処理用バスと情報系処理用バスを適
用したＰＬＣの構成図である。図１において、ランダム
な処理が要求される情報系処理を実行するＣＰＵ１，主
記憶２，プログラム装置４等を接続する通信インターフ
ェース装置（以下、通信Ｉ／Ｆと記す）３は、情報系処
理用バス（ランダムバス）５でつなげる。この情報系処
理用バス５では、システムが制御している工程の進捗や
不良状況や生産管理、また通信処理といった情報系処理
用のデータを転送する。一方、サイクリックな処理が要
求される制御系処理用の各機能、ＰＩ／Ｏ６，７とＰＩ
／Ｏとやり取りするデータ（以下、ＰＩ／Ｏデータと称
する）を格納するＰＩ／Ｏメモリ９、このＰＩ／Ｏデー
タを一定の周期でＰＩ／Ｏメモリ９とＰＩ／Ｏ６，７と
の間で転送させるサイクリックデータ転送回路８，制御
用プログラムを定周期で実行する制御演算のための制御
処理専用プロセッサ（ＳＰＵ）１０を制御系処理用バス
（サイクリックバス）１５でつなげる。ＳＰＵ１０には
制御用プログラムを格納するＳＥＱメモリ１１をつなげ
る。ＣＰＵ１には、ＳＰＵ１０とサイクリックデータ転
送回路８を一定周期で起動するためのタイマ１，タイマ
２をつなげ、ＣＰＵ１の側からサイクリックな処理の周
期を管理する。
ぞれ独立した制御系処理用バスと情報系処理用バスを適
用したＰＬＣの構成図である。図１において、ランダム
な処理が要求される情報系処理を実行するＣＰＵ１，主
記憶２，プログラム装置４等を接続する通信インターフ
ェース装置（以下、通信Ｉ／Ｆと記す）３は、情報系処
理用バス（ランダムバス）５でつなげる。この情報系処
理用バス５では、システムが制御している工程の進捗や
不良状況や生産管理、また通信処理といった情報系処理
用のデータを転送する。一方、サイクリックな処理が要
求される制御系処理用の各機能、ＰＩ／Ｏ６，７とＰＩ
／Ｏとやり取りするデータ（以下、ＰＩ／Ｏデータと称
する）を格納するＰＩ／Ｏメモリ９、このＰＩ／Ｏデー
タを一定の周期でＰＩ／Ｏメモリ９とＰＩ／Ｏ６，７と
の間で転送させるサイクリックデータ転送回路８，制御
用プログラムを定周期で実行する制御演算のための制御
処理専用プロセッサ（ＳＰＵ）１０を制御系処理用バス
（サイクリックバス）１５でつなげる。ＳＰＵ１０には
制御用プログラムを格納するＳＥＱメモリ１１をつなげ
る。ＣＰＵ１には、ＳＰＵ１０とサイクリックデータ転
送回路８を一定周期で起動するためのタイマ１，タイマ
２をつなげ、ＣＰＵ１の側からサイクリックな処理の周
期を管理する。
【００１０】ＣＰＵ１は、ＳＰＵ１０，サイクリックデ
ータ転送回路８をそれぞれ定周期で起動するためのタイ
マ１(１３），タイマ２(１４）を、それぞれ起動信号Ｔ
Ｍ１＿START16，ＴＭ２＿START17により起動する（１０
０）。ここでは、サイクリックデータ転送回路８用をタ
イマ１（１３），ＳＰＵ１０用をタイマ２（１４）と
し、タイマ１はサイクリックな処理の周期Ｔを管理し、
タイマ２はサイクリックデータ転送回路によるデータ転
送の上限を管理する。
ータ転送回路８をそれぞれ定周期で起動するためのタイ
マ１(１３），タイマ２(１４）を、それぞれ起動信号Ｔ
Ｍ１＿START16，ＴＭ２＿START17により起動する（１０
０）。ここでは、サイクリックデータ転送回路８用をタ
イマ１（１３），ＳＰＵ１０用をタイマ２（１４）と
し、タイマ１はサイクリックな処理の周期Ｔを管理し、
タイマ２はサイクリックデータ転送回路によるデータ転
送の上限を管理する。
【００１１】タイマ１（１３）は設定された時間になる
と、タイマ１カウント終了報告信号ＴＭ１＿ＥＮＤ１８
によりタイマ１がカウントアップしたことをＣＰＵ１へ
報告する。この信号ＴＭ１＿ＥＮＤ１８を受けたＣＰＵ
１は、サイクリックデータ転送回路起動信号ＣＹＣ＿Ｓ
ＴＡＲＴ２６によりサイクリックデータ転送回路８を起
動する。起動されたサイクリックデータ転送回路８はＰ
Ｉ／Ｏ６，７の入出力データをＰＩ／Ｏメモリ９との間
で転送する。その際、サイクリックデータ転送回路から
のＰＩ／Ｏメモリのリード／ライト要求信号ＣＹＣ−Ｐ
Ｉ／Ｏ＿Ｒ／Ｗ２３を競合回路１２に入力し、競合回路
１２は設定された優先順によりＰＩ／Ｏメモリの使用権
を決め、ＰＩ／Ｏメモリに対してＰＩ／Ｏメモリリード
／ライト信号ＰＩ／ＯＭＥＭ＿Ｒ／Ｗ２５を出力してＰ
Ｉ／Ｏメモリのリード／ライトをコントロールする。サ
イクリックデータ転送回路８は設定されたＰＩ／Ｏのデ
ータ転送を終了すると、サイクリックデータ転送終了報
告信号ＣＹＣ＿ＥＮＤ２７により、ＰＩ／Ｏ６，７とＰ
Ｉ／Ｏメモリ９との間のデータ転送が終了したことをＣ
ＰＵ１へ報告する。
と、タイマ１カウント終了報告信号ＴＭ１＿ＥＮＤ１８
によりタイマ１がカウントアップしたことをＣＰＵ１へ
報告する。この信号ＴＭ１＿ＥＮＤ１８を受けたＣＰＵ
１は、サイクリックデータ転送回路起動信号ＣＹＣ＿Ｓ
ＴＡＲＴ２６によりサイクリックデータ転送回路８を起
動する。起動されたサイクリックデータ転送回路８はＰ
Ｉ／Ｏ６，７の入出力データをＰＩ／Ｏメモリ９との間
で転送する。その際、サイクリックデータ転送回路から
のＰＩ／Ｏメモリのリード／ライト要求信号ＣＹＣ−Ｐ
Ｉ／Ｏ＿Ｒ／Ｗ２３を競合回路１２に入力し、競合回路
１２は設定された優先順によりＰＩ／Ｏメモリの使用権
を決め、ＰＩ／Ｏメモリに対してＰＩ／Ｏメモリリード
／ライト信号ＰＩ／ＯＭＥＭ＿Ｒ／Ｗ２５を出力してＰ
Ｉ／Ｏメモリのリード／ライトをコントロールする。サ
イクリックデータ転送回路８は設定されたＰＩ／Ｏのデ
ータ転送を終了すると、サイクリックデータ転送終了報
告信号ＣＹＣ＿ＥＮＤ２７により、ＰＩ／Ｏ６，７とＰ
Ｉ／Ｏメモリ９との間のデータ転送が終了したことをＣ
ＰＵ１へ報告する。
【００１２】一方、タイマ２（１４）は設定された時間
になると、タイマ２カウント終了報告信号ＴＭ２＿ＥＮ
Ｄ１９によりタイマ２がカウントアップしたことをＣＰ
Ｕ１へ報告する。この信号ＴＭ２＿ＥＮＤ１９によりＣ
ＰＵ１は、ＳＰＵ起動信号ＳＰＵ＿START20 を出力して
ＳＰＵ１０を起動する。起動されたＳＰＵ１０は、ＳＥ
Ｑメモリ１１に格納されている制御プログラムを読み込
み、所定の制御演算を実行する。この時、制御演算に必
要なＰＩ／ＯデータをＰＩ／Ｏメモリ９から制御系バス
１５を介し授受するため、まずＳＰＵからのＰＩ／Ｏメ
モリリード／ライト信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／
Ｗ２２を競合回路１２に入力する。そして競合回路１２
がＳＰＵ１０からＰＩ／Ｏメモリ９へのアクセスを決定
すると、ＳＰＵ１０はＰＩ／Ｏメモリ９からＰＩ／Ｏデ
ータを読み出す。ＳＰＵ１０は制御演算処理が終了する
とＳＰＵ演算終了報告信号ＳＰＵ＿ＥＮＤ２１により、
ＣＰＵ１へ報告する。
になると、タイマ２カウント終了報告信号ＴＭ２＿ＥＮ
Ｄ１９によりタイマ２がカウントアップしたことをＣＰ
Ｕ１へ報告する。この信号ＴＭ２＿ＥＮＤ１９によりＣ
ＰＵ１は、ＳＰＵ起動信号ＳＰＵ＿START20 を出力して
ＳＰＵ１０を起動する。起動されたＳＰＵ１０は、ＳＥ
Ｑメモリ１１に格納されている制御プログラムを読み込
み、所定の制御演算を実行する。この時、制御演算に必
要なＰＩ／ＯデータをＰＩ／Ｏメモリ９から制御系バス
１５を介し授受するため、まずＳＰＵからのＰＩ／Ｏメ
モリリード／ライト信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／
Ｗ２２を競合回路１２に入力する。そして競合回路１２
がＳＰＵ１０からＰＩ／Ｏメモリ９へのアクセスを決定
すると、ＳＰＵ１０はＰＩ／Ｏメモリ９からＰＩ／Ｏデ
ータを読み出す。ＳＰＵ１０は制御演算処理が終了する
とＳＰＵ演算終了報告信号ＳＰＵ＿ＥＮＤ２１により、
ＣＰＵ１へ報告する。
【００１３】この後、ＴＭ１＿ＥＮＤ１８によりタイマ
１のカウントアップ報告を受けたＣＰＵ１は、上記サイ
クリックデータ転送回路８の起動処理と同時にタイマ１
（１３），タイマ２（１４）を再度起動する。
１のカウントアップ報告を受けたＣＰＵ１は、上記サイ
クリックデータ転送回路８の起動処理と同時にタイマ１
（１３），タイマ２（１４）を再度起動する。
【００１４】以上により、ＳＰＵ１０とサイクリックデ
ータ転送回路８が定周期で起動され制御が実現される。
ータ転送回路８が定周期で起動され制御が実現される。
【００１５】図２に上記の動作タイミングチャートを示
す。タイマ１（１３）はカウント終了を信号ＴＭ１＿Ｅ
ＮＤ１８により報告する。ＣＰＵ１は、信号ＴＭ１＿Ｅ
ＮＤ１８を受けるとタイマ１終了処理１００を実行し、
このタイマ１終了処理１００の際にタイマ１（１３），
タイマ２（１４）をそれぞれ信号ＴＭ１＿ＳＴＡＲＴ，
ＴＭ２＿ＳＴＡＲＴにより起動する。同時に信号ＣＹＣ
−START20 によりサイクリックデータ転送回路８を起動
する。サイクリックデータ転送回路８はデータ転送処理
１０５の終了を、信号ＣＹＣ＿ＥＮＤ２７によりＣＰＵ
１へ報告する。タイマ２（１４）はカウント終了を信号
ＴＭ２＿ＥＮＤ１９によりＣＰＵ１へ報告する。ＣＰＵ
１はタイマ２終了処理１０１において、信号ＳＰＵ＿ST
ART20によりＳＰＵ１０を起動する。ＳＰＵ１０は制御
演算処理１０６の終了を、信号ＳＰＵ＿ＥＮＤ２１によ
りＣＰＵ１に対して報告する。以下同様にして、SPU10,
サイクリックデータ転送回路８が定周期Ｔで繰り返し起
動され、サイクリックな処理が行われることになる。こ
こで、ＰＩ／Ｏデータ転送処理（ＣＹＣデータ転送処
理）１０５及び制御演算処理１０６では制御系バスを使
用し、ＣＰＵ１におけるランダムな情報系の処理では情
報系バスを使用しているため、情報系処理と制御系処理
とを独立に並行して実施することができる。
す。タイマ１（１３）はカウント終了を信号ＴＭ１＿Ｅ
ＮＤ１８により報告する。ＣＰＵ１は、信号ＴＭ１＿Ｅ
ＮＤ１８を受けるとタイマ１終了処理１００を実行し、
このタイマ１終了処理１００の際にタイマ１（１３），
タイマ２（１４）をそれぞれ信号ＴＭ１＿ＳＴＡＲＴ，
ＴＭ２＿ＳＴＡＲＴにより起動する。同時に信号ＣＹＣ
−START20 によりサイクリックデータ転送回路８を起動
する。サイクリックデータ転送回路８はデータ転送処理
１０５の終了を、信号ＣＹＣ＿ＥＮＤ２７によりＣＰＵ
１へ報告する。タイマ２（１４）はカウント終了を信号
ＴＭ２＿ＥＮＤ１９によりＣＰＵ１へ報告する。ＣＰＵ
１はタイマ２終了処理１０１において、信号ＳＰＵ＿ST
ART20によりＳＰＵ１０を起動する。ＳＰＵ１０は制御
演算処理１０６の終了を、信号ＳＰＵ＿ＥＮＤ２１によ
りＣＰＵ１に対して報告する。以下同様にして、SPU10,
サイクリックデータ転送回路８が定周期Ｔで繰り返し起
動され、サイクリックな処理が行われることになる。こ
こで、ＰＩ／Ｏデータ転送処理（ＣＹＣデータ転送処
理）１０５及び制御演算処理１０６では制御系バスを使
用し、ＣＰＵ１におけるランダムな情報系の処理では情
報系バスを使用しているため、情報系処理と制御系処理
とを独立に並行して実施することができる。
【００１６】情報系処理でＰＩ／Ｏデータが必要な場合
には、ＣＰＵ１からのＰＩ／Ｏメモリリード／ライト信
号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／Ｗ２４を競合回路１２に入力
し、競合回路１２により優先順位がつけられてＰＩ／Ｏ
メモリをリード／ライトすることができる。競合回路１
２における処理は、制御系の処理と情報系の処理が並行
して行われるため、情報系からＰＩ／Ｏメモリにアクセ
スしようとした際に、制御系の処理において、同時にＰ
Ｉ／Ｏメモリにアクセスしている場合がありうる。この
場合、競合回路１２は、制御系のＳＰＵ１０もしくはサ
イクリックデータ転送回路８からのＰＩ／Ｏメモリリー
ド／ライト信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／Ｗ２２，
信号ＣＹＣ−ＰＩ／Ｏ＿Ｒ／Ｗ２３と、ＣＰＵ１からの
ＰＩ／Ｏメモリリード／ライト信号ＣＰＵ−ＰＩ／Ｏ＿
Ｒ／Ｗ２４を入力して、これらの信号の優先度に応じ
て、いずれかの信号送信元を選択する。選択に際しては
制御系の時間的制約を重視して、信号ＣＹＣ−ＰＩ／Ｏ
＿Ｒ／Ｗ２３を最優先し、信号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／
Ｗ２４と信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／Ｗとは、処
理が偏らないように平均してＰＩ／Ｏメモリ９へのアク
セスを許可するという処理も可能であるし、信号ＣＹＣ
−ＰＩ／Ｏ＿Ｒ／Ｗ２３と信号ＳＰＵ−ＰＩ／ＯＭＥＭ
＿Ｒ／Ｗの優先度を信号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／Ｗ２４
よりも高く設定することも可能である。
には、ＣＰＵ１からのＰＩ／Ｏメモリリード／ライト信
号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／Ｗ２４を競合回路１２に入力
し、競合回路１２により優先順位がつけられてＰＩ／Ｏ
メモリをリード／ライトすることができる。競合回路１
２における処理は、制御系の処理と情報系の処理が並行
して行われるため、情報系からＰＩ／Ｏメモリにアクセ
スしようとした際に、制御系の処理において、同時にＰ
Ｉ／Ｏメモリにアクセスしている場合がありうる。この
場合、競合回路１２は、制御系のＳＰＵ１０もしくはサ
イクリックデータ転送回路８からのＰＩ／Ｏメモリリー
ド／ライト信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／Ｗ２２，
信号ＣＹＣ−ＰＩ／Ｏ＿Ｒ／Ｗ２３と、ＣＰＵ１からの
ＰＩ／Ｏメモリリード／ライト信号ＣＰＵ−ＰＩ／Ｏ＿
Ｒ／Ｗ２４を入力して、これらの信号の優先度に応じ
て、いずれかの信号送信元を選択する。選択に際しては
制御系の時間的制約を重視して、信号ＣＹＣ−ＰＩ／Ｏ
＿Ｒ／Ｗ２３を最優先し、信号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／
Ｗ２４と信号ＳＰＵ−ＰＩ／ＯＭＥＭ＿Ｒ／Ｗとは、処
理が偏らないように平均してＰＩ／Ｏメモリ９へのアク
セスを許可するという処理も可能であるし、信号ＣＹＣ
−ＰＩ／Ｏ＿Ｒ／Ｗ２３と信号ＳＰＵ−ＰＩ／ＯＭＥＭ
＿Ｒ／Ｗの優先度を信号ＣＰＵ−ＰＩ／Ｏ＿Ｒ／Ｗ２４
よりも高く設定することも可能である。
【００１７】上記のＣＰＵ１へのサイクリックデータ転
送処理１０５の終了報告信号ＣＹＣ＿ＥＮＤ２７、及び
制御演算処理１０６の終了報告信号ＳＰＵ＿ＥＮＤ２１
をそれぞれＣＰＵ１で監視することにより、サイクリッ
クデータ転送回路８、及びＳＰＵ１０が正常に動作して
いるか確認することができる。
送処理１０５の終了報告信号ＣＹＣ＿ＥＮＤ２７、及び
制御演算処理１０６の終了報告信号ＳＰＵ＿ＥＮＤ２１
をそれぞれＣＰＵ１で監視することにより、サイクリッ
クデータ転送回路８、及びＳＰＵ１０が正常に動作して
いるか確認することができる。
【００１８】以上により、制御処理と情報処理を統合し
たＰＬＣを実現することができる。なお、図１に示す実
施例では、タイマ１，タイマ２のカウントアップを一旦
ＣＰＵ１に報告し、ＣＰＵ１からＳＰＵ１０とサイクリ
ックデータ転送回路８を起動する構成になっているが、
タイマ１，タイマ２をＳＰＵ１０，サイクリックデータ
転送回路８にそれぞれにつなぎ、ＣＰＵ１を介さずに直
接起動する方法も考えられる。この場合、ＣＰＵ１とＳ
ＰＵ１０，サイクリックデータ転送回路８とは、互いに
独立に動作することになるため、情報系の処理と制御系
の処理を並行して行うことは容易になるが、サイクリッ
クデータ転送回路８、及びＳＰＵ10が正常に動作してい
るか簡単に監視することができず、また情報系の処理と
制御系の処理が互いに協調し、同期を取って処理を行う
ことは前述のタイマ１，タイマ２のカウントアップをＣ
ＰＵ１に報告する場合に比べると困難になる。
たＰＬＣを実現することができる。なお、図１に示す実
施例では、タイマ１，タイマ２のカウントアップを一旦
ＣＰＵ１に報告し、ＣＰＵ１からＳＰＵ１０とサイクリ
ックデータ転送回路８を起動する構成になっているが、
タイマ１，タイマ２をＳＰＵ１０，サイクリックデータ
転送回路８にそれぞれにつなぎ、ＣＰＵ１を介さずに直
接起動する方法も考えられる。この場合、ＣＰＵ１とＳ
ＰＵ１０，サイクリックデータ転送回路８とは、互いに
独立に動作することになるため、情報系の処理と制御系
の処理を並行して行うことは容易になるが、サイクリッ
クデータ転送回路８、及びＳＰＵ10が正常に動作してい
るか簡単に監視することができず、また情報系の処理と
制御系の処理が互いに協調し、同期を取って処理を行う
ことは前述のタイマ１，タイマ２のカウントアップをＣ
ＰＵ１に報告する場合に比べると困難になる。
【００１９】以上図３に示す様に本発明によれば、制御
系処理起動Ａにより制御系処理Ｃ−１を実行の後、一定
周期後に再度制御系処理起動Ｂにより制御系処理Ｃ−２
を実行し、制御系処理は一定の周期Ｔで繰り返し実行さ
れる。一方、情報系処理は、非周期的なイベントにより
通信回線を介して起動され、その処理要求の内容により
処理時間が異なるため、制御系処理と情報系処理が重な
る場合が発生する。情報系処理要求Ｄにより情報系処理
Ｉ−１が実行され、また情報系処理要求Ｅにより情報系
処理Ｉ−２が実行されると、情報系処理要求Ｅによる情
報系処理Ｉ−２が次の制御系実行処理開始までに終了し
ない場合でも、図３に示したように制御系バスと情報系
バスを独立させたことにより、情報系処理側では、ＣＰ
Ｕが制御系の処理周期を管理するための割込処理と、Ｐ
Ｉ／Ｏメモリへアクセスする際に行われる競合処理によ
る僅かな中断を除き、情報系処理が継続するため、情報
系処理を停滞させることない。この様にそれぞれの処理
時間が安定して確保されて処理停滞が発生することがな
く、制御系処理と情報系処理が並行しかつ協調して実行
されるため、制御系処理と情報系処理を統合したＰＬＣ
が実現できる。
系処理起動Ａにより制御系処理Ｃ−１を実行の後、一定
周期後に再度制御系処理起動Ｂにより制御系処理Ｃ−２
を実行し、制御系処理は一定の周期Ｔで繰り返し実行さ
れる。一方、情報系処理は、非周期的なイベントにより
通信回線を介して起動され、その処理要求の内容により
処理時間が異なるため、制御系処理と情報系処理が重な
る場合が発生する。情報系処理要求Ｄにより情報系処理
Ｉ−１が実行され、また情報系処理要求Ｅにより情報系
処理Ｉ−２が実行されると、情報系処理要求Ｅによる情
報系処理Ｉ−２が次の制御系実行処理開始までに終了し
ない場合でも、図３に示したように制御系バスと情報系
バスを独立させたことにより、情報系処理側では、ＣＰ
Ｕが制御系の処理周期を管理するための割込処理と、Ｐ
Ｉ／Ｏメモリへアクセスする際に行われる競合処理によ
る僅かな中断を除き、情報系処理が継続するため、情報
系処理を停滞させることない。この様にそれぞれの処理
時間が安定して確保されて処理停滞が発生することがな
く、制御系処理と情報系処理が並行しかつ協調して実行
されるため、制御系処理と情報系処理を統合したＰＬＣ
が実現できる。
【００２０】本発明によるＰＬＣを構成する各機能をモ
ジュール化し本発明のＰＬＣを構成した例が図４であ
る。
ジュール化し本発明のＰＬＣを構成した例が図４であ
る。
【００２１】バックプレーン３０と、ＣＰＵモジュール
３１，ＰＩ／Ｏモジュール３２，通信モジュール３３，
拡張メモリモジュール３４等の各モジュールは、制御系
バス用モジュールコネクタ３５もしくは情報系バス用モ
ジュールコネクタ３６で、制御系バス又は情報系バスの
いずれかに接続される。バックプレーン３０の各実装ス
ロットへは制御系バス用（ＰＩ／Ｏ用）と情報系バス用
（オプション用）のコネクタ両方を取り付けておき、Ｐ
Ｉ／Ｏとその他オプションがバックプレーン３０のどの
スロットにも実装することができる。そして、どちらの
バスに接続するかは、モジュールのコネクタの位置によ
り決定される構成となっている。またＰＩ／Ｏ用とオプ
ション用でコネクタを一つにして共用した場合でも実装
位置を制限することなしに、どのスロットにもＰＩ／
Ｏ、オプションどちらの実装も可能になる。これにより
制御対象の機械，設備に合わせユーザが、モジュールを
自由に組合せ制御システムを構成することが可能であ
る。
３１，ＰＩ／Ｏモジュール３２，通信モジュール３３，
拡張メモリモジュール３４等の各モジュールは、制御系
バス用モジュールコネクタ３５もしくは情報系バス用モ
ジュールコネクタ３６で、制御系バス又は情報系バスの
いずれかに接続される。バックプレーン３０の各実装ス
ロットへは制御系バス用（ＰＩ／Ｏ用）と情報系バス用
（オプション用）のコネクタ両方を取り付けておき、Ｐ
Ｉ／Ｏとその他オプションがバックプレーン３０のどの
スロットにも実装することができる。そして、どちらの
バスに接続するかは、モジュールのコネクタの位置によ
り決定される構成となっている。またＰＩ／Ｏ用とオプ
ション用でコネクタを一つにして共用した場合でも実装
位置を制限することなしに、どのスロットにもＰＩ／
Ｏ、オプションどちらの実装も可能になる。これにより
制御対象の機械，設備に合わせユーザが、モジュールを
自由に組合せ制御システムを構成することが可能であ
る。
【００２２】
【発明の効果】上記により、制御情報を定周期で転送す
る制御系処理用バスと情報系処理号用バスを独立しても
つことにより双方の処理時間が独立に確保されるので、
それぞれの処理が安定して実行され、処理停滞によりシ
ステムが不安な動作をすることがなくなり制御系処理と
情報系処理を統合したＰＬＣを実現することができる。
そして、本発明を適用したＰＬＣにより、コンパクトに
そして容易に制御システムを構築することができる。
る制御系処理用バスと情報系処理号用バスを独立しても
つことにより双方の処理時間が独立に確保されるので、
それぞれの処理が安定して実行され、処理停滞によりシ
ステムが不安な動作をすることがなくなり制御系処理と
情報系処理を統合したＰＬＣを実現することができる。
そして、本発明を適用したＰＬＣにより、コンパクトに
そして容易に制御システムを構築することができる。
【図１】本発明の実施例によるＰＬＣの構成図である。
【図２】本発明の実施例によるＰＬＣの制御系処理と情
報系処理の動作タイミングチャート図である。
報系処理の動作タイミングチャート図である。
【図３】本発明の実施例におけるＰＬＣの制御系処理と
情報系処理の動作タイミングチャート図である。
情報系処理の動作タイミングチャート図である。
【図４】本発明のＰＬＣを各機能毎にモジュール化して
構成した図である。
構成した図である。
【図５】従来のＰＬＣの構成図である。
【図６】従来のＰＬＣの制御系処理と情報系処理の動作
タイミングチャート図である。
タイミングチャート図である。
１…中央処理装置（ＣＰＵ）、２…主記憶、３…通信Ｉ
／Ｆ、４…プログラム装置、５…情報系処理用バス（ラ
ンダムバス）、６，７…プロセス入出力装置（ＰＩ／
Ｏ）、８…サイクリックデータ転送回路、９…ＰＩ／Ｏ
メモリ、１０…制御処理専用プロセッサ(ＳＰＵ）、１
１…制御プログラム格納用メモリ(ＳＥＱメモリ）、１
２…競合回路、１３…タイマ１、１４…タイマ２、１５
…制御系処理用バス（サイクリックバス）。
／Ｆ、４…プログラム装置、５…情報系処理用バス（ラ
ンダムバス）、６，７…プロセス入出力装置（ＰＩ／
Ｏ）、８…サイクリックデータ転送回路、９…ＰＩ／Ｏ
メモリ、１０…制御処理専用プロセッサ(ＳＰＵ）、１
１…制御プログラム格納用メモリ(ＳＥＱメモリ）、１
２…競合回路、１３…タイマ１、１４…タイマ２、１５
…制御系処理用バス（サイクリックバス）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 正 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 渡辺 和久 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 矢口 公春 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内
Claims (6)
- 【請求項１】通信処理を行うＣＰＵと制御演算を行う演
算手段を備えたプログラマブルコントローラにおいて、 定周期でデータ転送を行う第１のバス（サイクリックバ
ス）と不定期にデータアクセスが発生する第２のバス
（ランダムバス）を備え、 前記第１のバスと前記第２のバスの両方に接続されたユ
ニットにアクセスする場合、双方のバスのいずれかに接
続されたアクセス要求元から出力されるアクセス要求の
中から１つのアクセス要求を選択する回路を備えたこと
を特徴とするプログラマブルコントローラ。 - 【請求項２】請求項１に記載のプログラマブルコントロ
ーラにおいて、 前記第１のバスと前記第２のバスの両方に接続されたユ
ニットは、制御プロセスとやり取りをするデータを格納
するＰＩ／Ｏメモリであって、 前記要求元は、前記ＣＰＵと前記演算手段と前記ＰＩ／
Ｏメモリと前記制御プロセスとの一定周期でのデータ転
送を制御するサイクリックデータ転送回路であることを
特徴とするプログラマブルコントローラ。 - 【請求項３】通信処理を行うＣＰＵと制御演算を行う演
算手段を備えたプログラマブルコントローラにおいて、 定周期でデータ転送を行う第１のバス（サイクリックバ
ス）と不定期にデータアクセスが発生する第２のバス
（ランダムバス）を備え、 前記第１のバスには前記演算手段と当該第１のバスにお
ける定周期のデータ転送を制御するサイクリックデータ
転送回路が接続され、前記第２のバスには前記ＣＰＵが
接続され、 前記演算手段及び前記サイクリックデータ転送手段は、
前記ＣＰＵからの信号によって一定周期で起動され、当
該演算手段及びサイクリックデータ転送手段は処理の終
了を前記ＣＰＵに通知する信号を出力することを特徴と
するプログラマブルコントローラ。 - 【請求項４】請求項３に記載のプログラマブルコントロ
ーラにおいて、 前記サイクリックデータ転送周期を制御する第１のタイ
マと、 前記演算手段の起動タイミングを制御する第２のタイマ
を備え、 前記第１のタイマと第２のタイマは、前記ＣＰＵに接続
され、 第１のタイマからの信号に基づき、前記ＣＰＵは前記第
１及び第２のタイマと前記サイクリックデータ転送手段
を起動させ、 第２のタイマからの信号に基づき、前記ＣＰＵは前記演
算手段を起動することを特徴とするプログラマブルコン
トローラ。 - 【請求項５】請求項４に記載のプログラマブルコントロ
ーラにおいて、 前記サイクリックデータ転送周期を制御する第１のタイ
マと、 前記演算手段の起動タイミングを制御する第２のタイマ
を備え、 前記第１のタイマは前記サイクリックデータ転送手段
に、前記第２のタイマは前記演算手段に接続されたこと
を特徴とするプログラマブルコントローラ。 - 【請求項６】通信処理を行うＣＰＵと制御演算を行う演
算手段を備えたプログラマブルコントローラにおいて、 定周期でデータ転送を行う第１のバス（サイクリックバ
ス）と不定期にデータアクセスが発生する第２のバス
（ランダムバス）を備え、 前記第１のバスには前記演算手段と当該第１のバスにお
ける定周期のデータ転送を制御するサイクリックデータ
転送回路が接続され、前記第２のバスには前記ＣＰＵが
接続され、 前記演算手段及び前記サイクリックデータ転送手段は、
前記ＣＰＵによって定周期で起動され、当該演算手段及
びサイクリックデータ転送手段は処理の終了を前記ＣＰ
Ｕに通知し、 前記演算手段又は前記サイクリックデータ転送回路もし
くは前記ＣＰＵのいずれかがアクセス要求元となり、前
記第１のバスと前記第２のバスの両方に接続されたユニ
ットにアクセスする場合、アクセス要求元から出力され
るアクセス要求の中から１つのアクセス要求を選択する
競合回路を備えたことを特徴とするプログラマブルコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11815898A JPH11312007A (ja) | 1998-04-28 | 1998-04-28 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11815898A JPH11312007A (ja) | 1998-04-28 | 1998-04-28 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312007A true JPH11312007A (ja) | 1999-11-09 |
Family
ID=14729546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11815898A Pending JPH11312007A (ja) | 1998-04-28 | 1998-04-28 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312007A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004054622A (ja) * | 2002-07-19 | 2004-02-19 | Hitachi Ltd | コントローラおよび情報通信サービス方法 |
| JP2007011956A (ja) * | 2005-07-04 | 2007-01-18 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JP2012003628A (ja) * | 2010-06-18 | 2012-01-05 | Keyence Corp | コード読取装置 |
| WO2016189709A1 (ja) * | 2015-05-27 | 2016-12-01 | 三菱電機株式会社 | コントローラ |
| JP2019057212A (ja) * | 2017-09-22 | 2019-04-11 | 株式会社日立産機システム | プログラマブルコントローラ及びコントロールシステム |
| KR20190080684A (ko) * | 2017-12-28 | 2019-07-08 | 주식회사 포스코아이씨티 | 멀티코어 프로세서 기반의 plc 및 hmi 통합 시스템 |
| JP2021518609A (ja) * | 2018-04-06 | 2021-08-02 | ベントリー・ネバダ・エルエルシー | シリアルデータレーン送信ネットワークを有する監視システム |
-
1998
- 1998-04-28 JP JP11815898A patent/JPH11312007A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004054622A (ja) * | 2002-07-19 | 2004-02-19 | Hitachi Ltd | コントローラおよび情報通信サービス方法 |
| JP2007011956A (ja) * | 2005-07-04 | 2007-01-18 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JP2012003628A (ja) * | 2010-06-18 | 2012-01-05 | Keyence Corp | コード読取装置 |
| WO2016189709A1 (ja) * | 2015-05-27 | 2016-12-01 | 三菱電機株式会社 | コントローラ |
| JPWO2016189709A1 (ja) * | 2015-05-27 | 2017-06-15 | 三菱電機株式会社 | コントローラ |
| JP2019057212A (ja) * | 2017-09-22 | 2019-04-11 | 株式会社日立産機システム | プログラマブルコントローラ及びコントロールシステム |
| KR20190080684A (ko) * | 2017-12-28 | 2019-07-08 | 주식회사 포스코아이씨티 | 멀티코어 프로세서 기반의 plc 및 hmi 통합 시스템 |
| JP2021518609A (ja) * | 2018-04-06 | 2021-08-02 | ベントリー・ネバダ・エルエルシー | シリアルデータレーン送信ネットワークを有する監視システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0298396B1 (en) | Function-distributed control apparatus | |
| US4821170A (en) | Input/output system for multiprocessors | |
| EP0318221A2 (en) | Controlling responding by users of an intercommunications bus | |
| JPH0283601A (ja) | プログラマブル・コントローラ | |
| JPH0666821B2 (ja) | デ−タ通信コントロ−ラ | |
| JP3583183B2 (ja) | データ処理装置 | |
| US20100153684A1 (en) | Modular Avionics System of an Aircraft | |
| KR100708096B1 (ko) | 버스 시스템 및 그 실행 순서 조정방법 | |
| JPH11312007A (ja) | プログラマブルコントローラ | |
| JP2000163312A (ja) | マイクロプロセッサ | |
| JPH05173985A (ja) | プログラマブルコントローラ | |
| JPH11163970A (ja) | 装置内基盤制御システム | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JPH0736370A (ja) | データ授受システムおよびその方法 | |
| KR950008393B1 (ko) | 멀티프로세스 시스템 아비터지연회로 | |
| JPH1139266A (ja) | マルチプロセッサ装置 | |
| JPH08221106A (ja) | プログラマブルコントローラ | |
| JP2640487B2 (ja) | プログラマブルコントローラ・システム | |
| KR960015587B1 (ko) | 시스템 제어기 모듈에서의 dma 제어기 및 그 제어방법 | |
| JPH04162106A (ja) | プログラマブルコントローラの遠隔入出力システム | |
| JPS6143369A (ja) | マルチプロセツサシステム | |
| JP2002215418A (ja) | 協調シミュレーションによる論理検証装置 | |
| JPH02219105A (ja) | プログラマブルコントローラ | |
| JP2004297170A (ja) | 情報通信方法 | |
| JP2008165463A (ja) | バス制御装置 |