JPH04162106A - プログラマブルコントローラの遠隔入出力システム - Google Patents
プログラマブルコントローラの遠隔入出力システムInfo
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- JPH04162106A JPH04162106A JP28955190A JP28955190A JPH04162106A JP H04162106 A JPH04162106 A JP H04162106A JP 28955190 A JP28955190 A JP 28955190A JP 28955190 A JP28955190 A JP 28955190A JP H04162106 A JPH04162106 A JP H04162106A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 53
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数の子局を伝送線を介して分岐方式で親局
に接続し、ＣＰＵを備えたＣＰＵユニットと親局の間で
データを授受するようにしたプログラマブルコントロー
ラの遠隔入出力システムに関するものである。
に接続し、ＣＰＵを備えたＣＰＵユニットと親局の間で
データを授受するようにしたプログラマブルコントロー
ラの遠隔入出力システムに関するものである。
従来より、この種のプログラマブルコントローラの遠隔
入出力システムとして、第１１図のような構成のものが
知られている。すなわち、プログラマブルコントローラ
のマザーボードに、あらかじめ設定されているプログラ
ムに従って外部機器を制御するＣＰＵユニット１と、Ｃ
ＰＵユニ・ント１との間でデータを授受する親局２と、
ＣＰＵユニット１や親局２に対して給電する電源ユニッ
ト５とを設け、親局２に伝送路Ｉを介して複数の子局３
１〜３７を分岐方式で接続している。子局３゜〜３、は
、それぞれ固有にアドレスを備え、親局２では子局３１
〜３゜を順にポーリングすることによって、子局３．〜
３ｏとの間でデータを授受する。 各子局３．〜３．．は、外部からの入力を受けると一時
的に格納し、親局２からポーリングされたときに、格納
しているデータを親局２に伝送するようになっている。 すなわち、第１２図（ａ）に示すように、親局２は各子
局３．〜３ｏを順にポーリングし、ポーリングされた子
局３１〜３ｏは格納しているデータを親局２に伝送する
のである。また、親局２は、すべての子局３１〜３ｏに
１度ずつポーリングする伝送サイクルＴ１が終了するま
での間、各子局３１〜３．．から伝送されたデータを蓄
積しておき、伝送サイクルＴ１が終了した後に、第１２
図（ｃ）のように、ＣＰＵユニット１にデータを渡し、
ＣＰＵユニット１では所定の処理を行った後に親局２に
対して処理結果を返すのである。
入出力システムとして、第１１図のような構成のものが
知られている。すなわち、プログラマブルコントローラ
のマザーボードに、あらかじめ設定されているプログラ
ムに従って外部機器を制御するＣＰＵユニット１と、Ｃ
ＰＵユニ・ント１との間でデータを授受する親局２と、
ＣＰＵユニット１や親局２に対して給電する電源ユニッ
ト５とを設け、親局２に伝送路Ｉを介して複数の子局３
１〜３７を分岐方式で接続している。子局３゜〜３、は
、それぞれ固有にアドレスを備え、親局２では子局３１
〜３゜を順にポーリングすることによって、子局３．〜
３ｏとの間でデータを授受する。 各子局３．〜３．．は、外部からの入力を受けると一時
的に格納し、親局２からポーリングされたときに、格納
しているデータを親局２に伝送するようになっている。 すなわち、第１２図（ａ）に示すように、親局２は各子
局３．〜３ｏを順にポーリングし、ポーリングされた子
局３１〜３ｏは格納しているデータを親局２に伝送する
のである。また、親局２は、すべての子局３１〜３ｏに
１度ずつポーリングする伝送サイクルＴ１が終了するま
での間、各子局３１〜３．．から伝送されたデータを蓄
積しておき、伝送サイクルＴ１が終了した後に、第１２
図（ｃ）のように、ＣＰＵユニット１にデータを渡し、
ＣＰＵユニット１では所定の処理を行った後に親局２に
対して処理結果を返すのである。
上記構成では、たとえば、第１２図（ｂ）に示すように
、子局３□から親局２へのデータの伝送が開始される前
に子局３２への入力がなされたものとしても、このデー
タがＣＰＵユニット１で処理されるのは、第１２区＜５
）のように、１伝送サイクルＴ】の終了後であるから、
第１２図（ｄ）のように、はば１伝送サイクルＴ、に相
当するタイムラグＴ２が生じることになる。すなわち、
子局３．から親局２への伝送が終了した直後に、子局３
．に外部からの入力があったとすれば、このデータがＣ
ＰＵユニットｌで処理されるまでのタイムラグＴ２は、
伝送サイクルＴ、のほば２倍になるのである。 子局３１〜３ｏに入力されるデータの中には、タイムラ
グを生じると機器の制御に不都合を生じるものがあり、
このようなデータを優先的にＣＰＵユニット１で処理で
きるようにすることが要求されている。 本発明は上記要求を満たすことを目的とするものであり
、特定の子局を割り込み子局とし、親局の子局に対する
ポーリング順序とは無関係に任意の時点でデータを伝送
できるようにし、特定のデータについてはタイムラグが
ほとんど生じないようにしたプログラマブルコントロー
ラの遠隔入出力システムを提供しようとするものである
。
、子局３□から親局２へのデータの伝送が開始される前
に子局３２への入力がなされたものとしても、このデー
タがＣＰＵユニット１で処理されるのは、第１２区＜５
）のように、１伝送サイクルＴ】の終了後であるから、
第１２図（ｄ）のように、はば１伝送サイクルＴ、に相
当するタイムラグＴ２が生じることになる。すなわち、
子局３．から親局２への伝送が終了した直後に、子局３
．に外部からの入力があったとすれば、このデータがＣ
ＰＵユニットｌで処理されるまでのタイムラグＴ２は、
伝送サイクルＴ、のほば２倍になるのである。 子局３１〜３ｏに入力されるデータの中には、タイムラ
グを生じると機器の制御に不都合を生じるものがあり、
このようなデータを優先的にＣＰＵユニット１で処理で
きるようにすることが要求されている。 本発明は上記要求を満たすことを目的とするものであり
、特定の子局を割り込み子局とし、親局の子局に対する
ポーリング順序とは無関係に任意の時点でデータを伝送
できるようにし、特定のデータについてはタイムラグが
ほとんど生じないようにしたプログラマブルコントロー
ラの遠隔入出力システムを提供しようとするものである
。
上記目的を達成するために、請求項１では、あらかじめ
設定されているプログラムに従って外部機器を制御する
ＣＰＵを備えたＣＰＵユニットと、ＣＰＵユニットとの
間でデータを授受する親局と、親局に伝送路を介して分
岐方式で接続され親局から順にポーリングされて親局と
の間でデータを授受する複数の子局とを備えたプログラ
マブルコントローラの遠隔入出力システムにおいて、子
局のうちの少なくとも１つは割り込み子局であって、割
り込み子局は、親局に対してデータを伝送する必要が生
じると、その時点でポーリングされている子局の伝送が
終了してから次の子局へのポーリングが開始されるまで
の間に親局へのデータの伝送を開始し、親局は割り込み
子局からのデータを受信すると割り込み状態となって割
り込み子局からのデータに対する処理をＣＰＵユニット
との間で行った後に次の子局へのポーリングを再開する
ようにしている。 請求項２では、割り込み子局は複数個設けられていて伝
送順序の優先順位が設定され、親局に対するデータの伝
送を複数の割り込み子局が同期間内に要求するときに、
上記優先順位の高い順にデータを伝送し、親局はデータ
の伝送を要求しているすべての割り込み子局からの伝送
が終了した後に次の子局へのポーリングを再開するよう
にしている。
設定されているプログラムに従って外部機器を制御する
ＣＰＵを備えたＣＰＵユニットと、ＣＰＵユニットとの
間でデータを授受する親局と、親局に伝送路を介して分
岐方式で接続され親局から順にポーリングされて親局と
の間でデータを授受する複数の子局とを備えたプログラ
マブルコントローラの遠隔入出力システムにおいて、子
局のうちの少なくとも１つは割り込み子局であって、割
り込み子局は、親局に対してデータを伝送する必要が生
じると、その時点でポーリングされている子局の伝送が
終了してから次の子局へのポーリングが開始されるまで
の間に親局へのデータの伝送を開始し、親局は割り込み
子局からのデータを受信すると割り込み状態となって割
り込み子局からのデータに対する処理をＣＰＵユニット
との間で行った後に次の子局へのポーリングを再開する
ようにしている。 請求項２では、割り込み子局は複数個設けられていて伝
送順序の優先順位が設定され、親局に対するデータの伝
送を複数の割り込み子局が同期間内に要求するときに、
上記優先順位の高い順にデータを伝送し、親局はデータ
の伝送を要求しているすべての割り込み子局からの伝送
が終了した後に次の子局へのポーリングを再開するよう
にしている。
請求項１によれば、子局の一部を割り込み子局とし、割
り込み子局は、親局に対してデータを伝送する必要が生
じると、その時点でポーリングされている子局の伝送が
終了してから次の子局へのポーリングが開始されるまで
の間に親局へのデータの伝送を開始し、親局は割り込み
子局からのデータを受信すると割り込み状態となって割
り込み子局からのデータに対する処理をＣＰＵユニット
との間で行った後に次の子局へのポーリングを再開する
ようにしているので、親局の子局に対するポーリングの
順序とは無関係に、割り込み子局は任意の時点でデータ
を伝送でき、しかも、親局では割り込み子局からのデー
タが伝送されると、他の子局へのポーリングを再開する
までに割り込み子局からのデータをＣＰＵユニットとの
間で処理するので、割り込み子局からのデータの処理に
タイムラグがほとんど生じないのである。要するに、処
理にタイムラグが生じると不都合な特定のデータについ
ては、割り込み子局から入力することによって、タイム
ラグをほとんど生じることなく処理させることができる
のである。 請求項２によれば、複数の割り込み子局に伝送順序の優
先順位が設定され、親局に対するデータの伝送を複数の
割り込み子局が同期間内に要求するときに、上記優先順
位の高い順にデータを伝送し、親局はデータの伝送を要
求しているすべての割り込み子局からの伝送が終了した
後に次の子局へのポーリングを再開するようにしている
ので、割り込み子局による伝送の競合が解消され、かつ
、割り込み子局から親局への伝送開始からＣＰＵユニッ
トでのデータの処理までのタイムラグを最小にすること
ができるのである。
り込み子局は、親局に対してデータを伝送する必要が生
じると、その時点でポーリングされている子局の伝送が
終了してから次の子局へのポーリングが開始されるまで
の間に親局へのデータの伝送を開始し、親局は割り込み
子局からのデータを受信すると割り込み状態となって割
り込み子局からのデータに対する処理をＣＰＵユニット
との間で行った後に次の子局へのポーリングを再開する
ようにしているので、親局の子局に対するポーリングの
順序とは無関係に、割り込み子局は任意の時点でデータ
を伝送でき、しかも、親局では割り込み子局からのデー
タが伝送されると、他の子局へのポーリングを再開する
までに割り込み子局からのデータをＣＰＵユニットとの
間で処理するので、割り込み子局からのデータの処理に
タイムラグがほとんど生じないのである。要するに、処
理にタイムラグが生じると不都合な特定のデータについ
ては、割り込み子局から入力することによって、タイム
ラグをほとんど生じることなく処理させることができる
のである。 請求項２によれば、複数の割り込み子局に伝送順序の優
先順位が設定され、親局に対するデータの伝送を複数の
割り込み子局が同期間内に要求するときに、上記優先順
位の高い順にデータを伝送し、親局はデータの伝送を要
求しているすべての割り込み子局からの伝送が終了した
後に次の子局へのポーリングを再開するようにしている
ので、割り込み子局による伝送の競合が解消され、かつ
、割り込み子局から親局への伝送開始からＣＰＵユニッ
トでのデータの処理までのタイムラグを最小にすること
ができるのである。
（実施例１）
本実施例では、第１図に示すように、伝送路ｌに割り込
み子局４１が１つだけ接続された例を示す、「従来の技
術」の項で説明したように、マザーボードにはＣＰＵユ
ニット１、親局２、電源ユニット５が設けられる。親局
２には伝送路ｌを介して子局３１〜３ｏと割り込み子局
４□とが分岐方式で接続されている。割り込み子局４１
は、他の子局３．〜３１と同様に固有のアドレスを持ち
、通常時には親局２から順にポーリングされるようにし
てもよい。ここでは、子局３１０が割り込みユニット４
１として指定されているものとする。 親局２のメモリは、第３図に示すように構成されている
。すなわち、ＣＰＵユニット１がデータを読み書きする
Ｉ１０データテーブル１１と、ＣＰＵユニット１による
Ｉ１０データテーブル１１への読み書きがなされている
かどうかを示す■１０ハンドシェイクフラグ１２、各子
局３．〜３７および割り込み子局４．から入力さｋるデ
ータが−き込まれる入力情報バッファ１３、各子局３．
〜３゜および割り込み子局４１に送出するデータが書き
込まれる出力情報バッファ１４、入力情報バッファ１３
のデータのＩ１０データテーブル１１への割り付けを指
示するとともに、Ｉ１０データテーブル１１のデータの
出力情報バッファ１４への割り付けを指示するＩ１０マ
ツプ構成テーブル１５、割り込み子局４１からのデータ
を受けると割り込み状態であることを示す割り込みハン
ドシェイクフラグ１６とを備えている。 親局２では、割り込み子局４□からのデータを受けてい
ないときには、Ｉｌｏ”ハンドシェイクフラグ１２を調
べてＣＰＵユニット１からのＩ１０データテーブル１１
へのアクセスが完了していることを確認した後、各子局
３．〜３、により入力情報バッファ１３に書き込まれた
データをＩ１０マツプ構成テーブル１５の情報に従って
各子局３１〜３ｏごとにＩ１０データテーブル１１にセ
ットする１次に、Ｉ１０データテーブル１１のデータを
１ ／”Ｏマツプ構成テーブル１５の情報に従って出力
情報バッファ１４に書き込む、また、出力情報バッファ
１４への書き込みが終了すると、Ｉ１０データテーブル
１１に対する親局２のアクセスが完了したことを示す情
報をＩ１０ハンドシェイクフラグ１２に書き込む、この
状態で、親局２は、出力情報バッファ１４の中のデータ
を各子局３１〜３ｏに対して伝送し、各子局３．〜３゜
からのデ−タを入力情報バッファ１３に書き込むのであ
る。 また、同時に、ＣＰＵユニット１は■／′０データテー
ブル１１にアクセスして必要な処理を施すのである。Ｃ
Ｐ’Ｕユニット１によるＩ１０データテーブル１１への
アクセスが完了すると、Ｉ１０ハンドシェイクフラグ１
２は書き換えられる。ここに、入力情報バッファ１３お
よび出力情報バッファ１４とＩ１０データテーブル１１
との間でのデータの転送は、すべての子局３Ｉ〜３ｏへ
のポーリングが終了した後に一括して行われる。 割り込み子局４１は、外部からの入力データに変化が生
じるかどうかを常時監視しており、第２図（ｂ）に示す
ように、入力データに変化が生じると割り込みを要求す
る状態になる。このとき、伝送路ｌの状態を調べ、その
時点でポーリングされている他の子局３．〜３７（第２
図では子局３．がポーリングされている）からの親局２
へのデータの伝送が終了すると、親局２に対して割り込
みを要求する。ここで、割り込みの要求は、第２図（＆
）に示すように、子局３４から親局２へのデータの伝送
が終了して一定時間ｔ２の後に行われる。この時間ｔ２
は、各子局３．〜３ｏがポーリングされる際の休止期間
ｔ、よりも短く設定される（ｔｌ〉ｔｚ）。したがって
、親局２がポーリングの順序に従って次の子局３．をポ
ーリングする前に、割り込みが要求されることになる。 親局２では、割り込み子局４．によって割り込みが要求
されると、割り込みハンドシェイクフラグ１６をセット
して割り込み状態になる０割り込み状態では、他の子局
３１〜３ｏへのポーリングを一時中断して、割り込み子
局４．から伝送されたデータを優先的に処理する。すな
わち、割り込み ゛子局４１から入力情報バッファ
１３に書き込まれたデータをＩ１０データテーブル１１
にセットし、また、Ｉ１０データテーブル１１から出力
情報バッファ１４にデータを書き込む１次に、割り込み
ハンドシェイクフラグ１６を親局２によるＩ１０データ
テーブル１１へのアクセスが完了したことを指示する状
態に設定する。一方、ＣＰＵユニット１では、プログラ
ムを実行している間に、各演算サイクル毎に割り込みハ
ンドシェイクフラグ１６を監視しており、割り込みハン
ドシェイクフラグ１６が親局２によるＩ１０データテー
ブル１１へのアクセスが完了した状態になっていると、
Ｉ１０データテーブル１１にアクセスして必要な演算処
理を施し、結果をＩ１０データテーブル１１に書き込む
、その後、親局２では中断していた子局３．〜３゜への
ポーリングを再開する０以上説明した親局２の動作を第
４図に示し、割り込み子局４１の動作を第５図に示す。 上記構成によれば、割り込み子局４Ｉから親局２に対す
るデータの伝送が終了すると、第２図（ｅ）に示すよう
に、ＣＰＵユニット１での演算サイクルの終了後にただ
ちに演算処理が行われるのであって、第２図（ｄ）に示
すように、割り込み子局４１へのデータの入力からＣＰ
Ｕユニット１での演算処理がなされるまでのタイムラグ
Ｔ２が従来よりも大幅に短縮されるのである。 （実施例２） 本実施例では、第６図のように、２個の割り込み子局４
．．４２を伝送路ｌに接続した例を示す。 すなわち、子局３１゜、３１．を割り込み子局４．。 ４２として指定し、伝送順序に関して割り込み子局４１
のほうが割り込み子局４２よりも優先順位が高くなるよ
うに設定している。すなわち、他の子局３．〜３、によ
る親局２へのデータの伝送が終了した後、割り込み子局
４□４□から割り込み要求を出すまでの時間ｔ ２．
ｔ ３が互いに異なるように設定されているのであって
、本実施例の場合では、ｔ ＋ ＞ ｔ ｉ ＞ ｊ
！となるように設定されている。 両割り込み子局４１，４２が個別に割り込みを要求した
場合には、実施例１と同様の動作になる。 すなわち、第７図（ｂ）に示すように、割り込み子局４
１の入力が変化すると、第７図（ａ）のように子局３コ
からのデータの伝送が終了して時間ｔ２が経過してから
割り込み子局４．からのデータが親局２に伝送され、第
７ｆＭ（ｄ）（ｅ）のようにタイムラグＴ、の後にＣＰ
Ｕユニット１での演算処理がなされる。また、第７図（
ｅ）のように、割り込み子局４２の入力が変化すると、
第７図（ａ）のように子局３４からのデータの伝送が終
了して時間ｔ、が経過してから割り込み子局４２からの
データが親局２に伝送され、第７図（ｄ）（ｆ）のよう
にタイムラグＴ３の後にＣＰＵユニット１での演算処理
がなされる。要するに、すべての子局３１〜３ｏへのポ
ーリングが終了するのに要する時間（伝送サイクル）に
比較して、タイムラグが大幅に低減されるのである。 次に、第８図（ａＨｂＨｃ）に示すように、両割り込み
子局４１．４２の入力の変化が、１つの子局３゜のポー
リングの期間内に発生した場合について説明する。この
場合には、割り込み子局４１による割り込み要求が先に
出されるから（ｔ２＜ｔｘ）、入力の変化の順序にかか
わらず、割り込み子局４゜のデータが先に伝送され、第
８図（ｄ）（ｅ）のようにＣＰＵユニット１での処理が
先になされる０割り込み子局４□では、伝送路ｌの状態
を監視しているから、割り込み子局４１の親局２へのデ
ータの伝送が完了してから、時ｍ ｔ ）の後にデータ
を伝送し、第８図（ｃｌ）（ｆ）のように、割り込み子
局４１に対する処理が終了した直後に、割り込み子局４
２に対する処理を行うのである。その後、他の子局３、
〜３ｏへのポーリングを再開する１以上説明した親局２
の動作を第９図に示す。また、割り込み子局４１の動作
は実施例１と同じ動作をし、割り込み子局４２について
は、第１０図のような動作になる。 なお、割り込み子局については伝送順序に関する優先順
位のみを異ならせて他の構成は同じにし、また、親局に
ついては、割り込み子局からの割り込み要求を受けると
割り込み状態になるよう構成すれば、各割り込み子局で
は個別の処理過程を設ける必要はない、このような構成
では、割り込み子局を３個以上に拡張することが可能で
ある。
み子局４１が１つだけ接続された例を示す、「従来の技
術」の項で説明したように、マザーボードにはＣＰＵユ
ニット１、親局２、電源ユニット５が設けられる。親局
２には伝送路ｌを介して子局３１〜３ｏと割り込み子局
４□とが分岐方式で接続されている。割り込み子局４１
は、他の子局３．〜３１と同様に固有のアドレスを持ち
、通常時には親局２から順にポーリングされるようにし
てもよい。ここでは、子局３１０が割り込みユニット４
１として指定されているものとする。 親局２のメモリは、第３図に示すように構成されている
。すなわち、ＣＰＵユニット１がデータを読み書きする
Ｉ１０データテーブル１１と、ＣＰＵユニット１による
Ｉ１０データテーブル１１への読み書きがなされている
かどうかを示す■１０ハンドシェイクフラグ１２、各子
局３．〜３７および割り込み子局４．から入力さｋるデ
ータが−き込まれる入力情報バッファ１３、各子局３．
〜３゜および割り込み子局４１に送出するデータが書き
込まれる出力情報バッファ１４、入力情報バッファ１３
のデータのＩ１０データテーブル１１への割り付けを指
示するとともに、Ｉ１０データテーブル１１のデータの
出力情報バッファ１４への割り付けを指示するＩ１０マ
ツプ構成テーブル１５、割り込み子局４１からのデータ
を受けると割り込み状態であることを示す割り込みハン
ドシェイクフラグ１６とを備えている。 親局２では、割り込み子局４□からのデータを受けてい
ないときには、Ｉｌｏ”ハンドシェイクフラグ１２を調
べてＣＰＵユニット１からのＩ１０データテーブル１１
へのアクセスが完了していることを確認した後、各子局
３．〜３、により入力情報バッファ１３に書き込まれた
データをＩ１０マツプ構成テーブル１５の情報に従って
各子局３１〜３ｏごとにＩ１０データテーブル１１にセ
ットする１次に、Ｉ１０データテーブル１１のデータを
１ ／”Ｏマツプ構成テーブル１５の情報に従って出力
情報バッファ１４に書き込む、また、出力情報バッファ
１４への書き込みが終了すると、Ｉ１０データテーブル
１１に対する親局２のアクセスが完了したことを示す情
報をＩ１０ハンドシェイクフラグ１２に書き込む、この
状態で、親局２は、出力情報バッファ１４の中のデータ
を各子局３１〜３ｏに対して伝送し、各子局３．〜３゜
からのデ−タを入力情報バッファ１３に書き込むのであ
る。 また、同時に、ＣＰＵユニット１は■／′０データテー
ブル１１にアクセスして必要な処理を施すのである。Ｃ
Ｐ’Ｕユニット１によるＩ１０データテーブル１１への
アクセスが完了すると、Ｉ１０ハンドシェイクフラグ１
２は書き換えられる。ここに、入力情報バッファ１３お
よび出力情報バッファ１４とＩ１０データテーブル１１
との間でのデータの転送は、すべての子局３Ｉ〜３ｏへ
のポーリングが終了した後に一括して行われる。 割り込み子局４１は、外部からの入力データに変化が生
じるかどうかを常時監視しており、第２図（ｂ）に示す
ように、入力データに変化が生じると割り込みを要求す
る状態になる。このとき、伝送路ｌの状態を調べ、その
時点でポーリングされている他の子局３．〜３７（第２
図では子局３．がポーリングされている）からの親局２
へのデータの伝送が終了すると、親局２に対して割り込
みを要求する。ここで、割り込みの要求は、第２図（＆
）に示すように、子局３４から親局２へのデータの伝送
が終了して一定時間ｔ２の後に行われる。この時間ｔ２
は、各子局３．〜３ｏがポーリングされる際の休止期間
ｔ、よりも短く設定される（ｔｌ〉ｔｚ）。したがって
、親局２がポーリングの順序に従って次の子局３．をポ
ーリングする前に、割り込みが要求されることになる。 親局２では、割り込み子局４．によって割り込みが要求
されると、割り込みハンドシェイクフラグ１６をセット
して割り込み状態になる０割り込み状態では、他の子局
３１〜３ｏへのポーリングを一時中断して、割り込み子
局４．から伝送されたデータを優先的に処理する。すな
わち、割り込み ゛子局４１から入力情報バッファ
１３に書き込まれたデータをＩ１０データテーブル１１
にセットし、また、Ｉ１０データテーブル１１から出力
情報バッファ１４にデータを書き込む１次に、割り込み
ハンドシェイクフラグ１６を親局２によるＩ１０データ
テーブル１１へのアクセスが完了したことを指示する状
態に設定する。一方、ＣＰＵユニット１では、プログラ
ムを実行している間に、各演算サイクル毎に割り込みハ
ンドシェイクフラグ１６を監視しており、割り込みハン
ドシェイクフラグ１６が親局２によるＩ１０データテー
ブル１１へのアクセスが完了した状態になっていると、
Ｉ１０データテーブル１１にアクセスして必要な演算処
理を施し、結果をＩ１０データテーブル１１に書き込む
、その後、親局２では中断していた子局３．〜３゜への
ポーリングを再開する０以上説明した親局２の動作を第
４図に示し、割り込み子局４１の動作を第５図に示す。 上記構成によれば、割り込み子局４Ｉから親局２に対す
るデータの伝送が終了すると、第２図（ｅ）に示すよう
に、ＣＰＵユニット１での演算サイクルの終了後にただ
ちに演算処理が行われるのであって、第２図（ｄ）に示
すように、割り込み子局４１へのデータの入力からＣＰ
Ｕユニット１での演算処理がなされるまでのタイムラグ
Ｔ２が従来よりも大幅に短縮されるのである。 （実施例２） 本実施例では、第６図のように、２個の割り込み子局４
．．４２を伝送路ｌに接続した例を示す。 すなわち、子局３１゜、３１．を割り込み子局４．。 ４２として指定し、伝送順序に関して割り込み子局４１
のほうが割り込み子局４２よりも優先順位が高くなるよ
うに設定している。すなわち、他の子局３．〜３、によ
る親局２へのデータの伝送が終了した後、割り込み子局
４□４□から割り込み要求を出すまでの時間ｔ ２．
ｔ ３が互いに異なるように設定されているのであって
、本実施例の場合では、ｔ ＋ ＞ ｔ ｉ ＞ ｊ
！となるように設定されている。 両割り込み子局４１，４２が個別に割り込みを要求した
場合には、実施例１と同様の動作になる。 すなわち、第７図（ｂ）に示すように、割り込み子局４
１の入力が変化すると、第７図（ａ）のように子局３コ
からのデータの伝送が終了して時間ｔ２が経過してから
割り込み子局４．からのデータが親局２に伝送され、第
７ｆＭ（ｄ）（ｅ）のようにタイムラグＴ、の後にＣＰ
Ｕユニット１での演算処理がなされる。また、第７図（
ｅ）のように、割り込み子局４２の入力が変化すると、
第７図（ａ）のように子局３４からのデータの伝送が終
了して時間ｔ、が経過してから割り込み子局４２からの
データが親局２に伝送され、第７図（ｄ）（ｆ）のよう
にタイムラグＴ３の後にＣＰＵユニット１での演算処理
がなされる。要するに、すべての子局３１〜３ｏへのポ
ーリングが終了するのに要する時間（伝送サイクル）に
比較して、タイムラグが大幅に低減されるのである。 次に、第８図（ａＨｂＨｃ）に示すように、両割り込み
子局４１．４２の入力の変化が、１つの子局３゜のポー
リングの期間内に発生した場合について説明する。この
場合には、割り込み子局４１による割り込み要求が先に
出されるから（ｔ２＜ｔｘ）、入力の変化の順序にかか
わらず、割り込み子局４゜のデータが先に伝送され、第
８図（ｄ）（ｅ）のようにＣＰＵユニット１での処理が
先になされる０割り込み子局４□では、伝送路ｌの状態
を監視しているから、割り込み子局４１の親局２へのデ
ータの伝送が完了してから、時ｍ ｔ ）の後にデータ
を伝送し、第８図（ｃｌ）（ｆ）のように、割り込み子
局４１に対する処理が終了した直後に、割り込み子局４
２に対する処理を行うのである。その後、他の子局３、
〜３ｏへのポーリングを再開する１以上説明した親局２
の動作を第９図に示す。また、割り込み子局４１の動作
は実施例１と同じ動作をし、割り込み子局４２について
は、第１０図のような動作になる。 なお、割り込み子局については伝送順序に関する優先順
位のみを異ならせて他の構成は同じにし、また、親局に
ついては、割り込み子局からの割り込み要求を受けると
割り込み状態になるよう構成すれば、各割り込み子局で
は個別の処理過程を設ける必要はない、このような構成
では、割り込み子局を３個以上に拡張することが可能で
ある。
上述のように、請求項１によれば、子局の一部を割り込
み子局とし、割り込み子局は、親局に対してデータを伝
送する必要が生じると、その時点でポーリングされてい
る子局の伝送が終了してから次の子局へのポーリングが
開始されるまでの間に親局へのデータの伝送を開始し、
親局は割り込み子局からのデータを受信すると割り込み
状態となって割り込み子局からのデータに対する処理を
ＣＰＵユニットとの間で行った後に次の子局へのポーリ
ングを再開するようにしているので、親局の子局に対す
るポーリングの順序とは無関係に、割り込み子局は任意
の時点でデ′−夕を伝送でき、しかも、親局では割り込
み子局からのデータが伝送されると、他の子局へのポー
リングを再開するまでに割り込み子局からのデータをＣ
ＰＵユニットとの間で処理するので、割り込み子局から
のデータの処理にタイムラグがほとんど生じないのであ
る。要するに、処理にタイムラグが生じると不都合な特
定のデータについては、割り込み子局から入力すること
によって、タイムラグをほとんど生じることなく処理さ
せることができるのである。 請求項２によれば、複数の割り込み子局に伝送順序の優
先順位が設定され、親局に対するデータの伝送を複数の
割り込み子局が同期間内に要求するときに、上記優先順
位の高い順にデータを伝送ケ し、親局はデータの伝送を要求しているすべての割り込
み子局からの伝送が終了した後に次の子局へのポーリン
グを再開するようにしているので、割り込み子局による
伝送の競合が解消され、かつ、割り込み子局から親局へ
の伝送開始からＣＰＵユニットでのデータの処理までの
タイムラグを最小にすることができるのである。
み子局とし、割り込み子局は、親局に対してデータを伝
送する必要が生じると、その時点でポーリングされてい
る子局の伝送が終了してから次の子局へのポーリングが
開始されるまでの間に親局へのデータの伝送を開始し、
親局は割り込み子局からのデータを受信すると割り込み
状態となって割り込み子局からのデータに対する処理を
ＣＰＵユニットとの間で行った後に次の子局へのポーリ
ングを再開するようにしているので、親局の子局に対す
るポーリングの順序とは無関係に、割り込み子局は任意
の時点でデ′−夕を伝送でき、しかも、親局では割り込
み子局からのデータが伝送されると、他の子局へのポー
リングを再開するまでに割り込み子局からのデータをＣ
ＰＵユニットとの間で処理するので、割り込み子局から
のデータの処理にタイムラグがほとんど生じないのであ
る。要するに、処理にタイムラグが生じると不都合な特
定のデータについては、割り込み子局から入力すること
によって、タイムラグをほとんど生じることなく処理さ
せることができるのである。 請求項２によれば、複数の割り込み子局に伝送順序の優
先順位が設定され、親局に対するデータの伝送を複数の
割り込み子局が同期間内に要求するときに、上記優先順
位の高い順にデータを伝送ケ し、親局はデータの伝送を要求しているすべての割り込
み子局からの伝送が終了した後に次の子局へのポーリン
グを再開するようにしているので、割り込み子局による
伝送の競合が解消され、かつ、割り込み子局から親局へ
の伝送開始からＣＰＵユニットでのデータの処理までの
タイムラグを最小にすることができるのである。
第１図は本発明の実施例１を示す概略構成図、第２図は
同上の動作説明図、第３図は同上に用いる親局のメモリ
の構成を示す説明図、第４図および第５図は同上の動作
説明図、第６図は本発明の実施例２を示す概略構成図、
第７図、第８図、第９図、第１０図は同上の動作説明図
、第１１図は従来例を示す概略構成図、第１２ｒ５！ｉ
は同上の動作説明図である。 １・・ＣＰＵユニット、２・・・親局、３．〜３ｏ・・
・子局、４．４２・・・割り込み子局。 代理人 弁理士 石 １）長 七 巴票仮＝＝ｈ６ 第４１１！ 第９図
同上の動作説明図、第３図は同上に用いる親局のメモリ
の構成を示す説明図、第４図および第５図は同上の動作
説明図、第６図は本発明の実施例２を示す概略構成図、
第７図、第８図、第９図、第１０図は同上の動作説明図
、第１１図は従来例を示す概略構成図、第１２ｒ５！ｉ
は同上の動作説明図である。 １・・ＣＰＵユニット、２・・・親局、３．〜３ｏ・・
・子局、４．４２・・・割り込み子局。 代理人 弁理士 石 １）長 七 巴票仮＝＝ｈ６ 第４１１！ 第９図
Claims (2)
- （１）あらかじめ設定されているプログラムに従って外
部機器を制御するＣＰＵを備えたＣＰＵユニットと、Ｃ
ＰＵユニットとの間でデータを授受する親局と、親局に
伝送路を介して分岐方式で接続され親局から順にポーリ
ングされて親局との間でデータを授受する複数の子局と
を備えたプログラマブルコントローラの遠隔入出力シス
テムにおいて、子局のうちの少なくとも１つは割り込み
子局であって、割り込み子局は、親局に対してデータを
伝送する必要が生じると、その時点でポーリングされて
いる子局の伝送が終了してから次の子局へのポーリング
が開始されるまでの間に親局へのデータの伝送を開始し
、親局は割り込み子局からのデータを受信すると割り込
み状態となって割り込み子局からのデータに対する処理
をＣＰＵユニットとの間で行った後に次の子局へのポー
リングを再開することを特徴とするプログラマブルコン
トローラの遠隔入出力システム。 - （２）割り込み子局は複数個設けられていて伝送順序の
優先順位が設定され、親局に対するデータの伝送を複数
の割り込み子局が同期間内に要求するときに、上記優先
順位の高い順にデータを伝送し、親局はデータの伝送を
要求しているすべての割り込み子局からの伝送が終了し
た後に次の子局へのポーリングを再開することを特徴と
する請求項１記載のプログラマブルコントローラの遠隔
入出力システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28955190A JPH04162106A (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラの遠隔入出力システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28955190A JPH04162106A (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラの遠隔入出力システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162106A true JPH04162106A (ja) | 1992-06-05 |
Family
ID=17744707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28955190A Pending JPH04162106A (ja) | 1990-10-26 | 1990-10-26 | プログラマブルコントローラの遠隔入出力システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162106A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783758B1 (ko) * | 2006-04-17 | 2007-12-07 | 엘에스산전 주식회사 | 증설 모듈의 통신 방법 |
-
1990
- 1990-10-26 JP JP28955190A patent/JPH04162106A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783758B1 (ko) * | 2006-04-17 | 2007-12-07 | 엘에스산전 주식회사 | 증설 모듈의 통신 방법 |
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