JPH11312687A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11312687A JPH11312687A JP10120733A JP12073398A JPH11312687A JP H11312687 A JPH11312687 A JP H11312687A JP 10120733 A JP10120733 A JP 10120733A JP 12073398 A JP12073398 A JP 12073398A JP H11312687 A JPH11312687 A JP H11312687A
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Abstract
(57)【要約】
【課題】本発明は、素子分離にＳＴＩ構造を採用する、
バイポーラ・トランジスタにおいて、コレクタ抵抗を大
幅に低減できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、Ｓｉ基板１１の表面部に、通常
の深さを有する素子分離用絶縁膜１２と、この素子分離
用絶縁膜１２よりも浅い、素子分離用絶縁膜１３とを形
成する。そして、その素子分離用絶縁膜１３の下部か
ら、Ｓｉ基板１１の表面部のコレクタ領域にかけて、デ
バイス動作領域とコレクタ電極１５とを電気的に接続す
るためのコレクタ用導電層１４を形成する。こうして、
浅い素子分離用絶縁膜１３の下部をコレクタ用導電層１
４として利用することで、デバイス動作領域からコレク
タ電極１５までの距離を削減する構成となっている。
バイポーラ・トランジスタにおいて、コレクタ抵抗を大
幅に低減できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、Ｓｉ基板１１の表面部に、通常
の深さを有する素子分離用絶縁膜１２と、この素子分離
用絶縁膜１２よりも浅い、素子分離用絶縁膜１３とを形
成する。そして、その素子分離用絶縁膜１３の下部か
ら、Ｓｉ基板１１の表面部のコレクタ領域にかけて、デ
バイス動作領域とコレクタ電極１５とを電気的に接続す
るためのコレクタ用導電層１４を形成する。こうして、
浅い素子分離用絶縁膜１３の下部をコレクタ用導電層１
４として利用することで、デバイス動作領域からコレク
タ電極１５までの距離を削減する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ShallowTrench
Isolation（以下、ＳＴＩと略記する）構造を採用する
バイポーラ・トランジスタに用いられるものである。
びその製造方法に関するもので、特に、ShallowTrench
Isolation（以下、ＳＴＩと略記する）構造を採用する
バイポーラ・トランジスタに用いられるものである。
【０００２】
【従来の技術】周知のように、ＢｉＣＭＯＳ（Bipolar
Complementary Metal Oxide Semiconductor ）やバイポ
ーラＩＣ（Integrated Circuit）に用いられるバイポー
ラ・トランジスタにおいては、素子分離構造としてＳＴ
Ｉが採用されてきている。
Complementary Metal Oxide Semiconductor ）やバイポ
ーラＩＣ（Integrated Circuit）に用いられるバイポー
ラ・トランジスタにおいては、素子分離構造としてＳＴ
Ｉが採用されてきている。
【０００３】図４は、素子分離にＳＴＩ構造を採用す
る、従来のバイポーラ・トランジスタの概略構成を示す
ものである。たとえば、ＩＣにおけるｎｐｎバイポーラ
・トランジスタは、単結晶構造を有するｐ型Ｓｉ基板１
０１の表面上に、ｎ+ 型の埋込み層１０２を介して、ｎ
型の半導体層１０３が設けられている。そして、この半
導体層１０３の表面部に、選択的にＳＴＩ構造の素子分
離用絶縁膜１０４が配設されて、エミッタ／ベース領域
およびコレクタ領域が形成されている。
る、従来のバイポーラ・トランジスタの概略構成を示す
ものである。たとえば、ＩＣにおけるｎｐｎバイポーラ
・トランジスタは、単結晶構造を有するｐ型Ｓｉ基板１
０１の表面上に、ｎ+ 型の埋込み層１０２を介して、ｎ
型の半導体層１０３が設けられている。そして、この半
導体層１０３の表面部に、選択的にＳＴＩ構造の素子分
離用絶縁膜１０４が配設されて、エミッタ／ベース領域
およびコレクタ領域が形成されている。
【０００４】コレクタ領域に対応する、上記半導体層１
０３内には、上記埋込み層１０２につながるｎ+ 型の拡
散層１０５が形成されている。また、コレクタ領域に対
応する、上記半導体層１０３上には、上記拡散層１０５
に接するコレクタ電極１０６、および、コレクタ取り出
し電極層１０７が設けられている。
０３内には、上記埋込み層１０２につながるｎ+ 型の拡
散層１０５が形成されている。また、コレクタ領域に対
応する、上記半導体層１０３上には、上記拡散層１０５
に接するコレクタ電極１０６、および、コレクタ取り出
し電極層１０７が設けられている。
【０００５】そして、このコレクタ取り出し電極層１０
７上には、ＳｉＯ2 膜１０８，１０９をそれぞれ貫通し
て、上記コレクタ取り出し電極層１０７につながるコレ
クタ用Ａｌ配線１１０が形成されている。
７上には、ＳｉＯ2 膜１０８，１０９をそれぞれ貫通し
て、上記コレクタ取り出し電極層１０７につながるコレ
クタ用Ａｌ配線１１０が形成されている。
【０００６】エミッタ／ベース領域に対応する、上記半
導体層１０３上には、ベース・エピ層１１１が設けられ
ている。このベース・エピ層１１１には、その表面部
に、選択的にエミッタ拡散層１１２が設けられている。
導体層１０３上には、ベース・エピ層１１１が設けられ
ている。このベース・エピ層１１１には、その表面部
に、選択的にエミッタ拡散層１１２が設けられている。
【０００７】そして、このエミッタ拡散層１１２上に
は、上記ＳｉＯ2 膜１０８およびＳｉＯ2 膜１１３をそ
れぞれ貫通して、上記エミッタ拡散層１１２に接するエ
ミッタ取り出し電極層１１４が設けられている。このエ
ミッタ取り出し電極層１１４には、上記ＳｉＯ2 膜１０
９を貫通して、エミッタ用Ａｌ配線１１５が接続されて
いる。
は、上記ＳｉＯ2 膜１０８およびＳｉＯ2 膜１１３をそ
れぞれ貫通して、上記エミッタ拡散層１１２に接するエ
ミッタ取り出し電極層１１４が設けられている。このエ
ミッタ取り出し電極層１１４には、上記ＳｉＯ2 膜１０
９を貫通して、エミッタ用Ａｌ配線１１５が接続されて
いる。
【０００８】また、上記ベース・エピ層１１１の周囲に
は、上記エミッタ取り出し電極層１１４との間に上記Ｓ
ｉＯ2 膜１１３を介して、ベース取り出し電極層１１６
が設けられている。このベース取り出し電極層１１６上
には、上記ＳｉＯ2 膜１０８，１０９をそれぞれ貫通し
て、上記ベース取り出し電極層１１６につながるベース
用Ａｌ配線１１７が形成されている。
は、上記エミッタ取り出し電極層１１４との間に上記Ｓ
ｉＯ2 膜１１３を介して、ベース取り出し電極層１１６
が設けられている。このベース取り出し電極層１１６上
には、上記ＳｉＯ2 膜１０８，１０９をそれぞれ貫通し
て、上記ベース取り出し電極層１１６につながるベース
用Ａｌ配線１１７が形成されている。
【０００９】このような構成のバイポーラ・トランジス
タにおいては、エミッタ取り出し電極層１１４下のデバ
イス動作領域１１８とコレクタ電極１０６とを電気的に
接続するために、不純物を高濃度に含む埋込み層１０２
が必要となっている。
タにおいては、エミッタ取り出し電極層１１４下のデバ
イス動作領域１１８とコレクタ電極１０６とを電気的に
接続するために、不純物を高濃度に含む埋込み層１０２
が必要となっている。
【００１０】しかしながら、埋込み層１０２は、素子分
離用絶縁膜１０４の下方に形成されるようになってい
る。この場合、熱履歴による埋込み層１０２からのデバ
イス動作領域１１８への不純物の拡散を防ぐ必要があ
る。このため、従来は、埋込み層１０２とデバイス動作
領域１１８との間に、不純物の拡散による影響を無視で
きる程度の距離ａを設けていた。したがって、コレクタ
抵抗の低減には限界があった。
離用絶縁膜１０４の下方に形成されるようになってい
る。この場合、熱履歴による埋込み層１０２からのデバ
イス動作領域１１８への不純物の拡散を防ぐ必要があ
る。このため、従来は、埋込み層１０２とデバイス動作
領域１１８との間に、不純物の拡散による影響を無視で
きる程度の距離ａを設けていた。したがって、コレクタ
抵抗の低減には限界があった。
【００１１】すなわち、埋込み層１０２を有するバイポ
ーラ・トランジスタのコレクタ抵抗は、デバイス動作領
域１１８内の、コレクタ（半導体層１０３）−ベース・
エピ層１１１の接合面から埋込み層１０２までの抵抗ｒ
ａ、デバイス動作領域１１８の下からコレクタ電極１０
６の下までの埋込み層１０２の抵抗ｒｂ、および、埋込
み層１０２からコレクタ電極１０６までの抵抗ｒｃの総
和（ｒａ＋ｒｂ＋ｒｃ）となる。このため、デバイス動
作領域からコレクタ電極までの距離が大きくなるにした
がって、コレクタ抵抗は大きくなる。
ーラ・トランジスタのコレクタ抵抗は、デバイス動作領
域１１８内の、コレクタ（半導体層１０３）−ベース・
エピ層１１１の接合面から埋込み層１０２までの抵抗ｒ
ａ、デバイス動作領域１１８の下からコレクタ電極１０
６の下までの埋込み層１０２の抵抗ｒｂ、および、埋込
み層１０２からコレクタ電極１０６までの抵抗ｒｃの総
和（ｒａ＋ｒｂ＋ｒｃ）となる。このため、デバイス動
作領域からコレクタ電極までの距離が大きくなるにした
がって、コレクタ抵抗は大きくなる。
【００１２】また、バイポーラ・トランジスタとＣＭＯ
Ｓトランジスタとを混載するＢｉＣＭＯＳに適用しよう
とする場合には、バイポーラ・トランジスタを形成する
領域にのみ選択的に埋込み層を形成するプロセスが必要
になるため、製造工程が複雑化するという問題がある。
Ｓトランジスタとを混載するＢｉＣＭＯＳに適用しよう
とする場合には、バイポーラ・トランジスタを形成する
領域にのみ選択的に埋込み層を形成するプロセスが必要
になるため、製造工程が複雑化するという問題がある。
【００１３】さらに、ＳＯＩ（Silicon on Insulator）
基板を採用しようとする場合には、大幅なプロセスの変
更が必要となり、単結晶基板を用いる場合のプロセスを
そのまま転用できないため、開発コストの増加を招く結
果となる。
基板を採用しようとする場合には、大幅なプロセスの変
更が必要となり、単結晶基板を用いる場合のプロセスを
そのまま転用できないため、開発コストの増加を招く結
果となる。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、デバイス動作領域とコレクタ電極とを電気
的に接続するための埋込み層が必要なため、コレクタ抵
抗を低減できないなどの問題があった。
においては、デバイス動作領域とコレクタ電極とを電気
的に接続するための埋込み層が必要なため、コレクタ抵
抗を低減できないなどの問題があった。
【００１５】そこで、この発明は、バイポーラ・トラン
ジスタのデバイス動作領域とコレクタ電極との間を埋込
み層なしに接続でき、コレクタ抵抗を大幅に低減するこ
とが可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
ジスタのデバイス動作領域とコレクタ電極との間を埋込
み層なしに接続でき、コレクタ抵抗を大幅に低減するこ
とが可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
【００１６】また、この発明の目的は、バイポーラ・ト
ランジスタの製造工程を簡略化でき、ＢｉＣＭＯＳなど
に用いて好適な半導体装置およびその製造方法を提供す
ることにある。
ランジスタの製造工程を簡略化でき、ＢｉＣＭＯＳなど
に用いて好適な半導体装置およびその製造方法を提供す
ることにある。
【００１７】さらに、この発明の目的は、単結晶基板を
用いる場合のプロセスをそのまま転用でき、ＳＯＩ基板
を採用しようとする場合にも開発コストが増加するのを
抑えることが可能な半導体装置およびその製造方法を提
供することにある。
用いる場合のプロセスをそのまま転用でき、ＳＯＩ基板
を採用しようとする場合にも開発コストが増加するのを
抑えることが可能な半導体装置およびその製造方法を提
供することにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体層と、
この半導体層の表面部に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜と、この第一の埋め込み絶縁膜
によって分離された領域内に、前記第一の埋め込み絶縁
膜よりも浅い、第二の深さを有して設けられた第二の埋
め込み絶縁膜と、この第二の埋め込み絶縁膜の下部から
前記半導体層の表面部にかけて設けられた不純物層とか
ら構成されている。
めに、この発明の半導体装置にあっては、半導体層と、
この半導体層の表面部に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜と、この第一の埋め込み絶縁膜
によって分離された領域内に、前記第一の埋め込み絶縁
膜よりも浅い、第二の深さを有して設けられた第二の埋
め込み絶縁膜と、この第二の埋め込み絶縁膜の下部から
前記半導体層の表面部にかけて設けられた不純物層とか
ら構成されている。
【００１９】また、この発明の半導体装置にあっては、
半導体層と、この半導体層の表面部に、第一の深さを有
して設けられた第一の埋め込み絶縁膜と、この第一の埋
め込み絶縁膜によって分離された領域内に、前記第一の
埋め込み絶縁膜よりも浅い、第二の深さを有して設けら
れた第二の埋め込み絶縁膜と、この第二の埋め込み絶縁
膜の下部から前記半導体層の表面部にかけて設けられ
た、不純物層からなるコレクタ用導電層と、このコレク
タ用導電層に対応する、前記半導体層の表面上に設けら
れたコレクタ電極と、このコレクタ電極を除く、前記半
導体層の表面に設けられたベース層と、このベース層内
に選択的に設けられたエミッタ層と、このエミッタ層に
つながるエミッタ電極と、前記ベース層につながるベー
ス電極とから構成されている。
半導体層と、この半導体層の表面部に、第一の深さを有
して設けられた第一の埋め込み絶縁膜と、この第一の埋
め込み絶縁膜によって分離された領域内に、前記第一の
埋め込み絶縁膜よりも浅い、第二の深さを有して設けら
れた第二の埋め込み絶縁膜と、この第二の埋め込み絶縁
膜の下部から前記半導体層の表面部にかけて設けられ
た、不純物層からなるコレクタ用導電層と、このコレク
タ用導電層に対応する、前記半導体層の表面上に設けら
れたコレクタ電極と、このコレクタ電極を除く、前記半
導体層の表面に設けられたベース層と、このベース層内
に選択的に設けられたエミッタ層と、このエミッタ層に
つながるエミッタ電極と、前記ベース層につながるベー
ス電極とから構成されている。
【００２０】また、この発明の半導体装置の製造方法に
あっては、半導体層の表面部に、第一の深さを有する第
一のトレンチ、および、この第一のトレンチよりも浅
い、第二の深さを有する第二のトレンチを形成する工程
と、前記第二のトレンチの底部にのみ不純物を注入する
工程と、前記第一，第二のトレンチ内に絶縁膜を埋め込
む工程と、前記半導体層の表面部より不純物を注入する
工程と、前記半導体層の表面部に注入された不純物、お
よび、前記第二のトレンチの底部に注入された不純物を
拡散させて、前記第二のトレンチ内に埋め込まれた絶縁
膜の下部から前記半導体層の表面部にかけて不純物層を
形成する工程とからなっている。
あっては、半導体層の表面部に、第一の深さを有する第
一のトレンチ、および、この第一のトレンチよりも浅
い、第二の深さを有する第二のトレンチを形成する工程
と、前記第二のトレンチの底部にのみ不純物を注入する
工程と、前記第一，第二のトレンチ内に絶縁膜を埋め込
む工程と、前記半導体層の表面部より不純物を注入する
工程と、前記半導体層の表面部に注入された不純物、お
よび、前記第二のトレンチの底部に注入された不純物を
拡散させて、前記第二のトレンチ内に埋め込まれた絶縁
膜の下部から前記半導体層の表面部にかけて不純物層を
形成する工程とからなっている。
【００２１】さらに、この発明の半導体装置の製造方法
にあっては、半導体層の素子領域を覆うように第一の絶
縁膜を形成する工程と、前記第一の絶縁膜上に選択的に
第二の絶縁膜を形成し、エミッタ／ベース領域およびコ
レクタ領域を覆う工程と、前記第一，第二の絶縁膜をマ
スクに、前記半導体層の表面部に、第一の深さを有する
第一のトレンチを形成するとともに、前記第一の絶縁膜
をマスクに、前記半導体層の表面部に、前記第一のトレ
ンチよりも浅い、第二の深さを有する第二のトレンチを
形成する工程と、前記第二のトレンチの底部にのみ不純
物を注入する工程と、前記第一，第二のトレンチ内に第
三の絶縁膜を埋め込む工程と、前記半導体層の表面部よ
り不純物を注入し、この半導体層の表面部に注入された
不純物、および、前記第二のトレンチの底部に注入され
た不純物を拡散させて、前記第二のトレンチ内に埋め込
まれた絶縁膜の下部から前記コレクタ領域にかけて、コ
レクタ用導電層となる不純物層を形成する工程と、前記
エミッタ／ベース領域にベース層を形成する工程と、前
記ベース層につながるベース電極を形成する工程と、前
記ベース層の一部につながるエミッタ電極を形成する工
程と、前記エミッタ電極に対応する、前記ベース層内に
エミッタ層を形成する工程とからなっている。
にあっては、半導体層の素子領域を覆うように第一の絶
縁膜を形成する工程と、前記第一の絶縁膜上に選択的に
第二の絶縁膜を形成し、エミッタ／ベース領域およびコ
レクタ領域を覆う工程と、前記第一，第二の絶縁膜をマ
スクに、前記半導体層の表面部に、第一の深さを有する
第一のトレンチを形成するとともに、前記第一の絶縁膜
をマスクに、前記半導体層の表面部に、前記第一のトレ
ンチよりも浅い、第二の深さを有する第二のトレンチを
形成する工程と、前記第二のトレンチの底部にのみ不純
物を注入する工程と、前記第一，第二のトレンチ内に第
三の絶縁膜を埋め込む工程と、前記半導体層の表面部よ
り不純物を注入し、この半導体層の表面部に注入された
不純物、および、前記第二のトレンチの底部に注入され
た不純物を拡散させて、前記第二のトレンチ内に埋め込
まれた絶縁膜の下部から前記コレクタ領域にかけて、コ
レクタ用導電層となる不純物層を形成する工程と、前記
エミッタ／ベース領域にベース層を形成する工程と、前
記ベース層につながるベース電極を形成する工程と、前
記ベース層の一部につながるエミッタ電極を形成する工
程と、前記エミッタ電極に対応する、前記ベース層内に
エミッタ層を形成する工程とからなっている。
【００２２】この発明の半導体装置およびその製造方法
によれば、第一の埋め込み絶縁膜よりも浅い、第二の深
さを有して設けられた第二の埋め込み絶縁膜の、その下
部の半導体層を導電層として利用できるようにしてい
る。これにより、バイポーラ・トランジスタにおいて
は、デバイス動作領域からコレクタ電極までの距離を十
分に削減することが可能となるものである。
によれば、第一の埋め込み絶縁膜よりも浅い、第二の深
さを有して設けられた第二の埋め込み絶縁膜の、その下
部の半導体層を導電層として利用できるようにしてい
る。これにより、バイポーラ・トランジスタにおいて
は、デバイス動作領域からコレクタ電極までの距離を十
分に削減することが可能となるものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （実施の第一の形態）図１は、本発明の実施の第一の形
態にかかる、素子分離にＳＴＩ構造を採用する、バイポ
ーラ・トランジスタの概略構成を示すものである。
いて図面を参照して説明する。 （実施の第一の形態）図１は、本発明の実施の第一の形
態にかかる、素子分離にＳＴＩ構造を採用する、バイポ
ーラ・トランジスタの概略構成を示すものである。
【００２４】たとえば、ｎｐｎバイポーラ・トランジス
タは、単結晶構造を有するｎ型Ｓｉ基板（半導体層）１
１の表面部に、選択的に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜としてのＳＴＩ構造の素子分離
用絶縁膜１２と、この素子分離用絶縁膜１２よりも浅
い、第二の深さを有して設けられた第二の埋め込み絶縁
膜としてのＳＴＩ構造の素子分離用絶縁膜１３とが配設
されて、エミッタ／ベース領域およびコレクタ領域が形
成されている。
タは、単結晶構造を有するｎ型Ｓｉ基板（半導体層）１
１の表面部に、選択的に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜としてのＳＴＩ構造の素子分離
用絶縁膜１２と、この素子分離用絶縁膜１２よりも浅
い、第二の深さを有して設けられた第二の埋め込み絶縁
膜としてのＳＴＩ構造の素子分離用絶縁膜１３とが配設
されて、エミッタ／ベース領域およびコレクタ領域が形
成されている。
【００２５】コレクタ領域に対応する、上記Ｓｉ基板１
１の表面部から上記素子分離用絶縁膜１３の下部にかけ
ては、ｎ+ 型のコレクタ用導電層（不純物層）１４が形
成されている。
１の表面部から上記素子分離用絶縁膜１３の下部にかけ
ては、ｎ+ 型のコレクタ用導電層（不純物層）１４が形
成されている。
【００２６】また、コレクタ領域に対応する、上記Ｓｉ
基板１１上には、上記コレクタ用導電層１４に接するコ
レクタ電極１５、および、このコレクタ電極１５を覆う
ようにしてコレクタ取り出し電極層１６が設けられてい
る。
基板１１上には、上記コレクタ用導電層１４に接するコ
レクタ電極１５、および、このコレクタ電極１５を覆う
ようにしてコレクタ取り出し電極層１６が設けられてい
る。
【００２７】そして、このコレクタ取り出し電極層１６
上には、ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上
記コレクタ取り出し電極層１６につながるコレクタ用Ａ
ｌ配線１９が形成されている。
上には、ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上
記コレクタ取り出し電極層１６につながるコレクタ用Ａ
ｌ配線１９が形成されている。
【００２８】エミッタ／ベース領域に対応する、上記Ｓ
ｉ基板１１上には、ベース・エピ層２１が設けられてい
る。このベース・エピ層２１には、その表面部に、選択
的にエミッタ拡散層２２が設けられている。
ｉ基板１１上には、ベース・エピ層２１が設けられてい
る。このベース・エピ層２１には、その表面部に、選択
的にエミッタ拡散層２２が設けられている。
【００２９】そして、このエミッタ拡散層２２上には、
上記ＳｉＯ2 膜１７およびＳｉＯ2膜２３をそれぞれ貫
通して、上記エミッタ拡散層２２に接するエミッタ取り
出し電極層２４が設けられている。このエミッタ取り出
し電極層２４には、上記ＳｉＯ2 膜１８を貫通して、エ
ミッタ用Ａｌ配線２５が接続されている。
上記ＳｉＯ2 膜１７およびＳｉＯ2膜２３をそれぞれ貫
通して、上記エミッタ拡散層２２に接するエミッタ取り
出し電極層２４が設けられている。このエミッタ取り出
し電極層２４には、上記ＳｉＯ2 膜１８を貫通して、エ
ミッタ用Ａｌ配線２５が接続されている。
【００３０】また、上記ベース・エピ層２１の周囲に
は、上記エミッタ取り出し電極層２４との間に上記Ｓｉ
Ｏ2 膜２３を介して、ベース取り出し電極層２６が設け
られている。このベース取り出し電極層２６上には、上
記ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上記ベー
ス取り出し電極層２６につながるベース用Ａｌ配線２７
が形成されている。
は、上記エミッタ取り出し電極層２４との間に上記Ｓｉ
Ｏ2 膜２３を介して、ベース取り出し電極層２６が設け
られている。このベース取り出し電極層２６上には、上
記ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上記ベー
ス取り出し電極層２６につながるベース用Ａｌ配線２７
が形成されている。
【００３１】このような構成のバイポーラ・トランジス
タによれば、浅いトレンチとなる素子分離用絶縁膜１３
の下層のＳｉ基板１１を、コレクタ用導電層１４として
利用できるようになるため、デバイス動作領域からコレ
クタ電極までの距離を十分に削減することが可能とな
る。したがって、従来の埋込み層を用いる場合と比較し
て、コレクタ抵抗を大幅に低減できるようになるもので
ある。
タによれば、浅いトレンチとなる素子分離用絶縁膜１３
の下層のＳｉ基板１１を、コレクタ用導電層１４として
利用できるようになるため、デバイス動作領域からコレ
クタ電極までの距離を十分に削減することが可能とな
る。したがって、従来の埋込み層を用いる場合と比較し
て、コレクタ抵抗を大幅に低減できるようになるもので
ある。
【００３２】図２は、上記したバイポーラ・トランジス
の製造プロセスを概略的に示すものである。たとえば、
まず、ｎ型Ｓｉ基板１１上に１０ｎｍ厚程度のＳｉＮ膜
（第一の絶縁膜）３１を形成し、素子領域としての、ベ
ース／エミッタ領域３２、コレクタ領域３３、および、
導電層形成領域３４を、それぞれ覆う。ＳｉＮ膜３１と
しては、たとえば、ＲＩＥ（Reactive Ion Etching）に
よってトレンチ用の溝を形成する際に途中で完全に除去
され、かつ、除去された後には下地のＳｉ基板１１が除
去されるような膜厚で設けられる。
の製造プロセスを概略的に示すものである。たとえば、
まず、ｎ型Ｓｉ基板１１上に１０ｎｍ厚程度のＳｉＮ膜
（第一の絶縁膜）３１を形成し、素子領域としての、ベ
ース／エミッタ領域３２、コレクタ領域３３、および、
導電層形成領域３４を、それぞれ覆う。ＳｉＮ膜３１と
しては、たとえば、ＲＩＥ（Reactive Ion Etching）に
よってトレンチ用の溝を形成する際に途中で完全に除去
され、かつ、除去された後には下地のＳｉ基板１１が除
去されるような膜厚で設けられる。
【００３３】次に、上記ベース／エミッタ領域３２およ
び上記コレクタ領域３３にそれぞれ対応させて、トレン
チ用の溝を形成する際のマスク材となるＳｉＯ2 膜（第
二の絶縁膜）３５を、たとえば、５００ｎｍ程度の膜厚
で形成する（以上、同図（ａ）参照）。
び上記コレクタ領域３３にそれぞれ対応させて、トレン
チ用の溝を形成する際のマスク材となるＳｉＯ2 膜（第
二の絶縁膜）３５を、たとえば、５００ｎｍ程度の膜厚
で形成する（以上、同図（ａ）参照）。
【００３４】次いで、上記ＳｉＯ2 膜３５をマスクにＲ
ＩＥを行って、上記ＳｉＮ膜３１によって覆われていな
い領域には１．０μｍ程度の深いトレンチ用の溝３６
を、また、上記ＳｉＮ膜３１によって覆われてる領域
（導電層形成領域３４）には０．５μｍ程度の浅いトレ
ンチ用の溝３７を、それぞれ形成する（同図（ｂ）参
照）。
ＩＥを行って、上記ＳｉＮ膜３１によって覆われていな
い領域には１．０μｍ程度の深いトレンチ用の溝３６
を、また、上記ＳｉＮ膜３１によって覆われてる領域
（導電層形成領域３４）には０．５μｍ程度の浅いトレ
ンチ用の溝３７を、それぞれ形成する（同図（ｂ）参
照）。
【００３５】次いで、上記浅いトレンチ用の溝３７が形
成された、上記導電層形成領域３４を除く、他の領域を
レジスト膜３８によって覆い、上記浅いトレンチ用の溝
３７の底部に、上記コレクタ用導電層１４を形成するた
めの不純物（たとえば、Ａｓ）３９をイオン注入する
（同図（ｃ）参照）。
成された、上記導電層形成領域３４を除く、他の領域を
レジスト膜３８によって覆い、上記浅いトレンチ用の溝
３７の底部に、上記コレクタ用導電層１４を形成するた
めの不純物（たとえば、Ａｓ）３９をイオン注入する
（同図（ｃ）参照）。
【００３６】次いで、上記レジスト膜３８を除去した
後、たとえば、上記トレンチ用の各溝３６，３７内をそ
れぞれ埋め込むためのＳｉＯ2 膜（第三の絶縁膜）を
１．２μｍ程度の膜厚で全面に堆積させる。
後、たとえば、上記トレンチ用の各溝３６，３７内をそ
れぞれ埋め込むためのＳｉＯ2 膜（第三の絶縁膜）を
１．２μｍ程度の膜厚で全面に堆積させる。
【００３７】そして、そのＳｉＯ2 膜の上面を、上記Ｓ
ｉＯ2 膜３５または上記ＳｉＮ膜３１をストッパに、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法などによっ
て平坦化し、上記トレンチ用の各溝３６，３７内にのみ
完全に埋め込む。
ｉＯ2 膜３５または上記ＳｉＮ膜３１をストッパに、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法などによっ
て平坦化し、上記トレンチ用の各溝３６，３７内にのみ
完全に埋め込む。
【００３８】こうして、ＳＴＩ構造の深いトレンチとな
る上記素子分離用絶縁膜１２と、この素子分離用絶縁膜
１２よりも浅い、ＳＴＩ構造の浅いトレンチとなる上記
素子分離用絶縁膜１３とを形成する（同図（ｄ）参
照）。
る上記素子分離用絶縁膜１２と、この素子分離用絶縁膜
１２よりも浅い、ＳＴＩ構造の浅いトレンチとなる上記
素子分離用絶縁膜１３とを形成する（同図（ｄ）参
照）。
【００３９】この後、従来のプロセス、たとえば、二層
ポリ非自己整合型プロセスを適用することにより、上記
図１に示した構成のバイポーラ・トランジスタが得られ
る。すなわち、コレクタ領域３３を除く、他の領域をレ
ジスト膜（図示していない）によって覆った状態で、上
記コレクタ領域３３に対応する、上記Ｓｉ基板１１の表
面部に、上記コレクタ用導電層１４を形成するための不
純物（たとえば、Ａｓ）をイオン注入する。
ポリ非自己整合型プロセスを適用することにより、上記
図１に示した構成のバイポーラ・トランジスタが得られ
る。すなわち、コレクタ領域３３を除く、他の領域をレ
ジスト膜（図示していない）によって覆った状態で、上
記コレクタ領域３３に対応する、上記Ｓｉ基板１１の表
面部に、上記コレクタ用導電層１４を形成するための不
純物（たとえば、Ａｓ）をイオン注入する。
【００４０】次いで、全面に、たとえば、１００ｎｍ程
度の膜厚で結晶層をエピタキシャル成長させる。このと
き、Ｓｉ単結晶層（Ｓｉ基板１１）上にはＳｉの単結晶
層が、また、素子分離用絶縁膜１２，１３上にはＳｉの
多結晶層が、それぞれ成長する。そして、Ｓｉの単結晶
層のみを残すようにパターニングして、上記ベース・エ
ピ層２１および上記コレクタ電極１５を形成する。
度の膜厚で結晶層をエピタキシャル成長させる。このと
き、Ｓｉ単結晶層（Ｓｉ基板１１）上にはＳｉの単結晶
層が、また、素子分離用絶縁膜１２，１３上にはＳｉの
多結晶層が、それぞれ成長する。そして、Ｓｉの単結晶
層のみを残すようにパターニングして、上記ベース・エ
ピ層２１および上記コレクタ電極１５を形成する。
【００４１】次いで、少なくともベース／エミッタ領域
３２に対して、たとえば、１５０ｎｍ厚程度のＳｉＯ2
膜を形成した後、それをパターニングして、上記ベース
・エピ層２１の一部（少なくとも、上記エミッタ拡散層
２２の形成部および上記ベース取り出し電極層２６との
接続部）を露出させるように、上記ＳｉＯ2 膜２３を形
成する。
３２に対して、たとえば、１５０ｎｍ厚程度のＳｉＯ2
膜を形成した後、それをパターニングして、上記ベース
・エピ層２１の一部（少なくとも、上記エミッタ拡散層
２２の形成部および上記ベース取り出し電極層２６との
接続部）を露出させるように、上記ＳｉＯ2 膜２３を形
成する。
【００４２】次いで、全面に、たとえば、ポリシリコン
膜を形成した後、それをパターニングして、上記コレク
タ電極１５につながる上記コレクタ取り出し電極層１
６、および、上記ベース・エピ層２１につながる上記ベ
ース取り出し電極層２６を、それぞれ形成する。
膜を形成した後、それをパターニングして、上記コレク
タ電極１５につながる上記コレクタ取り出し電極層１
６、および、上記ベース・エピ層２１につながる上記ベ
ース取り出し電極層２６を、それぞれ形成する。
【００４３】次いで、全面に、たとえば、上記ＳｉＯ2
膜１７を２００ｎｍ程度の膜厚で形成した後、上記Ｓｉ
Ｏ2 膜２３より露出する、上記ベース・エピ層２１に達
するコンタクト孔を開孔する。
膜１７を２００ｎｍ程度の膜厚で形成した後、上記Ｓｉ
Ｏ2 膜２３より露出する、上記ベース・エピ層２１に達
するコンタクト孔を開孔する。
【００４４】次いで、全面に、たとえば、３００ｎｍ厚
程度のポリシリコン膜を形成して上記コンタクト孔内を
埋め込んだ後、それをパターニングして、上記エミッタ
取り出し電極層２４を形成する。
程度のポリシリコン膜を形成して上記コンタクト孔内を
埋め込んだ後、それをパターニングして、上記エミッタ
取り出し電極層２４を形成する。
【００４５】次いで、上記エミッタ取り出し電極層２４
に、たとえばＡｓをイオン注入し、それを１０００℃程
度の熱処理によって、上記エミッタ取り出し電極層２４
から上記ベース・エピ層２１内へ拡散させることによ
り、上記エミッタ拡散層２２を形成する。
に、たとえばＡｓをイオン注入し、それを１０００℃程
度の熱処理によって、上記エミッタ取り出し電極層２４
から上記ベース・エピ層２１内へ拡散させることによ
り、上記エミッタ拡散層２２を形成する。
【００４６】このとき、たとえば、上記熱処理によっ
て、上記浅いトレンチ用の溝３７の底部にイオン注入さ
れた不純物３９、および、上記コレクタ領域３３に対応
する、上記Ｓｉ基板１１の表面部にイオン注入された不
純物が拡散することで、上記コレクタ領域３３に対応す
る、上記Ｓｉ基板１１の表面部から上記素子分離用絶縁
膜１３の下部にかけて、上記ｎ+ 型のコレクタ用導電層
１４が形成される。
て、上記浅いトレンチ用の溝３７の底部にイオン注入さ
れた不純物３９、および、上記コレクタ領域３３に対応
する、上記Ｓｉ基板１１の表面部にイオン注入された不
純物が拡散することで、上記コレクタ領域３３に対応す
る、上記Ｓｉ基板１１の表面部から上記素子分離用絶縁
膜１３の下部にかけて、上記ｎ+ 型のコレクタ用導電層
１４が形成される。
【００４７】次いで、全面に、たとえば、５００ｎｍ厚
程度のＳｉＯ2 膜１８を形成して平坦化した後、上記コ
レクタ取り出し電極層１６に達するコンタクト孔、上記
エミッタ取り出し電極層２４に達するコンタクト孔、お
よび、上記ベース取り出し電極層２６に達するコンタク
ト孔を、それぞれ開孔する。
程度のＳｉＯ2 膜１８を形成して平坦化した後、上記コ
レクタ取り出し電極層１６に達するコンタクト孔、上記
エミッタ取り出し電極層２４に達するコンタクト孔、お
よび、上記ベース取り出し電極層２６に達するコンタク
ト孔を、それぞれ開孔する。
【００４８】その後、全面に、たとえば、Ａｌをスパッ
タリングした後、それをパターニングすることにより、
上記ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上記コ
レクタ取り出し電極層１６につながる上記コレクタ用Ａ
ｌ配線１９、上記ＳｉＯ2 膜１８を貫通して、上記エミ
ッタ取り出し電極層２４につながる上記エミッタ用Ａｌ
配線２５、および、上記ＳｉＯ2 膜１７，１８をそれぞ
れ貫通して、上記ベース取り出し電極層２６につながる
上記ベース用Ａｌ配線２７が形成される。
タリングした後、それをパターニングすることにより、
上記ＳｉＯ2 膜１７，１８をそれぞれ貫通して、上記コ
レクタ取り出し電極層１６につながる上記コレクタ用Ａ
ｌ配線１９、上記ＳｉＯ2 膜１８を貫通して、上記エミ
ッタ取り出し電極層２４につながる上記エミッタ用Ａｌ
配線２５、および、上記ＳｉＯ2 膜１７，１８をそれぞ
れ貫通して、上記ベース取り出し電極層２６につながる
上記ベース用Ａｌ配線２７が形成される。
【００４９】上記したように、素子分離用絶縁膜１２よ
りも浅い、素子分離用絶縁膜１３の、その下部のＳｉ基
板１１をコレクタ用導電層１４として利用できるように
している。
りも浅い、素子分離用絶縁膜１３の、その下部のＳｉ基
板１１をコレクタ用導電層１４として利用できるように
している。
【００５０】すなわち、深さの異なる二種類のトレンチ
を形成し、より浅いトレンチの下部に拡散により形成さ
れる高濃度な不純物層を、デバイス動作領域とコレクタ
電極とを電気的に接続するための導電層として利用する
ようにしている。これにより、バイポーラ・トランジス
タにおいては、デバイス動作領域からコレクタ電極まで
の距離を十分に削減することが可能となる。したがっ
て、バイポーラ・トランジスタのデバイス動作領域とコ
レクタ電極との間を埋込み層なしに接続でき、コレクタ
抵抗を大幅に低減することが可能となるものである。
を形成し、より浅いトレンチの下部に拡散により形成さ
れる高濃度な不純物層を、デバイス動作領域とコレクタ
電極とを電気的に接続するための導電層として利用する
ようにしている。これにより、バイポーラ・トランジス
タにおいては、デバイス動作領域からコレクタ電極まで
の距離を十分に削減することが可能となる。したがっ
て、バイポーラ・トランジスタのデバイス動作領域とコ
レクタ電極との間を埋込み層なしに接続でき、コレクタ
抵抗を大幅に低減することが可能となるものである。
【００５１】しかも、埋込み層を必要とないため、バイ
ポーラ・トランジスタの製造プロセスを簡略化できるよ
うになる。特に、バイポーラ・トランジスタとＣＭＯＳ
トランジスタとを同一基板上に混載するＢｉＣＭＯＳな
どにおいては、従来の、バイポーラ・トランジスタ領域
に選択的に埋込み層を形成するための工程が不要となる
分、両者のプロセスの融合が容易に可能となる。
ポーラ・トランジスタの製造プロセスを簡略化できるよ
うになる。特に、バイポーラ・トランジスタとＣＭＯＳ
トランジスタとを同一基板上に混載するＢｉＣＭＯＳな
どにおいては、従来の、バイポーラ・トランジスタ領域
に選択的に埋込み層を形成するための工程が不要となる
分、両者のプロセスの融合が容易に可能となる。
【００５２】たとえば、ＢｉＣＭＯＳの場合、バイポー
ラ・トランジスタ領域とＣＭＯＳトランジスタ領域との
間に、さらに深い素子分離用絶縁膜（ディープトレン
チ）を設けることで、容易に実現できる。
ラ・トランジスタ領域とＣＭＯＳトランジスタ領域との
間に、さらに深い素子分離用絶縁膜（ディープトレン
チ）を設けることで、容易に実現できる。
【００５３】なお、上記した実施の第一の形態において
は、単結晶基板を用いた場合を例に説明したが、これに
限らず、たとえばＳＯＩ基板を用いることも可能であ
る。図３は、本発明の実施の第二の形態にかかる、素子
分離にＳＴＩ構造を採用するバイポーラ・トランジスタ
として、ＳＯＩ基板を用いた場合の例を概略的に示すも
のである。
は、単結晶基板を用いた場合を例に説明したが、これに
限らず、たとえばＳＯＩ基板を用いることも可能であ
る。図３は、本発明の実施の第二の形態にかかる、素子
分離にＳＴＩ構造を採用するバイポーラ・トランジスタ
として、ＳＯＩ基板を用いた場合の例を概略的に示すも
のである。
【００５４】この場合、上記図１に示した構成のバイポ
ーラ・トランジスタにおいて、Ｓｉ基板１１がＳＯＩ基
板１１´に代わっただけで、それ以外の構成は基本的に
は同一であるため、ここでの詳細な説明は割愛する。
ーラ・トランジスタにおいて、Ｓｉ基板１１がＳＯＩ基
板１１´に代わっただけで、それ以外の構成は基本的に
は同一であるため、ここでの詳細な説明は割愛する。
【００５５】すなわち、ＳＯＩ基板１１´として、たと
えば、Ｓｉ層１１ａ上にＳｉＯ2 膜１１ｂを介してｎ型
の半導体層１１ｃが設けられてなる構造の基板を用いる
場合においても、バイポーラ・トランジスタを、上記し
た実施の第一の形態に示したバイポーラ・トランジスタ
の製造プロセスとほぼ同様の方法により製造できる。
えば、Ｓｉ層１１ａ上にＳｉＯ2 膜１１ｂを介してｎ型
の半導体層１１ｃが設けられてなる構造の基板を用いる
場合においても、バイポーラ・トランジスタを、上記し
た実施の第一の形態に示したバイポーラ・トランジスタ
の製造プロセスとほぼ同様の方法により製造できる。
【００５６】このように、ＳＯＩ基板１１´上にバイポ
ーラ・トランジスタを形成する場合には、単結晶基板を
用いる場合のプロセスをそのまま転用でき、開発コスト
が増加するのを抑えることが可能である。
ーラ・トランジスタを形成する場合には、単結晶基板を
用いる場合のプロセスをそのまま転用でき、開発コスト
が増加するのを抑えることが可能である。
【００５７】また、バイポーラ・トランジスタのみから
なる単一素子やＢｉＣＭＯＳに限らず、たとえば、バイ
ポーラＩＣなどにも適用可能である。その他、この発明
の要旨を変えない範囲において、種々変形実施可能なこ
とは勿論である。
なる単一素子やＢｉＣＭＯＳに限らず、たとえば、バイ
ポーラＩＣなどにも適用可能である。その他、この発明
の要旨を変えない範囲において、種々変形実施可能なこ
とは勿論である。
【００５８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、バイポーラ・トランジスタのデバイス動作領域とコ
レクタ電極との間を埋込み層なしに接続でき、コレクタ
抵抗を大幅に低減することが可能な半導体装置およびそ
の製造方法を提供できる。
ば、バイポーラ・トランジスタのデバイス動作領域とコ
レクタ電極との間を埋込み層なしに接続でき、コレクタ
抵抗を大幅に低減することが可能な半導体装置およびそ
の製造方法を提供できる。
【００５９】また、この発明によれば、バイポーラ・ト
ランジスタの製造工程を簡略化でき、ＢｉＣＭＯＳなど
に用いて好適な半導体装置およびその製造方法を提供で
きる。
ランジスタの製造工程を簡略化でき、ＢｉＣＭＯＳなど
に用いて好適な半導体装置およびその製造方法を提供で
きる。
【００６０】さらに、この発明によれば、単結晶基板を
用いる場合のプロセスをそのまま転用でき、ＳＯＩ基板
を採用しようとする場合にも開発コストが増加するのを
抑えることが可能な半導体装置およびその製造方法を提
供できる。
用いる場合のプロセスをそのまま転用でき、ＳＯＩ基板
を採用しようとする場合にも開発コストが増加するのを
抑えることが可能な半導体装置およびその製造方法を提
供できる。
【図１】この発明の実施の第一の形態にかかる、バイポ
ーラ・トランジスタの構成を概略的に示す断面図。
ーラ・トランジスタの構成を概略的に示す断面図。
【図２】同じく、かかるバイポーラ・トランジスの製造
プロセスを説明するために示す概略断面図。
プロセスを説明するために示す概略断面図。
【図３】この発明の実施の第二の形態にかかる、バイポ
ーラ・トランジスタの概略構成を示す断面図。
ーラ・トランジスタの概略構成を示す断面図。
【図４】従来技術とその問題点を説明するために示す、
バイポーラ・トランジスタの概略断面図。
バイポーラ・トランジスタの概略断面図。
１１…ｎ型Ｓｉ基板 １１´…ＳＯＩ基板 １１ａ…Ｓｉ層 １１ｂ…ＳｉＯ2 膜 １１ｃ…ｎ型の半導体層 １２…素子分離用絶縁膜（深いトレンチ） １３…素子分離用絶縁膜（浅いトレンチ） １４…ｎ+ 型コレクタ用導電層 １５…コレクタ電極 １６…コレクタ取り出し電極層 １７，１８…ＳｉＯ2 膜 １９…コレクタ用Ａｌ配線 ２１…ベース・エピ層 ２２…エミッタ拡散層 ２３…ＳｉＯ2 膜 ２４…エミッタ取り出し電極層 ２５…エミッタ用Ａｌ配線 ２６…ベース取り出し電極層 ２７…ベース用Ａｌ配線 ３１…ＳｉＮ膜 ３２…ベース／エミッタ領域 ３３…コレクタ領域 ３４…導電層形成領域 ３５…ＳｉＯ2 膜 ３６…深いトレンチ用の溝 ３７…浅いトレンチ用の溝 ３８…レジスト膜 ３９…不純物
Claims (12)
- 【請求項１】 半導体層と、 この半導体層の表面部に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜と、 この第一の埋め込み絶縁膜によって分離された領域内
に、前記第一の埋め込み絶縁膜よりも浅い、第二の深さ
を有して設けられた第二の埋め込み絶縁膜と、 この第二の埋め込み絶縁膜の下部から前記半導体層の表
面部にかけて設けられた不純物層とを具備したことを特
徴とする半導体装置。 - 【請求項２】 半導体層と、 この半導体層の表面部に、第一の深さを有して設けられ
た第一の埋め込み絶縁膜と、 この第一の埋め込み絶縁膜によって分離された領域内
に、前記第一の埋め込み絶縁膜よりも浅い、第二の深さ
を有して設けられた第二の埋め込み絶縁膜と、 この第二の埋め込み絶縁膜の下部から前記半導体層の表
面部にかけて設けられた、不純物層からなるコレクタ用
導電層と、 このコレクタ用導電層に対応する、前記半導体層の表面
上に設けられたコレクタ電極と、 このコレクタ電極を除く、前記半導体層の表面に設けら
れたベース層と、 このベース層内に選択的に設けられたエミッタ層と、 このエミッタ層につながるエミッタ電極と、 前記ベース層につながるベース電極とを具備したことを
特徴とする半導体装置。 - 【請求項３】 前記半導体層は、単結晶構造を有してな
ることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記半導体層は、ＳＯＩ（Silicon on I
nsulator）構造を有してなることを特徴とする請求項２
に記載の半導体装置。 - 【請求項５】 前記ベース層は、前記半導体層の表面上
に設けられた単結晶層により形成されることを特徴とす
る請求項２に記載の半導体装置。 - 【請求項６】 前記エミッタ層は、前記エミッタ電極か
らの不純物の拡散により形成されることを特徴とする請
求項２に記載の半導体装置。 - 【請求項７】 半導体層の表面部に、第一の深さを有す
る第一のトレンチ、および、この第一のトレンチよりも
浅い、第二の深さを有する第二のトレンチを形成する工
程と、 前記第二のトレンチの底部にのみ不純物を注入する工程
と、 前記第一，第二のトレンチ内に絶縁膜を埋め込む工程
と、 前記半導体層の表面部より不純物を注入する工程と、 前記半導体層の表面部に注入された不純物、および、前
記第二のトレンチの底部に注入された不純物を拡散させ
て、前記第二のトレンチ内に埋め込まれた絶縁膜の下部
から前記半導体層の表面部にかけて不純物層を形成する
工程とからなることを特徴とする半導体装置の製造方
法。 - 【請求項８】 半導体層の素子領域を覆うように第一の
絶縁膜を形成する工程と、 前記第一の絶縁膜上に選択的に第二の絶縁膜を形成し、
エミッタ／ベース領域およびコレクタ領域を覆う工程
と、 前記第一，第二の絶縁膜をマスクに、前記半導体層の表
面部に、第一の深さを有する第一のトレンチを形成する
とともに、前記第一の絶縁膜をマスクに、前記半導体層
の表面部に、前記第一のトレンチよりも浅い、第二の深
さを有する第二のトレンチを形成する工程と、 前記第二のトレンチの底部にのみ不純物を注入する工程
と、 前記第一，第二のトレンチ内に第三の絶縁膜を埋め込む
工程と、 前記半導体層の表面部より不純物を注入し、この半導体
層の表面部に注入された不純物、および、前記第二のト
レンチの底部に注入された不純物を拡散させて、前記第
二のトレンチ内に埋め込まれた絶縁膜の下部から前記コ
レクタ領域にかけて、コレクタ用導電層となる不純物層
を形成する工程と、 前記エミッタ／ベース領域にベース層を形成する工程
と、 前記ベース層につながるベース電極を形成する工程と、 前記ベース層の一部につながるエミッタ電極を形成する
工程と、 前記エミッタ電極に対応する、前記ベース層内にエミッ
タ層を形成する工程とからなることを特徴とする半導体
装置の製造方法。 - 【請求項９】 前記半導体層は、単結晶構造を有してな
ることを特徴とする請求項８に記載の半導体装置の製造
方法。 - 【請求項１０】 前記半導体層は、ＳＯＩ（Silicon on
Insulator）構造を有してなることを特徴とする請求項
８に記載の半導体装置の製造方法。 - 【請求項１１】 前記ベース層は、前記半導体層の表面
上に設けられた単結晶層により形成されることを特徴と
する請求項８に記載の半導体装置の製造方法。 - 【請求項１２】 前記エミッタ層は、前記エミッタ電極
からの不純物の拡散により形成されることを特徴とする
請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120733A JPH11312687A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120733A JPH11312687A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312687A true JPH11312687A (ja) | 1999-11-09 |
Family
ID=14793651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120733A Pending JPH11312687A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312687A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900105B2 (en) | 2000-03-01 | 2005-05-31 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| JP2007525831A (ja) * | 2003-12-31 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品の製造方法及びその方法により製造される半導体部品 |
| JP2008514018A (ja) * | 2004-09-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヘテロバイポーラ・トランジスタ（ＨＢＴ）およびその製作方法（ＢｉＣＭＯＳ技術におけるコレクタ形成方法） |
-
1998
- 1998-04-30 JP JP10120733A patent/JPH11312687A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900105B2 (en) | 2000-03-01 | 2005-05-31 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| JP2007525831A (ja) * | 2003-12-31 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品の製造方法及びその方法により製造される半導体部品 |
| JP2008514018A (ja) * | 2004-09-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヘテロバイポーラ・トランジスタ（ＨＢＴ）およびその製作方法（ＢｉＣＭＯＳ技術におけるコレクタ形成方法） |
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