JPH02265092A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPH02265092A JPH02265092A JP1086003A JP8600389A JPH02265092A JP H02265092 A JPH02265092 A JP H02265092A JP 1086003 A JP1086003 A JP 1086003A JP 8600389 A JP8600389 A JP 8600389A JP H02265092 A JPH02265092 A JP H02265092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、半導体記憶装置の出力バッファ回路に係り
、特にデータ出力時に発生するノイズを低減できるよう
にし−かつ高速動作できるようにした出力バッファ回路
に関するものである。、〔従来の技術〕 第５図は従来の半導体記憶装置の出力バッファ回路の構
成を示すブロック図である。図において、（１０）はセ
ンスアンプ（１）からの信号ａと出力制御回路（２）か
らの信号すとを入力とするプリ出力バッファ回路であり
、ＮＯＲ回路（Ｉｌｌ、ＮＡＮＤ回路（１３）と２個の
ＮＯＴ回路（１渇、（１４）から構成されている。（２
０）はプリ出力バッファ回路（１０）からの信号ｃ−ｄ
を入力とする出力バッファ回路であり、ＰチャネルＭＯ
Ｓトランジスタ（２１）とＮチャネルＭＯＳトランジス
タ（２４）から構成されている。（３）はデータ出力端
子であり、出力バッファ回路（２０）からの信号ｅを出
力する１、ＮチャネルＭＯＳトランジスタ（２４）には
電流ｉが流れる。
、特にデータ出力時に発生するノイズを低減できるよう
にし−かつ高速動作できるようにした出力バッファ回路
に関するものである。、〔従来の技術〕 第５図は従来の半導体記憶装置の出力バッファ回路の構
成を示すブロック図である。図において、（１０）はセ
ンスアンプ（１）からの信号ａと出力制御回路（２）か
らの信号すとを入力とするプリ出力バッファ回路であり
、ＮＯＲ回路（Ｉｌｌ、ＮＡＮＤ回路（１３）と２個の
ＮＯＴ回路（１渇、（１４）から構成されている。（２
０）はプリ出力バッファ回路（１０）からの信号ｃ−ｄ
を入力とする出力バッファ回路であり、ＰチャネルＭＯ
Ｓトランジスタ（２１）とＮチャネルＭＯＳトランジス
タ（２４）から構成されている。（３）はデータ出力端
子であり、出力バッファ回路（２０）からの信号ｅを出
力する１、ＮチャネルＭＯＳトランジスタ（２４）には
電流ｉが流れる。
第７図は従来の出力バッファ回路の他の構成を示すブロ
ック図である。第７図において、（１）〜（３）−（１
（１１〜（１４１−ｔ２０）、（２４）は第５図に示し
たものと同等であるので説明を省略する。第５図と異な
っている所は、出力バッファ回路（２０）において−信
号Ｃを入力する回路がＮＯＴ回路（２２）とＮチャネル
ＭＯＳトランジスタ（２３）で構成されていることだけ
である。
ック図である。第７図において、（１）〜（３）−（１
（１１〜（１４１−ｔ２０）、（２４）は第５図に示し
たものと同等であるので説明を省略する。第５図と異な
っている所は、出力バッファ回路（２０）において−信
号Ｃを入力する回路がＮＯＴ回路（２２）とＮチャネル
ＭＯＳトランジスタ（２３）で構成されていることだけ
である。
次に動作について説明する。
第５図の出力バッファ回路（２０）において信号すがゝ
Ｈ“レベルの状態では、ＮＯＲ回路１１１）の出力が”
Ｌ“レベルになり、次段のＮＯＴ回路（１２）の出力Ｃ
がＨレレベルになる。信号ＣがＭ“レベルの場合、Ｐチ
ャネルＭＯ８）ランジスタ（２＋）はＯＦＦする。また
信号ｄがＬ“レベルの場合、ＮチャネルＭＯＳトランジ
スタ（２４）はＯＦＦする。したがって、信号すがＨレ
ベルのときには、信号ｅは出力されない。次に−は、信
号ＣはＨレベル、信号ｄもＦ（レベルとなり−Ｎチャネ
ルＭＯＳトランジスタｔ２４）たけがＯＮＬ、ルＭＯＳ
トランジスタ（２１）だけがＯＮＬ、Ｈレベルの信号ｅ
を出力する。
Ｈ“レベルの状態では、ＮＯＲ回路１１１）の出力が”
Ｌ“レベルになり、次段のＮＯＴ回路（１２）の出力Ｃ
がＨレレベルになる。信号ＣがＭ“レベルの場合、Ｐチ
ャネルＭＯ８）ランジスタ（２＋）はＯＦＦする。また
信号ｄがＬ“レベルの場合、ＮチャネルＭＯＳトランジ
スタ（２４）はＯＦＦする。したがって、信号すがＨレ
ベルのときには、信号ｅは出力されない。次に−は、信
号ＣはＨレベル、信号ｄもＦ（レベルとなり−Ｎチャネ
ルＭＯＳトランジスタｔ２４）たけがＯＮＬ、ルＭＯＳ
トランジスタ（２１）だけがＯＮＬ、Ｈレベルの信号ｅ
を出力する。
データ出力端子（３）からグランドへ向う電流ｉがＮチ
ャネルＭＯＳトランジスタ（２４Ｊに流れる。ｆ＄６図
は第５図の回路の各信号を示すタイミングチャートであ
る。電流ｉは信号ｅが変化した瞬間に最大となり−その
後除徐に減少して行く。電流１が瞬間的に増加すること
によリーグランドレベルが変動し−ノイズが発生する。
ャネルＭＯＳトランジスタ（２４Ｊに流れる。ｆ＄６図
は第５図の回路の各信号を示すタイミングチャートであ
る。電流ｉは信号ｅが変化した瞬間に最大となり−その
後除徐に減少して行く。電流１が瞬間的に増加すること
によリーグランドレベルが変動し−ノイズが発生する。
出力バッファ回路（２０）では、負荷トランジスタにＰ
チャネルＭＯＳトラノイズが大きくなる。また、第７図
の回路における動作は第５図の回路における動作と同じ
である。
チャネルＭＯＳトラノイズが大きくなる。また、第７図
の回路における動作は第５図の回路における動作と同じ
である。
第７図における出力バッファ回路（２０）では、負荷ト
ランジスタにＮチャネルＭＯＳトランジスタ１２３）を
使用しているため−ＨレベルがＶｃｃ−Ｖｔｈとなり−
Ｈレベルに変化したときに発生するノイズはレベルが十
分でなくなるという問題と、信号ｅがＬ“し”ベルから
Ｈ”レベルに変化するときの動作が遅くなるという問題
がある。
ランジスタにＮチャネルＭＯＳトランジスタ１２３）を
使用しているため−ＨレベルがＶｃｃ−Ｖｔｈとなり−
Ｈレベルに変化したときに発生するノイズはレベルが十
分でなくなるという問題と、信号ｅがＬ“し”ベルから
Ｈ”レベルに変化するときの動作が遅くなるという問題
がある。
第８図は第７図の回路における各信号を示すタイミング
チャートで、」１記の状況を示す。
チャートで、」１記の状況を示す。
従来の出力バッファ回路は以上のように構成されている
ので負荷トランジスタにＰチャネルＭＯＳトランジスタ
を用いると高速動作はするが出力ノイズが大きくなると
いう問題と一負荷トランジスタにＮチャネルＭＯＳトラ
ンジスタを用し）ると出力ノイズは緩和されるが高速に
動作することができないという問題とがあった。
ので負荷トランジスタにＰチャネルＭＯＳトランジスタ
を用いると高速動作はするが出力ノイズが大きくなると
いう問題と一負荷トランジスタにＮチャネルＭＯＳトラ
ンジスタを用し）ると出力ノイズは緩和されるが高速に
動作することができないという問題とがあった。
この発明は、上記のような問題を解消するためになされ
たもので一出力ノイズが少なく、かつ高速動作が可能な
出力バッファ回路を得ることを目的とする。
たもので一出力ノイズが少なく、かつ高速動作が可能な
出力バッファ回路を得ることを目的とする。
［課題を解決するための手段］
この発明に係る出力バッファ回路は、負荷トランジスタ
部分を、第一のＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとの並列回路と、第二のＰチャ
ネルＭＯＳトランジスタとを直列接続した回路にすると
共に、出力レベル判定回路を設は一上記判定回路から出
力される信号により第１のＰチャネルＭＯＳトランジス
タをＯＪ ＯＦＦするようにした回路を設けたものであ
る。
部分を、第一のＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとの並列回路と、第二のＰチャ
ネルＭＯＳトランジスタとを直列接続した回路にすると
共に、出力レベル判定回路を設は一上記判定回路から出
力される信号により第１のＰチャネルＭＯＳトランジス
タをＯＪ ＯＦＦするようにした回路を設けたものであ
る。
この発明における、出力レベル判定回路の出力によりＯ
Ｎ、ＯＦＦする第一のＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとの並列回路と、第二の
ＰチャネルＭＯ３）ラングれる１櫂流をイ代減し、かつ
Ｌレベルからｈレベルに高速に変化させる。
Ｎ、ＯＦＦする第一のＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとの並列回路と、第二の
ＰチャネルＭＯ３）ラングれる１櫂流をイ代減し、かつ
Ｌレベルからｈレベルに高速に変化させる。
以下、この発明の一実施例を図について説明する。第１
図は、半導体記憶装置の出力バッファ回路を示すブロッ
ク図である。図において、（１）〜（３）−（１０〜（
１４）、（２０）、（２１）、（２優は第５図の従来例
に示したものと同等であるので説明を省略する。第５図
の回路と異なる点を下記に示す。（３０）は出力バツフ
ァ回はＰチャネルＭＯ８）ランジスタ、（４３）〜（４
５）はＮチャネルＭＯＳトランジスタである。第３図は
第１図の回路における各信号を示すタイミングチャート
である。
図は、半導体記憶装置の出力バッファ回路を示すブロッ
ク図である。図において、（１）〜（３）−（１０〜（
１４）、（２０）、（２１）、（２優は第５図の従来例
に示したものと同等であるので説明を省略する。第５図
の回路と異なる点を下記に示す。（３０）は出力バツフ
ァ回はＰチャネルＭＯ８）ランジスタ、（４３）〜（４
５）はＮチャネルＭＯＳトランジスタである。第３図は
第１図の回路における各信号を示すタイミングチャート
である。
次に動作について説明する。プリ出力８７７７回路（１
０）と出力バッファ回路（２０）の基本動作は、それぞ
れ第５図の従来例に示すプリ出力バッファ回路（１，０
１、出力バッファ回路（２０）と同じである。第３図に
電圧設定回路であり、次のように構成されている。
０）と出力バッファ回路（２０）の基本動作は、それぞ
れ第５図の従来例に示すプリ出力バッファ回路（１，０
１、出力バッファ回路（２０）と同じである。第３図に
電圧設定回路であり、次のように構成されている。
抵抗ｆ３１）と２個のＮチャネルＭＯＳトランジスタル
、（３３１は出力レベルを判定するための基準電圧 を
設定する回路である。１３４）は出力レベルの信号ｌと
基準電圧の信号ｍとを入力とする出力レベル判定回路で
あり、例えば第２図の回路図に示すようにカレントミラ
ーで構成されている。（３５）は出力レベル判定回路（
圓からの信号ｎをゲートに入力するＰチャネルＭＯＳト
ランジスタである。（列は出力バッファ回路（２０）に
電圧を供給するためのＮチャネルＭＯＳトランジスタで
ある。第２図において（４１）、（４２化する場合、出
力信号ｅのレベルがＶＲに達するまベルとなるため−Ｐ
チャネルＭＯ８）ランジスタルとなる。出力信号ｅのレ
ベルがＶＲに達したとき−ＰチャネルＭＯＳトランジス
タＣ（５）がＯＦＦした後、ＮチャネルＭＯＳトランジ
スタ（３０のみがＯＮＬ、ているので−信号ｅはＶｃｃ
−Ｖｔｈのレベルまでゆつ場合（従来）に比べて緩和
されている。
、（３３１は出力レベルを判定するための基準電圧 を
設定する回路である。１３４）は出力レベルの信号ｌと
基準電圧の信号ｍとを入力とする出力レベル判定回路で
あり、例えば第２図の回路図に示すようにカレントミラ
ーで構成されている。（３５）は出力レベル判定回路（
圓からの信号ｎをゲートに入力するＰチャネルＭＯＳト
ランジスタである。（列は出力バッファ回路（２０）に
電圧を供給するためのＮチャネルＭＯＳトランジスタで
ある。第２図において（４１）、（４２化する場合、出
力信号ｅのレベルがＶＲに達するまベルとなるため−Ｐ
チャネルＭＯ８）ランジスタルとなる。出力信号ｅのレ
ベルがＶＲに達したとき−ＰチャネルＭＯＳトランジス
タＣ（５）がＯＦＦした後、ＮチャネルＭＯＳトランジ
スタ（３０のみがＯＮＬ、ているので−信号ｅはＶｃｃ
−Ｖｔｈのレベルまでゆつ場合（従来）に比べて緩和
されている。
出力レベル判定回路（３４）に第２図のカレントミラー
を用いた場合、Ｖｃｃが低くなると動作しなくなる。こ
のときの信号ｎのレベルは、カレントミラーのＰ／Ｎ比
で決まる。通常Ｐ／Ｎ比は工又はそれ以下に設定されて
いるので、信号ｎは１／２ＶＣＣ以下のＬレベルとなり
ＰチャネルＭＯ５）ランジスタ（鵬はＯＮする。すなわ
ち、Ｖｃｃがある程度低くなると、出力はＶｃｃまで出
るようになるが、Ｖｃｃが高い場合、出力はＶｃｃ −
Ｖｔｈまでとなる。Ｖｃｃ変化するときはＶＲのレベル
まで高速に変化する。
を用いた場合、Ｖｃｃが低くなると動作しなくなる。こ
のときの信号ｎのレベルは、カレントミラーのＰ／Ｎ比
で決まる。通常Ｐ／Ｎ比は工又はそれ以下に設定されて
いるので、信号ｎは１／２ＶＣＣ以下のＬレベルとなり
ＰチャネルＭＯ５）ランジスタ（鵬はＯＮする。すなわ
ち、Ｖｃｃがある程度低くなると、出力はＶｃｃまで出
るようになるが、Ｖｃｃが高い場合、出力はＶｃｃ −
Ｖｔｈまでとなる。Ｖｃｃ変化するときはＶＲのレベル
まで高速に変化する。
なお、上記実施例では、信号ｌを信号ｆから供給する場
合について説明したが、信号ｅから供給しても良い。
合について説明したが、信号ｅから供給しても良い。
第４図はこの発明の他の実施例による出力／−、ａツフ
ァ回路を示す回路図である。図において（１）〜（３）
−（１０）〜（１４）、Ｃ２ω、＋２１＋−０４１−！
３０）〜（殖は第１図に示したものと同等であるので説
明を省略する。信号１は信号ｅから供給され、上記実施
例と同様の効果を奏する。
ァ回路を示す回路図である。図において（１）〜（３）
−（１０）〜（１４）、Ｃ２ω、＋２１＋−０４１−！
３０）〜（殖は第１図に示したものと同等であるので説
明を省略する。信号１は信号ｅから供給され、上記実施
例と同様の効果を奏する。
また、上記実施例では、ＶＲを設定する回路においてＮ
チャネルＭＯＳトランジスタ（３２）、Ｃ３３）を２段
構成にしているが、１段あるいは３段以上にしても良く
、上記実施例と同様の効果を奏する。
チャネルＭＯＳトランジスタ（３２）、Ｃ３３）を２段
構成にしているが、１段あるいは３段以上にしても良く
、上記実施例と同様の効果を奏する。
以上のように、この発明に係る出力バッファ回路によれ
ば一従来の出力バッファ回路の負荷トランジスタ部分を
一第一のＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとの並列回路と第二のＰチャネルＭＯ
Ｓトランジスタとを直列接続した回路にすると共に一第
一のＰチャネルＭＯＳトランジスタの０Ｎ−ＯＦＦを制
御する出力レベル判定回路を付加したので−Ｖｃｃが高
い場合には出力レベルはＶｃｃ −Ｖｔｈとなり、出力
ノイズが小さくなるという効果−Ｖｃｃが低い場合には
出力レベルはＶｃｃまで出るので誤動作すること速に行
われるという効果がある。
ば一従来の出力バッファ回路の負荷トランジスタ部分を
一第一のＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとの並列回路と第二のＰチャネルＭＯ
Ｓトランジスタとを直列接続した回路にすると共に一第
一のＰチャネルＭＯＳトランジスタの０Ｎ−ＯＦＦを制
御する出力レベル判定回路を付加したので−Ｖｃｃが高
い場合には出力レベルはＶｃｃ −Ｖｔｈとなり、出力
ノイズが小さくなるという効果−Ｖｃｃが低い場合には
出力レベルはＶｃｃまで出るので誤動作すること速に行
われるという効果がある。
第１図はこの発明の一実施例による半導体記憶装置の出
カバソファ回路を示すブロック図−第２図は第１図の回
路の出力レベル判定回路の一実施例を示す回路図、第３
図は第１図の回路の各信号を示すタイミングチャート−
第４図はこの発明の他の実施例による半導体記憶装置の
出力バッファ回路を示す回路図−第５図は従来の半導体
記憶装置の出力バッファ回路の一例を示すブロック図−
第６図は第５図の回路の各信号を示すタイミングチャー
ト−第７図は従来の半導体記憶装置の出力バッファ回路
の他の例を示すブロック図、第８図は第７図の各信号を
示すタイミングチャートである。 図において、（１）はセンスアンプ、（２）は出力制御
回路、（３）はデータ出力端子、ｌ＋０＋はプリ出力バ
ツファ回路−（１１）はＮＯＲ回路−（１の、（１滲は
ＮＯＴ回路、（１３）はＮＡＮＤ回路、（２０）は出力
バツファ回路−（２１） −（３５）−ｆ４１）、（４
渇はＰチャネルＭＯ５）ランシスター＋２４） −（３
つ、（３３）、（３６）、（４３）、ｆ４４） ＋ （
４５）はＮチャネルＭＯＳトランジスタ、（３０）は′
Ｈ“レベル電圧設定回路−（３１）は抵抗−（３４）は
出力レベル判定回路である。またｉはＮチャネルＭＯＳ
トランジスタ（２４）に流れる電流である。 なお、図中、同一符号は同一または相当部分を示す。
カバソファ回路を示すブロック図−第２図は第１図の回
路の出力レベル判定回路の一実施例を示す回路図、第３
図は第１図の回路の各信号を示すタイミングチャート−
第４図はこの発明の他の実施例による半導体記憶装置の
出力バッファ回路を示す回路図−第５図は従来の半導体
記憶装置の出力バッファ回路の一例を示すブロック図−
第６図は第５図の回路の各信号を示すタイミングチャー
ト−第７図は従来の半導体記憶装置の出力バッファ回路
の他の例を示すブロック図、第８図は第７図の各信号を
示すタイミングチャートである。 図において、（１）はセンスアンプ、（２）は出力制御
回路、（３）はデータ出力端子、ｌ＋０＋はプリ出力バ
ツファ回路−（１１）はＮＯＲ回路−（１の、（１滲は
ＮＯＴ回路、（１３）はＮＡＮＤ回路、（２０）は出力
バツファ回路−（２１） −（３５）−ｆ４１）、（４
渇はＰチャネルＭＯ５）ランシスター＋２４） −（３
つ、（３３）、（３６）、（４３）、ｆ４４） ＋ （
４５）はＮチャネルＭＯＳトランジスタ、（３０）は′
Ｈ“レベル電圧設定回路−（３１）は抵抗−（３４）は
出力レベル判定回路である。またｉはＮチャネルＭＯＳ
トランジスタ（２４）に流れる電流である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 半導体記憶装置の出力端子と第一の電源配線との間に第
一のＰチャネルＭＯＳトランジスタと第一のＮチャネル
ＭＯＳトランジスタとを並列接続した回路に、第二のＰ
チャネルＭＯＳトランジスタを直列接続した回路を備え
、かつ上記出力端子と第二の電源配線との間に第二のＮ
チャネルＭＯＳトランジスタを備え、更にある一定の基
準電圧を発生する回路と上記出力端子の電圧と上記基準
電圧とを比較する出力レベル判定回路とを備えた出力バ
ッファ回路において、上記出力端子の電圧は上記第二の
ＰチャネルＭＯＳトランジスタと上記第二のＮチャネル
ＭＯＳトランジスタのＯＮ・ＯＦＦにより制御され、か
つ上記出力レベル判定回路から出力される信号を上記第
一のＰチャネルＭＯＳトランジスタのゲートに入力し上
記第一のＰチャネルＭＯＳトランジスタのＯＮ・ＯＦＦ
を制御することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086003A JP2626915B2 (ja) | 1989-04-04 | 1989-04-04 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086003A JP2626915B2 (ja) | 1989-04-04 | 1989-04-04 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265092A true JPH02265092A (ja) | 1990-10-29 |
| JP2626915B2 JP2626915B2 (ja) | 1997-07-02 |
Family
ID=13874501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086003A Expired - Lifetime JP2626915B2 (ja) | 1989-04-04 | 1989-04-04 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076587A (ja) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | データ出力バッファー回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS62159911A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63142919A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1989
- 1989-04-04 JP JP1086003A patent/JP2626915B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS62159911A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63142919A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | 出力バツフア回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076587A (ja) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | データ出力バッファー回路 |
| US5929668A (en) * | 1992-12-16 | 1999-07-27 | Hyundai Electronice Industries Co., Ltd. | Data output buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626915B2 (ja) | 1997-07-02 |
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