JPH11316793A - バイポーラ乗算回路およびそれに用いる電圧加算回路 - Google Patents
バイポーラ乗算回路およびそれに用いる電圧加算回路Info
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- JPH11316793A JPH11316793A JP10121528A JP12152898A JPH11316793A JP H11316793 A JPH11316793 A JP H11316793A JP 10121528 A JP10121528 A JP 10121528A JP 12152898 A JP12152898 A JP 12152898A JP H11316793 A JPH11316793 A JP H11316793A
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Abstract
(57)【要約】
【課題】 入力インピーダンスが高く、小さなチップ面
積で実現できる電圧加算回路を提供する。 【解決手段】 エミッタ結合されたバイポーラ・トラン
ジスタＱ１ａ、Ｑ２ａとＱ３ａ、Ｑ４ａが第１および第
２不平衡差動対をそれぞれ形成する。第１および第２の
不平衡差動対は、定電流源１ａ、１ｂでそれぞれ駆動さ
れる。バイポーラ・トランジスタＱ１ａとＱ２ａのベー
ス間に第１入力電圧Ｖ1が差動入力され、バイポーラ・
トランジスタＱ３ａのベースに第２入力電圧Ｖ2が入力
される。第１および第２の不平衡差動対は第１および第
２のオフセット電圧を生成する。バイポーラ・トランジ
スタＱ４ａとＱ１ａのコレクタ電流は等しい。ダイオー
ド接続されたバイポーラ・トランジスタＱ４ａのベース
に第１および第２の入力電圧Ｖ1、Ｖ2の和と第１および
第２のオフセット電圧の和を含む出力電圧が生成され
る。
積で実現できる電圧加算回路を提供する。 【解決手段】 エミッタ結合されたバイポーラ・トラン
ジスタＱ１ａ、Ｑ２ａとＱ３ａ、Ｑ４ａが第１および第
２不平衡差動対をそれぞれ形成する。第１および第２の
不平衡差動対は、定電流源１ａ、１ｂでそれぞれ駆動さ
れる。バイポーラ・トランジスタＱ１ａとＱ２ａのベー
ス間に第１入力電圧Ｖ1が差動入力され、バイポーラ・
トランジスタＱ３ａのベースに第２入力電圧Ｖ2が入力
される。第１および第２の不平衡差動対は第１および第
２のオフセット電圧を生成する。バイポーラ・トランジ
スタＱ４ａとＱ１ａのコレクタ電流は等しい。ダイオー
ド接続されたバイポーラ・トランジスタＱ４ａのベース
に第１および第２の入力電圧Ｖ1、Ｖ2の和と第１および
第２のオフセット電圧の和を含む出力電圧が生成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ乗算回
路およびそれに用いる電圧加算回路に関し、さらに言え
ば、半導体集積回路上に好適に形成されるバイポーラ乗
算回路と、そのバイポーラ乗算回路に好適に用いられる
オフセット電圧生成機能を持つ電圧加算回路に関する。
路およびそれに用いる電圧加算回路に関し、さらに言え
ば、半導体集積回路上に好適に形成されるバイポーラ乗
算回路と、そのバイポーラ乗算回路に好適に用いられる
オフセット電圧生成機能を持つ電圧加算回路に関する。
【０００２】
【従来の技術】従来のバイポーラ乗算回路の一例とし
て、本願発明者による「バイアス・オフセット技術に基
づく抵抗性入力を備えた低電圧バイポーラ・クォータ・
スクェア・マルチプライヤ（ABipolar Low-Voltage Qua
rter-Square Multiplier with aResistive-Input Based
on the Bias Offset Technique）」と題された論文ア
イ・イー・イー・イー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ（IEEE Journal of Solid-State
Circuits）（１９９７年２月、第３２巻、第２号、２５
８−２６６頁）に記載された、電圧加算回路を用いた乗
算回路がある。
て、本願発明者による「バイアス・オフセット技術に基
づく抵抗性入力を備えた低電圧バイポーラ・クォータ・
スクェア・マルチプライヤ（ABipolar Low-Voltage Qua
rter-Square Multiplier with aResistive-Input Based
on the Bias Offset Technique）」と題された論文ア
イ・イー・イー・イー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ（IEEE Journal of Solid-State
Circuits）（１９９７年２月、第３２巻、第２号、２５
８−２６６頁）に記載された、電圧加算回路を用いた乗
算回路がある。
【０００３】図１２は、上記論文に記載された従来のバ
イポーラ乗算回路を示す。この回路は２つの乗算回路を
備えており、いわゆるクォータスクェア型乗算回路であ
る。
イポーラ乗算回路を示す。この回路は２つの乗算回路を
備えており、いわゆるクォータスクェア型乗算回路であ
る。
【０００４】図１２の回路において、エミッタ結合され
た２つのｎｐｎ型バイポーラ・トランジスタ（以下、ト
ランジスタと称す）Ｑ１０１，Ｑ１０２は第１差動対を
形成し、エミッタ結合された２つのｎｐｎ型トランジス
タＱ１０３，Ｑ１０４は第２差動対を形成する。エミッ
タ結合された２つのｎｐｎ型トランジスタＱ１０５，Ｑ
１０６は第３差動対を形成し、エミッタ結合された２つ
のｎｐｎ型トランジスタＱ１０７，Ｑ１０８は第４差動
対を形成する。
た２つのｎｐｎ型バイポーラ・トランジスタ（以下、ト
ランジスタと称す）Ｑ１０１，Ｑ１０２は第１差動対を
形成し、エミッタ結合された２つのｎｐｎ型トランジス
タＱ１０３，Ｑ１０４は第２差動対を形成する。エミッ
タ結合された２つのｎｐｎ型トランジスタＱ１０５，Ｑ
１０６は第３差動対を形成し、エミッタ結合された２つ
のｎｐｎ型トランジスタＱ１０７，Ｑ１０８は第４差動
対を形成する。
【０００５】第１、第２、第３および第４の差動対の結
合されたエミッタは、それぞれ定電流源１０１，１０
２，１０３，１０４（いずれも電流値はＩ0）を介して
接地されている。これらの差動対は、定電流源の生成す
る定電流Ｉ0で駆動される。
合されたエミッタは、それぞれ定電流源１０１，１０
２，１０３，１０４（いずれも電流値はＩ0）を介して
接地されている。これらの差動対は、定電流源の生成す
る定電流Ｉ0で駆動される。
【０００６】第１差動対のトランジスタＱ１０１のベー
スと３つの抵抗器１２１，１２２，１２３（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０２のベースは、定電圧源１０５（電圧値：ＶR）
を介して接地されている。抵抗器１２１，１２２の他端
に第１および第２の入力電圧Ｖx，Ｖyがそれぞれ印加さ
れ、抵抗器１２３の他端に直流電圧Ｖkが印加される。
トランジスタＱ１０２のベースに定電圧源１０５の生成
する基準電圧ＶRが印加される。
スと３つの抵抗器１２１，１２２，１２３（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０２のベースは、定電圧源１０５（電圧値：ＶR）
を介して接地されている。抵抗器１２１，１２２の他端
に第１および第２の入力電圧Ｖx，Ｖyがそれぞれ印加さ
れ、抵抗器１２３の他端に直流電圧Ｖkが印加される。
トランジスタＱ１０２のベースに定電圧源１０５の生成
する基準電圧ＶRが印加される。
【０００７】第２差動対のトランジスタＱ１０３のベー
スと３つの抵抗器１２４，１２５，１２６（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０４のベースと抵抗器１２７（抵抗値：Ｒ）および
１２８（抵抗値：Ｒ／２）の一端は、共通接続されてい
る。抵抗器１２４，１２５の他端にそれぞれ第１および
第２の入力電圧Ｖx，Ｖyが印加され、抵抗器１２７の他
端に直流電圧Ｖkが印加される。抵抗器１２６，１２８
の他端は、定電圧源１０５（電圧値：ＶR）を介して接
地されている。
スと３つの抵抗器１２４，１２５，１２６（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０４のベースと抵抗器１２７（抵抗値：Ｒ）および
１２８（抵抗値：Ｒ／２）の一端は、共通接続されてい
る。抵抗器１２４，１２５の他端にそれぞれ第１および
第２の入力電圧Ｖx，Ｖyが印加され、抵抗器１２７の他
端に直流電圧Ｖkが印加される。抵抗器１２６，１２８
の他端は、定電圧源１０５（電圧値：ＶR）を介して接
地されている。
【０００８】第３差動対のトランジスタＱ１０５のベー
スと３つの抵抗器１２９，１３０，１３１（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０４のベースと抵抗器１３２（抵抗値：Ｒ）および
１３３（抵抗値：Ｒ／２）の一端は、共通接続されてい
る。抵抗器１３０，１３２の他端に第１および第２の入
力電圧Ｖx，Ｖyがそれぞれ印加され、抵抗器１３１の他
端に直流電圧Ｖkが印加される。抵抗器１２９，１３３
の他端は、定電圧源１０５（電圧値：ＶR）を介して接
地されている。
スと３つの抵抗器１２９，１３０，１３１（いずれも抵
抗値はＲ）の一端は共通接続されている。トランジスタ
Ｑ１０４のベースと抵抗器１３２（抵抗値：Ｒ）および
１３３（抵抗値：Ｒ／２）の一端は、共通接続されてい
る。抵抗器１３０，１３２の他端に第１および第２の入
力電圧Ｖx，Ｖyがそれぞれ印加され、抵抗器１３１の他
端に直流電圧Ｖkが印加される。抵抗器１２９，１３３
の他端は、定電圧源１０５（電圧値：ＶR）を介して接
地されている。
【０００９】第４差動対のトランジスタＱ１０７のベー
スと２つの抵抗器１３４（抵抗値：Ｒ），１３５（抵抗
値：Ｒ／２）の一端は共通接続されている。トランジス
タＱ１０４のベースと３つの抵抗器１３６，１３７，１
３８（いずれも抵抗値はＲ）の一端は、共通接続されて
いる。抵抗器１３４，１３６の他端に第１および第２の
入力電圧Ｖx，Ｖyがそれぞれ印加され、抵抗器１３７の
他端に直流電圧Ｖkが印加される。抵抗器１３５，１３
８の他端は、定電圧源１０５（電圧値：ＶR）を介して
接地されている。
スと２つの抵抗器１３４（抵抗値：Ｒ），１３５（抵抗
値：Ｒ／２）の一端は共通接続されている。トランジス
タＱ１０４のベースと３つの抵抗器１３６，１３７，１
３８（いずれも抵抗値はＲ）の一端は、共通接続されて
いる。抵抗器１３４，１３６の他端に第１および第２の
入力電圧Ｖx，Ｖyがそれぞれ印加され、抵抗器１３７の
他端に直流電圧Ｖkが印加される。抵抗器１３５，１３
８の他端は、定電圧源１０５（電圧値：ＶR）を介して
接地されている。
【００１０】トランジスタＱ１０１，Ｑ１０４，Ｑ１０
６，Ｑ１０７のコレクタは共通接続され、さらに負荷抵
抗器１４１（抵抗値：ＲL）を介して電源線（電電電
圧：ＶCC）に接続されている。トランジスタＱ１０２，
Ｑ１０３，Ｑ１０５，Ｑ１０８のコレクタは共通接続さ
れ、さらに負荷抵抗器１４２（抵抗値ＲＬ）を介して電
源線（電源電圧：ＶCC）に接続されている。
６，Ｑ１０７のコレクタは共通接続され、さらに負荷抵
抗器１４１（抵抗値：ＲL）を介して電源線（電電電
圧：ＶCC）に接続されている。トランジスタＱ１０２，
Ｑ１０３，Ｑ１０５，Ｑ１０８のコレクタは共通接続さ
れ、さらに負荷抵抗器１４２（抵抗値ＲＬ）を介して電
源線（電源電圧：ＶCC）に接続されている。
【００１１】図１２の回路では、トランジスタＱ１０
１，Ｑ１０２のベースが形成する第１差動対の入力端子
対に信号電圧（Ｖx＋Ｖy＋Ｖk）／３が印加される。ト
ランジスタＱ１０３，Ｑ１０４のベースが形成する第２
差動対の入力端子対に信号電圧（Ｖx＋Ｖy−Ｖk）／３
が印加される。これらの信号電圧に含まれる直流電圧Ｖ
kは、オフセット電圧として作用する。そして、交叉接
続されたトランジスタＱ１０１，Ｑ１０２のコレクタと
トランジスタＱ１０３，Ｑ１０４のコレクタの接続点に
流れる差動出力電流は、第１および第２の入力電圧の和
電圧（Ｖx＋Ｖy）に対して二乗特性を持つ。すなわち、
第１および第２の差動対は第１二乗回路を形成する。
１，Ｑ１０２のベースが形成する第１差動対の入力端子
対に信号電圧（Ｖx＋Ｖy＋Ｖk）／３が印加される。ト
ランジスタＱ１０３，Ｑ１０４のベースが形成する第２
差動対の入力端子対に信号電圧（Ｖx＋Ｖy−Ｖk）／３
が印加される。これらの信号電圧に含まれる直流電圧Ｖ
kは、オフセット電圧として作用する。そして、交叉接
続されたトランジスタＱ１０１，Ｑ１０２のコレクタと
トランジスタＱ１０３，Ｑ１０４のコレクタの接続点に
流れる差動出力電流は、第１および第２の入力電圧の和
電圧（Ｖx＋Ｖy）に対して二乗特性を持つ。すなわち、
第１および第２の差動対は第１二乗回路を形成する。
【００１２】他方、トランジスタＱ１０５，Ｑ１０６の
ベースが形成する第３差動対の入力端子対に信号電圧
（Ｖx−Ｖy＋Ｖk）／３が印加される。トランジスタＱ
１０７，Ｑ１０８のベースが形成する第４差動対の入力
端子対に信号電圧（Ｖx−Ｖy−Ｖk）／３が印加され
る。これらの信号電圧に含まれる直流電圧Ｖkは、オフ
セット電圧として作用する。そして、交叉接続されたト
ランジスタＱ１０５，Ｑ１０６のコレクタとトランジス
タＱ１０７，Ｑ１０８のコレクタの接続点に流れる電流
の差動出力は、第１および第２の入力電圧の差電圧（Ｖ
x−Ｖy）に対して二乗特性を持つ。すなわち、第３およ
び第４の差動対は第２二乗回路を形成する。
ベースが形成する第３差動対の入力端子対に信号電圧
（Ｖx−Ｖy＋Ｖk）／３が印加される。トランジスタＱ
１０７，Ｑ１０８のベースが形成する第４差動対の入力
端子対に信号電圧（Ｖx−Ｖy−Ｖk）／３が印加され
る。これらの信号電圧に含まれる直流電圧Ｖkは、オフ
セット電圧として作用する。そして、交叉接続されたト
ランジスタＱ１０５，Ｑ１０６のコレクタとトランジス
タＱ１０７，Ｑ１０８のコレクタの接続点に流れる電流
の差動出力は、第１および第２の入力電圧の差電圧（Ｖ
x−Ｖy）に対して二乗特性を持つ。すなわち、第３およ
び第４の差動対は第２二乗回路を形成する。
【００１３】第１および第２の二乗回路の出力電流は、
トランジスタＱ１０１，Ｑ１０４，Ｑ１０６，Ｑ１０７
のコレクタの共通接続点およびトランジスタＱ１０２，
Ｑ１０３，Ｑ１０５，Ｑ１０８のコレクタの共通接続点
において減算される。これらの共通接続点に流れる電流
を差動出力する。この差動出力電流は第１および第２の
入力電圧の積を含み、図１２の回路は乗算回路として動
作する。
トランジスタＱ１０１，Ｑ１０４，Ｑ１０６，Ｑ１０７
のコレクタの共通接続点およびトランジスタＱ１０２，
Ｑ１０３，Ｑ１０５，Ｑ１０８のコレクタの共通接続点
において減算される。これらの共通接続点に流れる電流
を差動出力する。この差動出力電流は第１および第２の
入力電圧の積を含み、図１２の回路は乗算回路として動
作する。
【００１４】従来のバイポーラ乗算回路の他の例とし
て、特開平５−９４５５２号公報に開示されたマルチプ
ライヤ（すなわち、乗算回路）がある。このバイポーラ
乗算回路は、本願発明者と同一の発明者により考案され
たものである。
て、特開平５−９４５５２号公報に開示されたマルチプ
ライヤ（すなわち、乗算回路）がある。このバイポーラ
乗算回路は、本願発明者と同一の発明者により考案され
たものである。
【００１５】上記公報のバイポーラ乗算回路は、「不平
衡差動対の２組で構成される２乗回路の２組；を備え、
一方の２乗回路の差動入力対には２つの入力電圧信号が
互いに逆相の関係で印加され；他方の２乗回路の差動入
力対には、前記２つの入力電圧信号が互いに同相の関係
で印加され；２組の２乗回路の相互間ではそれぞれの差
動出力対の極性の異なるもの同士が共通接続されて出力
端子対を構成」するものである。
衡差動対の２組で構成される２乗回路の２組；を備え、
一方の２乗回路の差動入力対には２つの入力電圧信号が
互いに逆相の関係で印加され；他方の２乗回路の差動入
力対には、前記２つの入力電圧信号が互いに同相の関係
で印加され；２組の２乗回路の相互間ではそれぞれの差
動出力対の極性の異なるもの同士が共通接続されて出力
端子対を構成」するものである。
【００１６】このバイポーラ乗算回路では、エミッタ結
合された２つのトランジスタ（エミッタ面積比は１：
Ｋ、ただし、Ｋは１より大きい定数）により形成される
不平衡差動対を用いているので、ＶK＝ＶTｌｎ（Ｋ）で
表されるオフセット電圧ＶKがバイポーラ乗算回路内で
生成される。よって、オフセット電圧を入力する必要が
ないという利点がある。
合された２つのトランジスタ（エミッタ面積比は１：
Ｋ、ただし、Ｋは１より大きい定数）により形成される
不平衡差動対を用いているので、ＶK＝ＶTｌｎ（Ｋ）で
表されるオフセット電圧ＶKがバイポーラ乗算回路内で
生成される。よって、オフセット電圧を入力する必要が
ないという利点がある。
【００１７】
【発明が解決しようとする課題】図１２の従来のバイポ
ーラ乗算回路では、次の問題がある。
ーラ乗算回路では、次の問題がある。
【００１８】図１２の回路では、第１、第２、第３よび
第４の差動対に入力される四つの信号電圧（Ｖx＋Ｖy＋
Ｖk），（Ｖx＋Ｖy−Ｖk），（Ｖx−Ｖy＋Ｖk），（Ｖx
−Ｖy−Ｖk）を生成するための入力回路として、抵抗器
により構成された抵抗加算回路を使用している。抵抗加
算回路を用いた場合、各差動対の入力端子に抵抗器が並
列に接続されるので、バイポーラ乗算回路の入力インピ
ーダンスを高めることが困難であるという問題がある。
第４の差動対に入力される四つの信号電圧（Ｖx＋Ｖy＋
Ｖk），（Ｖx＋Ｖy−Ｖk），（Ｖx−Ｖy＋Ｖk），（Ｖx
−Ｖy−Ｖk）を生成するための入力回路として、抵抗器
により構成された抵抗加算回路を使用している。抵抗加
算回路を用いた場合、各差動対の入力端子に抵抗器が並
列に接続されるので、バイポーラ乗算回路の入力インピ
ーダンスを高めることが困難であるという問題がある。
【００１９】他方、特開平５−９４５５２号公報のバイ
ポーラ乗算回路では、生成されるオフセット電圧が不平
衡差動対を形成する２つのトランジスタのエミッタ面積
比で決定される。よって、最適なオフセット電圧を得る
ためには、エミッタ面積比を表す定数Ｋを大きくする必
要があり、それに伴って半導体集積回路上に形成する場
合にチップ面積が大きくなるという問題がある。
ポーラ乗算回路では、生成されるオフセット電圧が不平
衡差動対を形成する２つのトランジスタのエミッタ面積
比で決定される。よって、最適なオフセット電圧を得る
ためには、エミッタ面積比を表す定数Ｋを大きくする必
要があり、それに伴って半導体集積回路上に形成する場
合にチップ面積が大きくなるという問題がある。
【００２０】そこで、本発明の目的は、入力インピーダ
ンスを高めることのできる電圧加算回路およびバイポー
ラ乗算回路を提供することにある。
ンスを高めることのできる電圧加算回路およびバイポー
ラ乗算回路を提供することにある。
【００２１】本発明の他の目的は、所望のオフセット電
圧を得るために必要なチップ面積を小さくすることので
きる電圧加算回路およびバイポーラ乗算回路を提供する
ことにある。
圧を得るために必要なチップ面積を小さくすることので
きる電圧加算回路およびバイポーラ乗算回路を提供する
ことにある。
【００２２】
【課題を解決するための手段】（１） 本発明の第１の
電圧加算回路は、第１および第２のバイポーラ・トラン
ジスタがエミッタ結合されて形成された第１不平衡差動
対と、前記第１不平衡差動対を第１定電流で駆動する第
１定電流源と、第３バイポーラ・トランジスタと、ダイ
オード接続された第４バイポーラ・トランジスタとがエ
ミッタ結合されて形成された第２不平衡差動対と、前記
第２不平衡差動対を第２定電流で駆動する第２定電流源
とを備え、前記第１バイポーラ・トランジスタのエミッ
タ面積は、前記第２バイポーラ・トランジスタのエミッ
タ面積のＫ1倍（Ｋ1は１より大きい定数）であり、且つ
前記第３バイポーラ・トランジスタのエミッタ面積は、
前記第４バイポーラ・トランジスタのエミッタ面積のＫ
2倍（Ｋ2は１より大きい定数）であり、前記第４バイポ
ーラ・トランジスタに流れる電流は、前記第１バイポー
ラ・トランジスタに流れる電流に等しく設定され、前記
第１不平衡差動対を形成する前記第１および第２のバイ
ポーラ・トランジスタのベース間に第１入力電圧が差動
入力されると共に、前記第２不平衡差動対を形成する前
記第３バイポーラ・トランジスタのベースと基準点との
間に第２入力電圧が差動入力され、それによって前記第
１および第２の不平衡差動対には第１および第２のオフ
セット電圧がそれぞれ生成され、前記第１および第２の
入力電圧の和を含む当該電圧加算回路の出力電圧は、前
記第４バイポーラ・トランジスタのベースと前記基準点
との間から取り出されると共に、前記第１および第２の
オフセット電圧の和を含んでいることを特徴とする。
電圧加算回路は、第１および第２のバイポーラ・トラン
ジスタがエミッタ結合されて形成された第１不平衡差動
対と、前記第１不平衡差動対を第１定電流で駆動する第
１定電流源と、第３バイポーラ・トランジスタと、ダイ
オード接続された第４バイポーラ・トランジスタとがエ
ミッタ結合されて形成された第２不平衡差動対と、前記
第２不平衡差動対を第２定電流で駆動する第２定電流源
とを備え、前記第１バイポーラ・トランジスタのエミッ
タ面積は、前記第２バイポーラ・トランジスタのエミッ
タ面積のＫ1倍（Ｋ1は１より大きい定数）であり、且つ
前記第３バイポーラ・トランジスタのエミッタ面積は、
前記第４バイポーラ・トランジスタのエミッタ面積のＫ
2倍（Ｋ2は１より大きい定数）であり、前記第４バイポ
ーラ・トランジスタに流れる電流は、前記第１バイポー
ラ・トランジスタに流れる電流に等しく設定され、前記
第１不平衡差動対を形成する前記第１および第２のバイ
ポーラ・トランジスタのベース間に第１入力電圧が差動
入力されると共に、前記第２不平衡差動対を形成する前
記第３バイポーラ・トランジスタのベースと基準点との
間に第２入力電圧が差動入力され、それによって前記第
１および第２の不平衡差動対には第１および第２のオフ
セット電圧がそれぞれ生成され、前記第１および第２の
入力電圧の和を含む当該電圧加算回路の出力電圧は、前
記第４バイポーラ・トランジスタのベースと前記基準点
との間から取り出されると共に、前記第１および第２の
オフセット電圧の和を含んでいることを特徴とする。
【００２３】（２） 本発明の第１の電圧加算回路で
は、第１定電流で駆動される第１不平衡差動対と第２定
電流で駆動される第２不平衡差動対とを備え、第１不平
衡差動対を形成するエミッタ面積の大きい第１バイポー
ラ・トランジスタと第２不平衡差動対を形成するエミッ
タ面積の小さい第４バイポーラ・トランジスタのそれぞ
れに流れる電流が互いに等しくなるよう設定されてい
る。そして、第１不平衡差動対を形成する第１および第
２のバイポーラ・トランジスタのベース間に第１入力電
圧が差動入力される一方、第２不平衡差動対を形成する
第３バイポーラ・トランジスタのベースと基準点との間
に第２入力電圧が差動入力され、それによって前記第１
および第２の不平衡差動対にそれぞれ第１および第２の
オフセット電圧が生成される。
は、第１定電流で駆動される第１不平衡差動対と第２定
電流で駆動される第２不平衡差動対とを備え、第１不平
衡差動対を形成するエミッタ面積の大きい第１バイポー
ラ・トランジスタと第２不平衡差動対を形成するエミッ
タ面積の小さい第４バイポーラ・トランジスタのそれぞ
れに流れる電流が互いに等しくなるよう設定されてい
る。そして、第１不平衡差動対を形成する第１および第
２のバイポーラ・トランジスタのベース間に第１入力電
圧が差動入力される一方、第２不平衡差動対を形成する
第３バイポーラ・トランジスタのベースと基準点との間
に第２入力電圧が差動入力され、それによって前記第１
および第２の不平衡差動対にそれぞれ第１および第２の
オフセット電圧が生成される。
【００２４】さらに、第１および第２の入力電圧の和を
含む当該電圧加算回路の出力電圧は、第２不平衡差動対
を形成する第４バイポーラ・トランジスタのベースと前
記基準点との間から取り出されると共に、前記第１およ
び第２のオフセット電圧の和を含んでいる。
含む当該電圧加算回路の出力電圧は、第２不平衡差動対
を形成する第４バイポーラ・トランジスタのベースと前
記基準点との間から取り出されると共に、前記第１およ
び第２のオフセット電圧の和を含んでいる。
【００２５】このように、第１および第２の入力電圧
は、第１および第２の不平衡差動対の入力端子対にそれ
ぞれ入力されるので、入力インピーダンスを高めること
ができる。
は、第１および第２の不平衡差動対の入力端子対にそれ
ぞれ入力されるので、入力インピーダンスを高めること
ができる。
【００２６】また、当該電圧加算回路の出力電圧は、第
１および第２の不平衡差動対のそれぞれが生成する第１
および第２のオフセット電圧の和を含んでいるので、第
１および第３のバイポーラ・トランジスタのエミッタ面
積を小さくでき、その結果、チップ面積を小さくでき
る。
１および第２の不平衡差動対のそれぞれが生成する第１
および第２のオフセット電圧の和を含んでいるので、第
１および第３のバイポーラ・トランジスタのエミッタ面
積を小さくでき、その結果、チップ面積を小さくでき
る。
【００２７】（３） 本発明の第２の電圧加算回路は、
第１および第２のバイポーラ・トランジスタがエミッタ
結合されて形成された第１不平衡差動対と、前記第１不
平衡差動対を第１定電流で駆動する第１定電流源と、第
３バイポーラ・トランジスタと、ダイオード接続された
第４バイポーラ・トランジスタとがエミッタ結合されて
形成された第２不平衡差動対と、前記第２不平衡差動対
を第２定電流で駆動する第２定電流源とを備え、前記第
２バイポーラ・トランジスタのエミッタ面積は、前記第
１バイポーラ・トランジスタのエミッタ面積のＫ1倍
（Ｋ1は１より大きい定数）であり、且つ前記第４バイ
ポーラ・トランジスタのエミッタ面積は、前記第バイポ
ーラ・トランジスタのエミッタ面積のＫ2倍（Ｋ2は１よ
り大きい定数）であり、前記第４バイポーラ・トランジ
スタに流れる電流は、前記第１バイポーラ・トランジス
タに流れる電流に等しく設定され、前記第１不平衡差動
対を形成する前記第１および第２のバイポーラ・トラン
ジスタのベース間に第１入力電圧が差動入力されると共
に、前記第２不平衡差動対を形成する前記第３バイポー
ラ・トランジスタのベースと基準点との間に第２入力電
圧が差動入力され、それによって前記第１および第２の
不平衡差動対には第１および第２のオフセット電圧がそ
れぞれ生成され、前記第１および第２の入力電圧の和を
含む当該電圧加算回路の出力電圧は、前記第４バイポー
ラ・トランジスタのベースと前記基準点との間から取り
出されると共に、前記第１および第２のオフセット電圧
の和を含んでいることを特徴とする。
第１および第２のバイポーラ・トランジスタがエミッタ
結合されて形成された第１不平衡差動対と、前記第１不
平衡差動対を第１定電流で駆動する第１定電流源と、第
３バイポーラ・トランジスタと、ダイオード接続された
第４バイポーラ・トランジスタとがエミッタ結合されて
形成された第２不平衡差動対と、前記第２不平衡差動対
を第２定電流で駆動する第２定電流源とを備え、前記第
２バイポーラ・トランジスタのエミッタ面積は、前記第
１バイポーラ・トランジスタのエミッタ面積のＫ1倍
（Ｋ1は１より大きい定数）であり、且つ前記第４バイ
ポーラ・トランジスタのエミッタ面積は、前記第バイポ
ーラ・トランジスタのエミッタ面積のＫ2倍（Ｋ2は１よ
り大きい定数）であり、前記第４バイポーラ・トランジ
スタに流れる電流は、前記第１バイポーラ・トランジス
タに流れる電流に等しく設定され、前記第１不平衡差動
対を形成する前記第１および第２のバイポーラ・トラン
ジスタのベース間に第１入力電圧が差動入力されると共
に、前記第２不平衡差動対を形成する前記第３バイポー
ラ・トランジスタのベースと基準点との間に第２入力電
圧が差動入力され、それによって前記第１および第２の
不平衡差動対には第１および第２のオフセット電圧がそ
れぞれ生成され、前記第１および第２の入力電圧の和を
含む当該電圧加算回路の出力電圧は、前記第４バイポー
ラ・トランジスタのベースと前記基準点との間から取り
出されると共に、前記第１および第２のオフセット電圧
の和を含んでいることを特徴とする。
【００２８】（４） 本発明の第２の電圧加算回路は、
本発明の第１の電圧加算回路の第１および第２のバイポ
ーラ・トランジスタのエミッタ面積の大小を反転し、第
３および第４のバイポーラ・トランジスタのエミッタ面
積の大小を反転したものに相当する。よって、第１およ
び第２のオフセット電圧は、本発明の第１の電圧加算回
路の第１および第２のオフセット電圧の極性（正負の符
号）を反転させた電圧に等しい。その他の点は本発明の
第１の電圧加算回路と同じである。
本発明の第１の電圧加算回路の第１および第２のバイポ
ーラ・トランジスタのエミッタ面積の大小を反転し、第
３および第４のバイポーラ・トランジスタのエミッタ面
積の大小を反転したものに相当する。よって、第１およ
び第２のオフセット電圧は、本発明の第１の電圧加算回
路の第１および第２のオフセット電圧の極性（正負の符
号）を反転させた電圧に等しい。その他の点は本発明の
第１の電圧加算回路と同じである。
【００２９】よって、本発明の第２の電圧加算回路で
は、上記（２）に述べたのと同じ理由により、入力イン
ピーダンスを高めることができ、同時にチップ面積を小
さくできる。
は、上記（２）に述べたのと同じ理由により、入力イン
ピーダンスを高めることができ、同時にチップ面積を小
さくできる。
【００３０】（５） 本発明の第１および第２の電圧加
算回路の好ましい例では、前記第１および第２の定電流
の値が互いに等しく設定される。
算回路の好ましい例では、前記第１および第２の定電流
の値が互いに等しく設定される。
【００３１】本発明の第１および第２の電圧加算回路の
他の好ましい例では、前記第１および第２のバイポーラ
・トランジスタが第１導電型であり、前記第３および第
４のバイポーラ・トランジスタが第２導電型であって、
前記第１および第４のバイポーラ・トランジスタのコレ
クタが互いに接続される。
他の好ましい例では、前記第１および第２のバイポーラ
・トランジスタが第１導電型であり、前記第３および第
４のバイポーラ・トランジスタが第２導電型であって、
前記第１および第４のバイポーラ・トランジスタのコレ
クタが互いに接続される。
【００３２】本発明の第１および第２の電圧加算回路の
さらに他の好ましい例では、入力電流に等しい出力電流
を生成するカレントミラー回路をさらに含んでおり、前
記第１バイポーラ・トランジスタに流れる電流が前記カ
レントミラー回路の入力電流として設定され、前記第４
バイポーラ・トランジスタに流れる電流が前記カレント
ミラー回路の出力電流として設定される。
さらに他の好ましい例では、入力電流に等しい出力電流
を生成するカレントミラー回路をさらに含んでおり、前
記第１バイポーラ・トランジスタに流れる電流が前記カ
レントミラー回路の入力電流として設定され、前記第４
バイポーラ・トランジスタに流れる電流が前記カレント
ミラー回路の出力電流として設定される。
【００３３】本発明の第１および第２の電圧加算回路の
さらに他の好ましい例では、前記第１および第２の不平
衡差動対の共通負荷として第３定電流源をさらに含んで
おり、その第３定電流源は、前記第２および第４のバイ
ポーラ・トランジスタにそれぞれ流れる電流が一対の差
動電流を形成するように、前記第１および第２の不平衡
差動対に接続される。
さらに他の好ましい例では、前記第１および第２の不平
衡差動対の共通負荷として第３定電流源をさらに含んで
おり、その第３定電流源は、前記第２および第４のバイ
ポーラ・トランジスタにそれぞれ流れる電流が一対の差
動電流を形成するように、前記第１および第２の不平衡
差動対に接続される。
【００３４】本発明の第１および第２の電圧加算回路の
さらに他の好ましい例では、前記第１不平衡差動対を形
成する前記第２バイポーラ・トランジスタのコレクタに
第１定電圧（例えば、電源電圧または接地電圧）が印加
され、前記第２不平衡差動対を形成する前記第３バイポ
ーラ・トランジスタのコレクタに第２定電圧（例えば、
電源電圧または接地電圧）が印加される。
さらに他の好ましい例では、前記第１不平衡差動対を形
成する前記第２バイポーラ・トランジスタのコレクタに
第１定電圧（例えば、電源電圧または接地電圧）が印加
され、前記第２不平衡差動対を形成する前記第３バイポ
ーラ・トランジスタのコレクタに第２定電圧（例えば、
電源電圧または接地電圧）が印加される。
【００３５】（６） 本発明の第１のバイポーラ乗算回
路は、入力回路と乗算器コア回路とを備えてなるバイポ
ーラ乗算回路であって、前記入力回路は、上記（１）ま
たは（５）のいずれかに記載の構成を持つと共に、第１
および第２の入力端子対と出力端子対を有する第１電圧
加算回路と、上記（３）または（５）のいずれかに記載
の構成を持つと共に、第１および第２の入力端子対と出
力端子対を有する第２電圧加算回路と、上記（１）また
は（５）のいずれかに記載の構成を持つと共に、第１お
よび第２の入力端子対と出力端子対を有する第３電圧加
算回路と、上記（３）または（５）のいずれかに記載の
構成を持つと共に、第１および第２の入力端子対と出力
端子対を有する第４電圧加算回路とを有しており、前記
乗算器コア回路は、第１定電流で駆動されると共に、入
力端子対と出力端子対を有する第１差動対と、第２定電
流で駆動されると共に、入力端子対と出力端子対を有す
る第２差動対と、第３定電流で駆動されると共に、入力
端子対と出力端子対を有する第３差動対と、第４定電流
で駆動されると共に、入力端子対と出力端子対を有する
第４差動対とを有しており、前記第１、第２、第３およ
び第４の電圧加算回路の第１入力端子対には、それぞれ
第１入力電圧が差動入力される一方、前記第１、第２、
第３および第４の電圧加算回路の第２入力端子対には、
それぞれ共通の基準点に対して第２入力電圧が差動入力
され、しかも、前記第１電圧加算回路の出力端子対は前
記第１差動対の入力端子対に接続されていて、前記第１
および第２の入力電圧の和を含む前記第１電圧加算回路
の出力電圧は前記第１差動対の入力端子対に差動入力さ
れ、前記第２電圧加算回路の出力端子対は前記第２差動
対の入力端子対に接続されていて、前記第１および第２
の入力電圧の和を含む前記第２電圧加算回路の出力電圧
は前記第２差動対の入力端子対に差動入力され、前記第
３電圧加算回路の出力端子対は前記第３差動対の入力端
子対に接続されていて、前記第１および第２の入力電圧
の和を含む前記第３電圧加算回路の出力電圧は前記第３
差動対の入力端子対に差動入力され、前記第４電圧加算
回路の出力端子対は前記第４差動対の入力端子対に接続
されていて、前記第１および第２の入力電圧の和を含む
前記第４電圧加算回路の出力電圧は前記第４差動対の入
力端子対に差動入力され、前記第１、第２、第３および
第４の電圧加算回路の出力端子対の一方は、互いに接続
されて当該乗算回路の出力端子対の一方を形成し、且つ
前記第１、第２、第３および第４の電圧加算回路の出力
端子対の他方は、互いに接続されて当該乗算回路の出力
端子対の他方を形成しており、前記第１および第２の入
力電圧の乗算結果を含む当該乗算回路の差動出力は、当
該乗算回路の出力端子対から取り出されることを特徴と
する。
路は、入力回路と乗算器コア回路とを備えてなるバイポ
ーラ乗算回路であって、前記入力回路は、上記（１）ま
たは（５）のいずれかに記載の構成を持つと共に、第１
および第２の入力端子対と出力端子対を有する第１電圧
加算回路と、上記（３）または（５）のいずれかに記載
の構成を持つと共に、第１および第２の入力端子対と出
力端子対を有する第２電圧加算回路と、上記（１）また
は（５）のいずれかに記載の構成を持つと共に、第１お
よび第２の入力端子対と出力端子対を有する第３電圧加
算回路と、上記（３）または（５）のいずれかに記載の
構成を持つと共に、第１および第２の入力端子対と出力
端子対を有する第４電圧加算回路とを有しており、前記
乗算器コア回路は、第１定電流で駆動されると共に、入
力端子対と出力端子対を有する第１差動対と、第２定電
流で駆動されると共に、入力端子対と出力端子対を有す
る第２差動対と、第３定電流で駆動されると共に、入力
端子対と出力端子対を有する第３差動対と、第４定電流
で駆動されると共に、入力端子対と出力端子対を有する
第４差動対とを有しており、前記第１、第２、第３およ
び第４の電圧加算回路の第１入力端子対には、それぞれ
第１入力電圧が差動入力される一方、前記第１、第２、
第３および第４の電圧加算回路の第２入力端子対には、
それぞれ共通の基準点に対して第２入力電圧が差動入力
され、しかも、前記第１電圧加算回路の出力端子対は前
記第１差動対の入力端子対に接続されていて、前記第１
および第２の入力電圧の和を含む前記第１電圧加算回路
の出力電圧は前記第１差動対の入力端子対に差動入力さ
れ、前記第２電圧加算回路の出力端子対は前記第２差動
対の入力端子対に接続されていて、前記第１および第２
の入力電圧の和を含む前記第２電圧加算回路の出力電圧
は前記第２差動対の入力端子対に差動入力され、前記第
３電圧加算回路の出力端子対は前記第３差動対の入力端
子対に接続されていて、前記第１および第２の入力電圧
の和を含む前記第３電圧加算回路の出力電圧は前記第３
差動対の入力端子対に差動入力され、前記第４電圧加算
回路の出力端子対は前記第４差動対の入力端子対に接続
されていて、前記第１および第２の入力電圧の和を含む
前記第４電圧加算回路の出力電圧は前記第４差動対の入
力端子対に差動入力され、前記第１、第２、第３および
第４の電圧加算回路の出力端子対の一方は、互いに接続
されて当該乗算回路の出力端子対の一方を形成し、且つ
前記第１、第２、第３および第４の電圧加算回路の出力
端子対の他方は、互いに接続されて当該乗算回路の出力
端子対の他方を形成しており、前記第１および第２の入
力電圧の乗算結果を含む当該乗算回路の差動出力は、当
該乗算回路の出力端子対から取り出されることを特徴と
する。
【００３６】（７） 本発明の第１のバイポーラ乗算回
路では、第１および第３の電圧加算回路がそれぞれ上記
（１）または（５）のいずれかに記載の構成を持ち、第
２および第４の電圧加算回路が上記（３）または（５）
のいずれかに記載の構成を持つ。前記第１、第２、第３
および第４の電圧加算回路の第１入力端子対には、それ
ぞれ第１入力電圧が差動入力される一方、前記第１、第
２、第３および第４の電圧加算回路の第２入力端子対に
は、それぞれ共通の基準点に対して第２入力電圧が差動
入力される。
路では、第１および第３の電圧加算回路がそれぞれ上記
（１）または（５）のいずれかに記載の構成を持ち、第
２および第４の電圧加算回路が上記（３）または（５）
のいずれかに記載の構成を持つ。前記第１、第２、第３
および第４の電圧加算回路の第１入力端子対には、それ
ぞれ第１入力電圧が差動入力される一方、前記第１、第
２、第３および第４の電圧加算回路の第２入力端子対に
は、それぞれ共通の基準点に対して第２入力電圧が差動
入力される。
【００３７】しかも、前記第１および第２の入力電圧の
和を含む前記第１電圧加算回路の出力電圧は前記第１差
動対の入力端子対に差動入力され、前記第１および第２
の入力電圧の和を含む前記第２電圧加算回路の出力電圧
は前記第２差動対の入力端子対に差動入力され、前記第
１および第２の入力電圧の和を含む前記第３電圧加算回
路の出力電圧は前記第３差動対の入力端子対に差動入力
され、前記第１および第２の入力電圧の和を含む前記第
４電圧加算回路の出力電圧は前記第４差動対の入力端子
対に差動入力される。
和を含む前記第１電圧加算回路の出力電圧は前記第１差
動対の入力端子対に差動入力され、前記第１および第２
の入力電圧の和を含む前記第２電圧加算回路の出力電圧
は前記第２差動対の入力端子対に差動入力され、前記第
１および第２の入力電圧の和を含む前記第３電圧加算回
路の出力電圧は前記第３差動対の入力端子対に差動入力
され、前記第１および第２の入力電圧の和を含む前記第
４電圧加算回路の出力電圧は前記第４差動対の入力端子
対に差動入力される。
【００３８】このように、第１および第２の入力電圧
は、本発明の第１の電圧加算回路により形成される第１
および第３の電圧加算回路と本発明の第２の電圧加算回
路により形成される第２および第４の電圧加算回路とか
らなる入力回路を介して、乗算器コア回路に入力され
る。よって、本発明の第１のバイポーラ乗算回路におい
ても、上記（２）で述べたのと同じ理由により、入力イ
ンピーダンスを高めることができ、同時にチップ面積を
小さくできる。
は、本発明の第１の電圧加算回路により形成される第１
および第３の電圧加算回路と本発明の第２の電圧加算回
路により形成される第２および第４の電圧加算回路とか
らなる入力回路を介して、乗算器コア回路に入力され
る。よって、本発明の第１のバイポーラ乗算回路におい
ても、上記（２）で述べたのと同じ理由により、入力イ
ンピーダンスを高めることができ、同時にチップ面積を
小さくできる。
【００３９】（８） 本発明の第１のバイポーラ乗算回
路の好ましい例では、前記第１、第２、第３および第４
の差動対のそれぞれが、エミッタ結合され、且つエミッ
タ面積が互いに等しい二つのバイポーラトランジスタか
ら構成される。
路の好ましい例では、前記第１、第２、第３および第４
の差動対のそれぞれが、エミッタ結合され、且つエミッ
タ面積が互いに等しい二つのバイポーラトランジスタか
ら構成される。
【００４０】本発明の第１のバイポーラ乗算回路の他の
好ましい例では、前記第１、第２、第３および第４の差
動対のそれぞれが、エミッタ結合され、且つエミッタ面
積が互いに異なる二つのバイポーラトランジスタから構
成される。この場合、前記第１、第２、第３および第４
の差動対のそれぞれを構成する二つのバイポーラトラン
ジスタのうちの一方のエミッタ面積が、他方のエミッタ
面積のＫ3倍（Ｋ3は１より大きい定数）であるのが好ま
しい。
好ましい例では、前記第１、第２、第３および第４の差
動対のそれぞれが、エミッタ結合され、且つエミッタ面
積が互いに異なる二つのバイポーラトランジスタから構
成される。この場合、前記第１、第２、第３および第４
の差動対のそれぞれを構成する二つのバイポーラトラン
ジスタのうちの一方のエミッタ面積が、他方のエミッタ
面積のＫ3倍（Ｋ3は１より大きい定数）であるのが好ま
しい。
【００４１】（９） 本発明の第２のバイポーラ乗算回
路は、入力回路と乗算器コア回路とを備えてなるバイポ
ーラ乗算回路であって、前記入力回路は、上記（５）に
記載の「入力電流に等しい出力電流を生成するカレント
ミラー回路をさらに含む」構成を持つと共に、第１およ
び第２の入力端子対と出力端子対を有する第１電圧加算
回路と、上記（５）に記載の「入力電流に等しい出力電
流を生成するカレントミラー回路をさらに含む」構成を
持つと共に、第１および第２の入力端子対と出力端子対
を有する第２電圧加算回路と、上記（５）に記載の「入
力電流に等しい出力電流を生成するカレントミラー回路
をさらに含む」構成を持つと共に、第１および第２の入
力端子対と出力端子対を有する第３電圧加算回路と、上
記（５）に記載の「入力電流に等しい出力電流を生成す
るカレントミラー回路をさらに含む」構成を持つと共
に、第１および第２の入力端子対と出力端子対を有する
第４電圧加算回路とを有しており、前記乗算器コア回路
は、第１定電流で駆動されると共に、入力端子対と出力
端子対を有する第１差動対と、第２定電流で駆動される
と共に、入力端子対と出力端子対を有する第２差動対と
を有し、前記第１および第２の差動対の出力端子対は互
いに接続されて当該乗算回路の出力端子対を形成してお
り、前記第１、第２、第３および第４の電圧加算回路の
第１入力端子対には、それぞれ第１入力電圧が差動入力
される一方、前記第１、第２、第３および第４の電圧加
算回路の第２入力端子対には、それぞれ共通の基準点に
対して第２入力電圧が差動入力され、しかも、前記第１
電圧加算回路の出力端子対は前記第１差動対の入力端子
対に接続されていて、前記第１および第２の入力電圧の
和を含む前記第１電圧加算回路の出力電圧は前記第１差
動対の入力端子対に差動入力され、前記第２電圧加算回
路の出力端子対は前記第２差動対の入力端子対に接続さ
れていて、前記第１および第２の入力電圧の和を含む前
記第２電圧加算回路の出力電圧は前記第２差動対の入力
端子対に差動入力され、前記第３電圧加算回路の一対の
差動出力電流は、当該乗算回路の出力端子対にそれぞれ
供給され、前記第４電圧加算回路の一対の差動出力電流
は、当該乗算回路の出力端子対にそれぞれ供給され、前
記第１および第２の入力電圧の乗算結果を含む当該乗算
回路の差動出力は、当該乗算回路の出力端子対から取り
出されることを特徴とする。
路は、入力回路と乗算器コア回路とを備えてなるバイポ
ーラ乗算回路であって、前記入力回路は、上記（５）に
記載の「入力電流に等しい出力電流を生成するカレント
ミラー回路をさらに含む」構成を持つと共に、第１およ
び第２の入力端子対と出力端子対を有する第１電圧加算
回路と、上記（５）に記載の「入力電流に等しい出力電
流を生成するカレントミラー回路をさらに含む」構成を
持つと共に、第１および第２の入力端子対と出力端子対
を有する第２電圧加算回路と、上記（５）に記載の「入
力電流に等しい出力電流を生成するカレントミラー回路
をさらに含む」構成を持つと共に、第１および第２の入
力端子対と出力端子対を有する第３電圧加算回路と、上
記（５）に記載の「入力電流に等しい出力電流を生成す
るカレントミラー回路をさらに含む」構成を持つと共
に、第１および第２の入力端子対と出力端子対を有する
第４電圧加算回路とを有しており、前記乗算器コア回路
は、第１定電流で駆動されると共に、入力端子対と出力
端子対を有する第１差動対と、第２定電流で駆動される
と共に、入力端子対と出力端子対を有する第２差動対と
を有し、前記第１および第２の差動対の出力端子対は互
いに接続されて当該乗算回路の出力端子対を形成してお
り、前記第１、第２、第３および第４の電圧加算回路の
第１入力端子対には、それぞれ第１入力電圧が差動入力
される一方、前記第１、第２、第３および第４の電圧加
算回路の第２入力端子対には、それぞれ共通の基準点に
対して第２入力電圧が差動入力され、しかも、前記第１
電圧加算回路の出力端子対は前記第１差動対の入力端子
対に接続されていて、前記第１および第２の入力電圧の
和を含む前記第１電圧加算回路の出力電圧は前記第１差
動対の入力端子対に差動入力され、前記第２電圧加算回
路の出力端子対は前記第２差動対の入力端子対に接続さ
れていて、前記第１および第２の入力電圧の和を含む前
記第２電圧加算回路の出力電圧は前記第２差動対の入力
端子対に差動入力され、前記第３電圧加算回路の一対の
差動出力電流は、当該乗算回路の出力端子対にそれぞれ
供給され、前記第４電圧加算回路の一対の差動出力電流
は、当該乗算回路の出力端子対にそれぞれ供給され、前
記第１および第２の入力電圧の乗算結果を含む当該乗算
回路の差動出力は、当該乗算回路の出力端子対から取り
出されることを特徴とする。
【００４２】（１０） 本発明の第２のバイポーラ乗算
回路では、上記（７）で述べたのと同じ理由により、入
力インピーダンスを高めることができ、しかもチップ面
積を小さくできる。このチップ面積は、本発明の第１の
乗算回路よりさらに小さくすることができる。それは、
本発明の第１の乗算回路に比べて、前記第１および第２
の入力電圧が（１／２）になるからである。
回路では、上記（７）で述べたのと同じ理由により、入
力インピーダンスを高めることができ、しかもチップ面
積を小さくできる。このチップ面積は、本発明の第１の
乗算回路よりさらに小さくすることができる。それは、
本発明の第１の乗算回路に比べて、前記第１および第２
の入力電圧が（１／２）になるからである。
【００４３】（１１） 本発明の第２のバイポーラ乗算
回路の好ましい例では、前記第１および第２の差動対の
それぞれが、エミッタ結合され、且つエミッタ面積が互
いに等しい二つのバイポーラトランジスタから構成され
る。
回路の好ましい例では、前記第１および第２の差動対の
それぞれが、エミッタ結合され、且つエミッタ面積が互
いに等しい二つのバイポーラトランジスタから構成され
る。
【００４４】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面を参照しながら具体的に説明する。
添付図面を参照しながら具体的に説明する。
【００４５】（第１の実施形態）図１は、本発明の第１
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【００４６】図１の電圧加算回路５は、エミッタ結合さ
れた２つのｐｎｐ型トランジスタＱ１ａ，Ｑ２ａ（エミ
ッタ面積比はＫ1：１、ただし、Ｋ1は１より大きい定
数）により形成される第１不平衡差動対と、２つのｎｐ
ｎ型トランジスタＱ３ａ，Ｑ４ａ（エミッタ面積比はＫ
2：１、ただし、Ｋ2は１より大きい定数）により形成さ
れる第２不平衡差動対と、２つの定電流源１ａ，２ａ
（いずれも電流値はＩ0）と、定電圧源３ａ（電圧値：
ＶR）とを備えている。
れた２つのｐｎｐ型トランジスタＱ１ａ，Ｑ２ａ（エミ
ッタ面積比はＫ1：１、ただし、Ｋ1は１より大きい定
数）により形成される第１不平衡差動対と、２つのｎｐ
ｎ型トランジスタＱ３ａ，Ｑ４ａ（エミッタ面積比はＫ
2：１、ただし、Ｋ2は１より大きい定数）により形成さ
れる第２不平衡差動対と、２つの定電流源１ａ，２ａ
（いずれも電流値はＩ0）と、定電圧源３ａ（電圧値：
ＶR）とを備えている。
【００４７】第１不平衡差動対を形成するトランジスタ
Ｑ１ａ，Ｑ２ａの共通接続されたエミッタは、定電流源
１ａを介して電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１ａのコレクタは、ダイオード接
続されたトランジスタＱ４ａのコレクタに接続されてい
る。トランジスタＱ２ａのコレクタは接地されている。
トランジスタＱ１ａ，Ｑ２ａのベースは、第１および第
２の入力端子対Ｔ１ａ，Ｔ２ａを形成する。それらの端
子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入力され
る。
Ｑ１ａ，Ｑ２ａの共通接続されたエミッタは、定電流源
１ａを介して電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１ａのコレクタは、ダイオード接
続されたトランジスタＱ４ａのコレクタに接続されてい
る。トランジスタＱ２ａのコレクタは接地されている。
トランジスタＱ１ａ，Ｑ２ａのベースは、第１および第
２の入力端子対Ｔ１ａ，Ｔ２ａを形成する。それらの端
子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入力され
る。
【００４８】第２不平衡差動対を形成するトランジスタ
Ｑ３ａ，Ｑ４ａの共通接続されたエミッタは、定電流源
２ａを介して接地されている。トランジスタＱ３ａのコ
レクタは、電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３ａのベースは、第３入力端子Ｔ３
ａを形成する。第４入力端子Ｔ４ａは定電圧源３ａを介
して接地され、第４入力端子Ｔ４ａに定電圧源３ａの生
成する定電圧ＶRが印加される。第３および第４の入力
端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ2が印加され、
トランジスタＱ３ａのベースに定電圧ＶRを基準とする
第２入力電圧Ｖ2が入力される。
Ｑ３ａ，Ｑ４ａの共通接続されたエミッタは、定電流源
２ａを介して接地されている。トランジスタＱ３ａのコ
レクタは、電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３ａのベースは、第３入力端子Ｔ３
ａを形成する。第４入力端子Ｔ４ａは定電圧源３ａを介
して接地され、第４入力端子Ｔ４ａに定電圧源３ａの生
成する定電圧ＶRが印加される。第３および第４の入力
端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ2が印加され、
トランジスタＱ３ａのベースに定電圧ＶRを基準とする
第２入力電圧Ｖ2が入力される。
【００４９】トランジスタＱ４ａのベースは、第１出力
端子Ｔ５ａを形成する。第２出力端子Ｔ６ａは定電圧源
３ａを介して接地され、第２出力端子Ｔ６ａに定電圧源
３ａの生成する基準電圧ＶRが印加される。第１および
第２の出力端子Ｔ５ａ，Ｔ６ａ間からトランジスタＱ４
ａのベースに生成される基準電圧ＶRを基準とする出力
電圧ＶO1が出力される。
端子Ｔ５ａを形成する。第２出力端子Ｔ６ａは定電圧源
３ａを介して接地され、第２出力端子Ｔ６ａに定電圧源
３ａの生成する基準電圧ＶRが印加される。第１および
第２の出力端子Ｔ５ａ，Ｔ６ａ間からトランジスタＱ４
ａのベースに生成される基準電圧ＶRを基準とする出力
電圧ＶO1が出力される。
【００５０】次に、図１の電圧加算回路５の動作原理に
ついて説明する。
ついて説明する。
【００５１】一般に、バイポーラ・トランジスタのコレ
クタ電流およびベース−エミッタ間電圧をそれぞれ
ＩC，ＶBEとすると、コレクタ電流ＩCとベース−エミッ
タ間電圧ＶBEとの関係は、数式（１）で表される。
クタ電流およびベース−エミッタ間電圧をそれぞれ
ＩC，ＶBEとすると、コレクタ電流ＩCとベース−エミッ
タ間電圧ＶBEとの関係は、数式（１）で表される。
【００５２】
【数１】
【００５３】ただし、ＩSはバイポーラ・トランジスタ
の飽和電流、ＶTは熱電圧である。
の飽和電流、ＶTは熱電圧である。
【００５４】図１において、定電流源１ａの生成する定
電流Ｉ0で駆動される第１不平衡差動対の入力端子対に
は、第１入力電圧Ｖ1が差動入力されるので、第１不平
衡差動対の一方の差動出力電流すなわちトランジスタＱ
１ａのコレクタ電流ＩC1aは、数式（２）で表される。
電流Ｉ0で駆動される第１不平衡差動対の入力端子対に
は、第１入力電圧Ｖ1が差動入力されるので、第１不平
衡差動対の一方の差動出力電流すなわちトランジスタＱ
１ａのコレクタ電流ＩC1aは、数式（２）で表される。
【００５５】
【数２】
【００５６】ただし、αFPはｐｎｐ型トランジスタの順
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（３）で表
される。
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（３）で表
される。
【００５７】
【数３】
【００５８】他方、定電流源２ａの生成する定電流Ｉ0
で駆動される第２不平衡差動対の入力端子対には、第２
入力電圧Ｖ2が差動入力されるので、第２不平衡差動対
の一方の差動出力電流すなわちトランジスタＱ４ａのコ
レクタ電流ＩC4aは、数式（４）で表される。
で駆動される第２不平衡差動対の入力端子対には、第２
入力電圧Ｖ2が差動入力されるので、第２不平衡差動対
の一方の差動出力電流すなわちトランジスタＱ４ａのコ
レクタ電流ＩC4aは、数式（４）で表される。
【００５９】
【数４】
【００６０】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（５）で表
される。
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（５）で表
される。
【００６１】
【数５】
【００６２】順方向直流電流増幅率αFP、αFNは十分
「１」に近いものと仮定し、αFP＝αFN＝１とすると、
トランジスタＱ１ａとトランジスタＱ４ａのコレクタ電
流ＩC1a，ＩC4aは等しくなる。数式（２），（４）よ
り、数式（６）が成立する。
「１」に近いものと仮定し、αFP＝αFN＝１とすると、
トランジスタＱ１ａとトランジスタＱ４ａのコレクタ電
流ＩC1a，ＩC4aは等しくなる。数式（２），（４）よ
り、数式（６）が成立する。
【００６３】
【数６】
【００６４】上記数式（６）が成立するためには、 Ｖ1＋ＶK1＝−（Ｖ2−ＶO1＋ＶK2） が成立しなければならない。したがって、出力電圧ＶO1
は、
は、
【００６５】
【数７】
【００６６】と求められる。
【００６７】数式（７）より、電圧加算回路５により、
第１および第２の入力電圧Ｖ1，Ｖ2と第１および第２の
不平衡差動対の生成するオフセット電圧ＶK1、ＶK2とを
加算した電圧が得られることが分かる。
第１および第２の入力電圧Ｖ1，Ｖ2と第１および第２の
不平衡差動対の生成するオフセット電圧ＶK1、ＶK2とを
加算した電圧が得られることが分かる。
【００６８】ここで、電圧加算回路５の出力電圧ＶO1に
含まれるオフセット電圧をＶKとすると、オフセットＶK
は ＶK＝ＶK1＋ＶK2 と表される。
含まれるオフセット電圧をＶKとすると、オフセットＶK
は ＶK＝ＶK1＋ＶK2 と表される。
【００６９】オフセット電圧ＶK1，ＶK2は、上記数式
（３）、（５）で表されるので、オフセット電圧ＶKは
数式（８）で表される。
（３）、（５）で表されるので、オフセット電圧ＶKは
数式（８）で表される。
【００７０】
【数８】
【００７１】数式（８）より、第１および第２の不平衡
差動対により生成されるオフセット電圧ＶKは、エミッ
タ面積比を表す定数Ｋ1，Ｋ2の積で決定されることが分
かる。これは、定数Ｋ1，Ｋ2を比較的小さい値としても
大きなオフセット電圧ＶKを得られることを意味する。
差動対により生成されるオフセット電圧ＶKは、エミッ
タ面積比を表す定数Ｋ1，Ｋ2の積で決定されることが分
かる。これは、定数Ｋ1，Ｋ2を比較的小さい値としても
大きなオフセット電圧ＶKを得られることを意味する。
【００７２】例えば、ＶK＝ＶTｌｎ（１００）のオフセ
ット電圧を生成する場合、特開平５−９４５５２号公報
の回路では、このオフセット電圧を１対の不平衡差動対
により生成させるので、エミッタ面積比は１００：１と
なる。単位トランジスタにより形成する場合、この比を
正確に実現するためには「１００＋１＝１０１」個の単
位トランジスタが必要となる。よって、大きなチップ面
積が必要となる。
ット電圧を生成する場合、特開平５−９４５５２号公報
の回路では、このオフセット電圧を１対の不平衡差動対
により生成させるので、エミッタ面積比は１００：１と
なる。単位トランジスタにより形成する場合、この比を
正確に実現するためには「１００＋１＝１０１」個の単
位トランジスタが必要となる。よって、大きなチップ面
積が必要となる。
【００７３】他方、図１の回路において、ＶK＝ＶTｌｎ
（１００）のオフセット電圧を生成する場合、例えば、
Ｋ1＝Ｋ2＝１０となり、エミッタ面積比は１０：１とな
る。そして、１対の不平衡差動対当たり１０＋１＝１１
個の単位トランジスタで形成され、２対の不平衡差動対
では計２２個の単位トランジスタで形成される。よっ
て、上記公報の回路に対してチップ面積は約１／５とな
り、小さなチップ面積で実現される。
（１００）のオフセット電圧を生成する場合、例えば、
Ｋ1＝Ｋ2＝１０となり、エミッタ面積比は１０：１とな
る。そして、１対の不平衡差動対当たり１０＋１＝１１
個の単位トランジスタで形成され、２対の不平衡差動対
では計２２個の単位トランジスタで形成される。よっ
て、上記公報の回路に対してチップ面積は約１／５とな
り、小さなチップ面積で実現される。
【００７４】上記のように、図１の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧とオフセット電圧を加算した電圧が生成され
る。また、不平衡差動対のバイポーラ・トランジスタの
ベースが入力端子を形成するので、入力インピーダンス
を高めることができる。さらに、２つの不平衡差動対で
分配してオフセット電圧を生成するので、所望のオフセ
ット電圧を得るために必要なチップ面積を小さくするこ
とができる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧とオフセット電圧を加算した電圧が生成され
る。また、不平衡差動対のバイポーラ・トランジスタの
ベースが入力端子を形成するので、入力インピーダンス
を高めることができる。さらに、２つの不平衡差動対で
分配してオフセット電圧を生成するので、所望のオフセ
ット電圧を得るために必要なチップ面積を小さくするこ
とができる。
【００７５】なお、数式（６）の導出において、ｐｎｐ
型およびｎｐｎ型トランジスタの順方向直流電流増幅率
がαFP＝αFN＝１であると仮定している。この仮定が必
ずしも成立するとは限らない。もし仮定が成立しない場
合、すなわち、αFP≠αFNの場合、第１および第２の不
平衡差動対が生成するオフセット電圧の和（ＶK1＋
ＶK2）の値に誤差が生じる。しかし、この誤差は実用上
問題にならない程度である。
型およびｎｐｎ型トランジスタの順方向直流電流増幅率
がαFP＝αFN＝１であると仮定している。この仮定が必
ずしも成立するとは限らない。もし仮定が成立しない場
合、すなわち、αFP≠αFNの場合、第１および第２の不
平衡差動対が生成するオフセット電圧の和（ＶK1＋
ＶK2）の値に誤差が生じる。しかし、この誤差は実用上
問題にならない程度である。
【００７６】（第２の実施形態）図２は、本発明の第２
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【００７７】図２の電圧加算回路６は、エミッタ結合さ
れた２つのｐｎｐ型トランジスタＱ１ｂ，Ｑ２ｂ（エミ
ッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大きい定
数）により形成される第３不平衡差動対と、２つのｎｐ
ｎ型トランジスタＱ３ｂ，Ｑ４ｂ（エミッタ面積比は
１：Ｋ2、ただし、Ｋ2は１より大きい定数）により形成
される第４不平衡差動対と、２つの定電流源１ｂ，２ｂ
（いずれも電流値はＩ0）と、定電圧源３ｂ（電圧値：
ＶR）とを備えている。
れた２つのｐｎｐ型トランジスタＱ１ｂ，Ｑ２ｂ（エミ
ッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大きい定
数）により形成される第３不平衡差動対と、２つのｎｐ
ｎ型トランジスタＱ３ｂ，Ｑ４ｂ（エミッタ面積比は
１：Ｋ2、ただし、Ｋ2は１より大きい定数）により形成
される第４不平衡差動対と、２つの定電流源１ｂ，２ｂ
（いずれも電流値はＩ0）と、定電圧源３ｂ（電圧値：
ＶR）とを備えている。
【００７８】第３不平衡差動対を形成するトランジスタ
Ｑ１ｂ，Ｑ２ｂの共通接続されたエミッタは、定電流源
１ｂを介して電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１ｂのコレクタは、ダイオード接
続されたトランジスタＱ４ｂのコレクタに接続されてい
る。トランジスタＱ２ｂのコレクタは接地されている。
トランジスタＱ１ｂ，Ｑ２ｂのベースは、第１および第
２の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それらの端子
Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力され
る。
Ｑ１ｂ，Ｑ２ｂの共通接続されたエミッタは、定電流源
１ｂを介して電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１ｂのコレクタは、ダイオード接
続されたトランジスタＱ４ｂのコレクタに接続されてい
る。トランジスタＱ２ｂのコレクタは接地されている。
トランジスタＱ１ｂ，Ｑ２ｂのベースは、第１および第
２の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それらの端子
Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力され
る。
【００７９】第４不平衡差動対を形成するトランジスタ
Ｑ３ｂ，Ｑ４ｂの共通接続されたエミッタは、定電流源
２ｂを介して接地されている。トランジスタＱ３ｂのコ
レクタは、電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３ｂのベースは、第３入力端子Ｔ３
ｂを形成する。第４入力端子Ｔ４ｂは定電圧源３ｂを介
して接地され、第４入力端子Ｔ４ｂに定電圧源３ａの生
成する定電圧ＶRが印加される。第３および第４の入力
端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧Ｖ2が印加され、
トランジスタＱ３ｂのベースに定電圧ＶRを基準とする
第２入力電圧Ｖ2が入力される。
Ｑ３ｂ，Ｑ４ｂの共通接続されたエミッタは、定電流源
２ｂを介して接地されている。トランジスタＱ３ｂのコ
レクタは、電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３ｂのベースは、第３入力端子Ｔ３
ｂを形成する。第４入力端子Ｔ４ｂは定電圧源３ｂを介
して接地され、第４入力端子Ｔ４ｂに定電圧源３ａの生
成する定電圧ＶRが印加される。第３および第４の入力
端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧Ｖ2が印加され、
トランジスタＱ３ｂのベースに定電圧ＶRを基準とする
第２入力電圧Ｖ2が入力される。
【００８０】トランジスタＱ４ｂのベースは、第１出力
端子Ｔ５ｂを形成する。第２出力端子Ｔ６ｂは定電圧源
３ｂを介して接地され、第２出力端子Ｔ６ｂに定電圧源
３ｂの生成する基準電圧ＶRが印加される。第１および
第２の出力端子Ｔ５ｂ，Ｔ６ｂ間からトランジスタＱ４
ｂのベースに生成される基準電圧ＶRを基準とする出力
電圧ＶO1が出力される。
端子Ｔ５ｂを形成する。第２出力端子Ｔ６ｂは定電圧源
３ｂを介して接地され、第２出力端子Ｔ６ｂに定電圧源
３ｂの生成する基準電圧ＶRが印加される。第１および
第２の出力端子Ｔ５ｂ，Ｔ６ｂ間からトランジスタＱ４
ｂのベースに生成される基準電圧ＶRを基準とする出力
電圧ＶO1が出力される。
【００８１】次に、図２の電圧加算回路６の動作原理に
ついて説明する。
ついて説明する。
【００８２】図２において、第３不平衡差動対のトラン
ジスタＱ１ｂのコレクタ電流ＩC1bは、数式（９）で表
される。
ジスタＱ１ｂのコレクタ電流ＩC1bは、数式（９）で表
される。
【００８３】
【数９】
【００８４】ただし、αFPはｐｎｐ型トランジスタの順
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（１０）
で表される。
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（１０）
で表される。
【００８５】
【数１０】
【００８６】他方、第４不平衡差動対のトランジスタＱ
４ｂのコレクタ電流ＩC4bは、数式（１１）で表され
る。
４ｂのコレクタ電流ＩC4bは、数式（１１）で表され
る。
【００８７】
【数１１】
【００８８】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（１２）
で表される。
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（１２）
で表される。
【００８９】
【数１２】
【００９０】順方向直流電流増幅率αFP、αFNは十分
「１」に近いものと仮定し、αFP＝αFN＝１とすると、
トランジスタＱ１ｂとトランジスタＱ４ｂのコレクタ電
流ＩC1b，ＩC4bは等しくなる。数式（９），（１１）よ
り、数式（１３）が成立する。
「１」に近いものと仮定し、αFP＝αFN＝１とすると、
トランジスタＱ１ｂとトランジスタＱ４ｂのコレクタ電
流ＩC1b，ＩC4bは等しくなる。数式（９），（１１）よ
り、数式（１３）が成立する。
【００９１】
【数１３】
【００９２】上記数式（１３）が成立するためには、 Ｖ1−ＶK1＝−（Ｖ2−ＶO2−ＶK2） が成立しなければならない。したがって、出力電圧ＶO2
は、
は、
【００９３】
【数１４】
【００９４】と求められる。
【００９５】数式（１４）より、電圧加算回路６によ
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
【００９６】ここで、電圧加算回路６の出力電圧ＶO2に
含まれるオフセット電圧を−ＶKとすると、オフセット
−ＶKは −ＶK＝−ＶK1−ＶK2 と表される。
含まれるオフセット電圧を−ＶKとすると、オフセット
−ＶKは −ＶK＝−ＶK1−ＶK2 と表される。
【００９７】オフセット電圧−ＶK1，−ＶK2は、上記数
式（１０）、（１２）で表されるので、オフセット電圧
−ＶKは数式（１５）で表される。
式（１０）、（１２）で表されるので、オフセット電圧
−ＶKは数式（１５）で表される。
【００９８】
【数１５】
【００９９】数式（１５）より、第３および第４の不平
衡差動対により生成されるオフセット電圧−ＶKは、エ
ミッタ面積比を表す定数Ｋ1，Ｋ2の積で決定されること
が分かる。したがって、図１の第１実施形態の電圧加算
回路と同様に、比較的小さなチップ面積で必要なオフセ
ット電圧を得ることができる。
衡差動対により生成されるオフセット電圧−ＶKは、エ
ミッタ面積比を表す定数Ｋ1，Ｋ2の積で決定されること
が分かる。したがって、図１の第１実施形態の電圧加算
回路と同様に、比較的小さなチップ面積で必要なオフセ
ット電圧を得ることができる。
【０１００】上記のように、図２の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧とオフセット電圧を加算した電圧が生成され
る。そして、この回路で生成されるオフセット電圧は、
図１の電圧加算回路で生成されるオフセット電圧と絶対
値が等しく、且つ極性が異なる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧とオフセット電圧を加算した電圧が生成され
る。そして、この回路で生成されるオフセット電圧は、
図１の電圧加算回路で生成されるオフセット電圧と絶対
値が等しく、且つ極性が異なる。
【０１０１】また、図１の電圧加算回路と同様に、不平
衡差動対のバイポーラ・トランジスタのベースが入力端
子を形成するので、入力インピーダンスを高めることが
できる。さらに、２つの不平衡差動対で分配してオフセ
ット電圧を生成するので、所望のオフセット電圧を得る
ために必要なチップ面積を小さくすることができる。
衡差動対のバイポーラ・トランジスタのベースが入力端
子を形成するので、入力インピーダンスを高めることが
できる。さらに、２つの不平衡差動対で分配してオフセ
ット電圧を生成するので、所望のオフセット電圧を得る
ために必要なチップ面積を小さくすることができる。
【０１０２】（第３の実施形態）図３は、本発明の第３
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【０１０３】図３の電圧加算回路５は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ１１ａ，Ｑ１２ａ
（エミッタ面積比はＫ1：１、ただし、Ｋ1は１より大き
い定数）により形成される第１不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ１３ａ，Ｑ１４ａ（エミッタ面
積比はＫ2：１、ただし、Ｋ2は１より大きい定数）によ
り形成される第２不平衡差動対と、２つのｐｎｐ型トラ
ンジスタＱ１５ａ，Ｑ１６ａにより形成されるカレント
ミラー回路と、２つの定電流源１１ａ，１２ａ（いずれ
も電流値はＩ0）と、定電圧源１３ａ（電圧値：ＶR）と
を備えている。
れた２つのｎｐｎ型トランジスタＱ１１ａ，Ｑ１２ａ
（エミッタ面積比はＫ1：１、ただし、Ｋ1は１より大き
い定数）により形成される第１不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ１３ａ，Ｑ１４ａ（エミッタ面
積比はＫ2：１、ただし、Ｋ2は１より大きい定数）によ
り形成される第２不平衡差動対と、２つのｐｎｐ型トラ
ンジスタＱ１５ａ，Ｑ１６ａにより形成されるカレント
ミラー回路と、２つの定電流源１１ａ，１２ａ（いずれ
も電流値はＩ0）と、定電圧源１３ａ（電圧値：ＶR）と
を備えている。
【０１０４】第１不平衡差動対を形成するトランジスタ
Ｑ１１ａ，Ｑ１２ａの共通接続されたエミッタは、定電
流源１１ａを介して接地されている。トランジスタＱ１
１ａのコレクタは、トランジスタＱ１５ａのコレクタに
接続されている。トランジスタＱ１２ａのコレクタは、
電源線（電源電圧値：ＶCC）に接続されている。トラン
ジスタＱ１１ａ，Ｑ１２ａのベースは第１および第２の
入力端子Ｔ１ａ，Ｔ２ａを形成する。それらの端子Ｔ１
ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入力される。
Ｑ１１ａ，Ｑ１２ａの共通接続されたエミッタは、定電
流源１１ａを介して接地されている。トランジスタＱ１
１ａのコレクタは、トランジスタＱ１５ａのコレクタに
接続されている。トランジスタＱ１２ａのコレクタは、
電源線（電源電圧値：ＶCC）に接続されている。トラン
ジスタＱ１１ａ，Ｑ１２ａのベースは第１および第２の
入力端子Ｔ１ａ，Ｔ２ａを形成する。それらの端子Ｔ１
ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入力される。
【０１０５】第２不平衡差動対を形成するトランジスタ
Ｑ１３ａ，Ｑ１４ａの共通接続されたエミッタは、定電
流源１２ａを介して接地されている。トランジスタＱ１
３ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ１３ａのベースは、第３入
力端子Ｔ３ａを形成する。第４入力端子Ｔ４ａは定電圧
源１３ａを介して接地され、第４入力端子Ｔ４ａに定電
圧源１３ａの生成する定電圧ＶRが印加される。第３お
よび第４の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ
2が印加され、トランジスタＱ１３ａのベースに定電圧
ＶRを基準とする第２入力電圧Ｖ2が入力される。
Ｑ１３ａ，Ｑ１４ａの共通接続されたエミッタは、定電
流源１２ａを介して接地されている。トランジスタＱ１
３ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ１３ａのベースは、第３入
力端子Ｔ３ａを形成する。第４入力端子Ｔ４ａは定電圧
源１３ａを介して接地され、第４入力端子Ｔ４ａに定電
圧源１３ａの生成する定電圧ＶRが印加される。第３お
よび第４の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ
2が印加され、トランジスタＱ１３ａのベースに定電圧
ＶRを基準とする第２入力電圧Ｖ2が入力される。
【０１０６】トランジスタＱ１４ａはダイオード接続さ
れ、そのコレクタはトランジスタＱ１６ａのコレクタに
接続されている。トランジスタＱ１４ａのベースは、出
力端子Ｔ５ａを形成する。第２出力端子Ｔ６ａは定電圧
源１３ａを介して接地され、第２出力端子Ｔ６ａに定電
圧源１３ａの生成する定電圧ＶRが印加される。第１お
よび第２の出力端子Ｔ５ａ，Ｔ６ａからトランジスタＱ
１４ａのベースに生成される定電圧ＶRを基準とする出
力電圧ＶO1が出力される。
れ、そのコレクタはトランジスタＱ１６ａのコレクタに
接続されている。トランジスタＱ１４ａのベースは、出
力端子Ｔ５ａを形成する。第２出力端子Ｔ６ａは定電圧
源１３ａを介して接地され、第２出力端子Ｔ６ａに定電
圧源１３ａの生成する定電圧ＶRが印加される。第１お
よび第２の出力端子Ｔ５ａ，Ｔ６ａからトランジスタＱ
１４ａのベースに生成される定電圧ＶRを基準とする出
力電圧ＶO1が出力される。
【０１０７】カレントミラー回路を形成するトランジス
タＱ１５ａ，Ｑ１６ａのベースは共通接続され、それら
のコレクタは電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１５ａはダイオード接続されてい
る。
タＱ１５ａ，Ｑ１６ａのベースは共通接続され、それら
のコレクタは電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１５ａはダイオード接続されてい
る。
【０１０８】次に、図３の電圧加算回路５の動作原理に
ついて説明する。
ついて説明する。
【０１０９】図３において、第１不平衡差動対のトラン
ジスタＱ１１ａのコレクタ電流ＩC11aは、数式（１６）
で表される。
ジスタＱ１１ａのコレクタ電流ＩC11aは、数式（１６）
で表される。
【０１１０】
【数１６】
【０１１１】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（１７）で
表される。
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（１７）で
表される。
【０１１２】
【数１７】
【０１１３】他方、第２不平衡差動対のトランジスタＱ
１４ａのコレクタ電流ＩC14aは、数式（１８）で表され
る。
１４ａのコレクタ電流ＩC14aは、数式（１８）で表され
る。
【０１１４】
【数１８】
【０１１５】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（１９）で
表される。
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（１９）で
表される。
【０１１６】
【数１９】
【０１１７】トランジスタＱ１１ａのコレクタ電流Ｉ
C11aは、トランジスタＱ１５ａ，Ｑ１６ａの形成するカ
レントミラー回路を介してトランジスタＱ１４ａのコレ
クタに流れる。このため、トランジスタＱ１１ａとトラ
ンジスタＱ１４ａのコレクタ電流ＩC11a，ＩC14aは等し
くなる。数式（１６），（１８）より、数式（２０）が
成立する。
C11aは、トランジスタＱ１５ａ，Ｑ１６ａの形成するカ
レントミラー回路を介してトランジスタＱ１４ａのコレ
クタに流れる。このため、トランジスタＱ１１ａとトラ
ンジスタＱ１４ａのコレクタ電流ＩC11a，ＩC14aは等し
くなる。数式（１６），（１８）より、数式（２０）が
成立する。
【０１１８】
【数２０】
【０１１９】上記数式（２０）が成立するためには、 Ｖ1＋ＶK1＝−（Ｖ2−ＶO1＋ＶK2） が成立しなければならない。したがって、出力電圧ＶO1
は、
は、
【０１２０】
【数２１】
【０１２１】と求められる。
【０１２２】数式（２１）より、電圧加算回路５によ
り、第１および第２の入力電圧Ｖ1，Ｖ2と第１および第
２の不平衡差動対の生成するオフセット電圧ＶK1、ＶK2
とを加算した電圧が得られることが分かる。
り、第１および第２の入力電圧Ｖ1，Ｖ2と第１および第
２の不平衡差動対の生成するオフセット電圧ＶK1、ＶK2
とを加算した電圧が得られることが分かる。
【０１２３】上記のように、図３の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、図１および図２の電圧加算回路と同様
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、図１および図２の電圧加算回路と同様
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
【０１２４】図３の電圧加算回路では、第１および第２
の不平衡差動対を同一の導電型（ｎｐｎ型）のトランジ
スタにより形成している。よって、図１および図２の電
圧加算回路において生じ得る誤差、すなわち、順方向直
流電流増幅率に起因するオフセット電圧の誤差を生じる
ことがない。また、トランジスタＱ１１ａのコレクタ電
流をカレントミラー回路で折り返すよう構成している。
このため、図１および図２の電圧加算回路に比べて電源
線から接地までの縦積みされたトランジスタの段数を少
なくできるので、電源電圧を低くできる。
の不平衡差動対を同一の導電型（ｎｐｎ型）のトランジ
スタにより形成している。よって、図１および図２の電
圧加算回路において生じ得る誤差、すなわち、順方向直
流電流増幅率に起因するオフセット電圧の誤差を生じる
ことがない。また、トランジスタＱ１１ａのコレクタ電
流をカレントミラー回路で折り返すよう構成している。
このため、図１および図２の電圧加算回路に比べて電源
線から接地までの縦積みされたトランジスタの段数を少
なくできるので、電源電圧を低くできる。
【０１２５】（第４の実施形態）図４は、本発明の第４
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【０１２６】図４の電圧加算回路６は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ１１ｂ，Ｑ１２ｂ
（エミッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大き
い定数）により形成される第３不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ１３ｂ，Ｑ１４ｂ（エミッタ面
積比は１：Ｋ2、ただし、Ｋ2は１より大きい定数）によ
り形成される第４不平衡差動対と、２つのｐｎｐ型トラ
ンジスタＱ１５ｂ，Ｑ１６ｂにより形成されるカレント
ミラー回路と、２つの定電流源１１ｂ，１２ｂ（いずれ
も電流値はＩ0）と、定電圧源１３ｂ（電圧値：ＶR）と
を備えている。
れた２つのｎｐｎ型トランジスタＱ１１ｂ，Ｑ１２ｂ
（エミッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大き
い定数）により形成される第３不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ１３ｂ，Ｑ１４ｂ（エミッタ面
積比は１：Ｋ2、ただし、Ｋ2は１より大きい定数）によ
り形成される第４不平衡差動対と、２つのｐｎｐ型トラ
ンジスタＱ１５ｂ，Ｑ１６ｂにより形成されるカレント
ミラー回路と、２つの定電流源１１ｂ，１２ｂ（いずれ
も電流値はＩ0）と、定電圧源１３ｂ（電圧値：ＶR）と
を備えている。
【０１２７】第３不平衡差動対を形成するトランジスタ
Ｑ１１ｂ，Ｑ１２ｂの共通接続されたエミッタは、定電
流源１１ｂを介して接地されている。トランジスタＱ１
１ｂのコレクタは、トランジスタＱ１５ｂのコレクタに
接続されている。トランジスタＱ１２ｂのコレクタは、
電源線（電源電圧値：ＶCC）に接続されている。トラン
ジスタＱ１１ｂ，Ｑ１２ｂのベースは、第１および第２
の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それらの端子Ｔ
１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力される。
Ｑ１１ｂ，Ｑ１２ｂの共通接続されたエミッタは、定電
流源１１ｂを介して接地されている。トランジスタＱ１
１ｂのコレクタは、トランジスタＱ１５ｂのコレクタに
接続されている。トランジスタＱ１２ｂのコレクタは、
電源線（電源電圧値：ＶCC）に接続されている。トラン
ジスタＱ１１ｂ，Ｑ１２ｂのベースは、第１および第２
の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それらの端子Ｔ
１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力される。
【０１２８】第４不平衡差動対を形成するトランジスタ
Ｑ１３ｂ，Ｑ１４ｂの共通接続されたエミッタは、定電
流源１２ｂを介して接地されている。トランジスタＱ１
３ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ１３ｂのベースは、第３入
力端子Ｔ３ｂを形成する。第４入力端子Ｔ４ｂは定電圧
源１３ｂを介して接地され、第４入力端子Ｔ４ｂに定電
圧源１３ｂの生成する基準電圧ＶRが印加される。第３
および第４の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧
Ｖ2が印加され、トランジスタＱ１３ｂのベースに基準
電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
Ｑ１３ｂ，Ｑ１４ｂの共通接続されたエミッタは、定電
流源１２ｂを介して接地されている。トランジスタＱ１
３ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ１３ｂのベースは、第３入
力端子Ｔ３ｂを形成する。第４入力端子Ｔ４ｂは定電圧
源１３ｂを介して接地され、第４入力端子Ｔ４ｂに定電
圧源１３ｂの生成する基準電圧ＶRが印加される。第３
および第４の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧
Ｖ2が印加され、トランジスタＱ１３ｂのベースに基準
電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
【０１２９】トランジスタＱ１４ａはダイオード接続さ
れ、そのコレクタはトランジスタＱ１６ｂのコレクタに
接続されている。トランジスタＱ１４ｂのベースは、出
力端子Ｔ５ｂを形成する。第２出力端子Ｔ６ｂは定電圧
源１３ｂを介して接地され、第２出力端子Ｔ６ｂに定電
圧源１３ｂの生成する基準電圧ＶRが印加される。第１
および第２の出力端子Ｔ５ｂ，Ｔ６ｂからトランジスタ
Ｑ１４ｂのベースに生成される基準電圧ＶRを基準とす
る出力電圧ＶO2が出力される。
れ、そのコレクタはトランジスタＱ１６ｂのコレクタに
接続されている。トランジスタＱ１４ｂのベースは、出
力端子Ｔ５ｂを形成する。第２出力端子Ｔ６ｂは定電圧
源１３ｂを介して接地され、第２出力端子Ｔ６ｂに定電
圧源１３ｂの生成する基準電圧ＶRが印加される。第１
および第２の出力端子Ｔ５ｂ，Ｔ６ｂからトランジスタ
Ｑ１４ｂのベースに生成される基準電圧ＶRを基準とす
る出力電圧ＶO2が出力される。
【０１３０】カレントミラー回路を形成するトランジス
タＱ１５ｂ，Ｑ１６ｂのベースは共通接続され、それら
のコレクタは電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１５ｂはダイオード接続されてい
る。
タＱ１５ｂ，Ｑ１６ｂのベースは共通接続され、それら
のコレクタは電源線（電源電圧値：ＶCC）に接続されて
いる。トランジスタＱ１５ｂはダイオード接続されてい
る。
【０１３１】次に、図４の電圧加算回路６の動作原理に
ついて説明する。
ついて説明する。
【０１３２】図４において、第３不平衡差動対のトラン
ジスタＱ１１ｂのコレクタ電流ＩC11bは、数式（２２）
で表される。
ジスタＱ１１ｂのコレクタ電流ＩC11bは、数式（２２）
で表される。
【０１３３】
【数２２】
【０１３４】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（２３）
で表される。
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（２３）
で表される。
【０１３５】
【数２３】
【０１３６】他方、第４不平衡差動対のトランジスタＱ
１４ｂのコレクタ電流ＩC14bは、数式（２４）で表され
る。
１４ｂのコレクタ電流ＩC14bは、数式（２４）で表され
る。
【０１３７】
【数２４】
【０１３８】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（２５）
で表される。
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（２５）
で表される。
【０１３９】
【数２５】
【０１４０】トランジスタＱ１１ｂのコレクタ電流Ｉ
C11bは、トランジスタＱ１５ｂ，Ｑ１６ｂの形成するカ
レントミラー回路を介してトランジスタＱ１４ｂのコレ
クタに流れる。このため、トランジスタＱ１１ｂとトラ
ンジスタＱ１４ｂのコレクタ電流ＩC11b，ＩC14bは等し
くなる。数式（２２），（２４）より、数式（２６）が
成立する。
C11bは、トランジスタＱ１５ｂ，Ｑ１６ｂの形成するカ
レントミラー回路を介してトランジスタＱ１４ｂのコレ
クタに流れる。このため、トランジスタＱ１１ｂとトラ
ンジスタＱ１４ｂのコレクタ電流ＩC11b，ＩC14bは等し
くなる。数式（２２），（２４）より、数式（２６）が
成立する。
【０１４１】
【数２６】
【０１４２】上記数式（２０）が成立するためには、 Ｖ1−ＶK1＝−（Ｖ2−ＶO2−ＶK2） が成立しなければならない。したがって、出力電圧ＶO2
は、
は、
【０１４３】
【数２７】
【０１４４】と求められる。
【０１４５】数式（２７）より、電圧加算回路６によ
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
【０１４６】上記のように、図４の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、この回路で生成される２つのオフセッ
ト電圧は、図３の電圧加算回路で生成される２つのオフ
セット電圧と絶対値が等しく、且つ極性が異なる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、この回路で生成される２つのオフセッ
ト電圧は、図３の電圧加算回路で生成される２つのオフ
セット電圧と絶対値が等しく、且つ極性が異なる。
【０１４７】また、図１〜図３の電圧加算回路と同様
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
【０１４８】図４の電圧加算回路６では、第３および第
４の不平衡差動対を同一の導電型（ｎｐｎ型）のトラン
ジスタにより形成している。よって、図１および図２の
電圧加算回路で生じ得る誤差、すなわち、順方向直流電
流増幅率に起因するオフセット電圧の誤差が生じない。
また、トランジスタＱ１１ｂのコレクタ電流をカレント
ミラー回路で折り返すよう構成している。よって、図１
および図２の電圧加算回路に比べて電源線から接地まで
の縦積みされたトランジスタの段数を少なくできるの
で、電源電圧を低くできる。
４の不平衡差動対を同一の導電型（ｎｐｎ型）のトラン
ジスタにより形成している。よって、図１および図２の
電圧加算回路で生じ得る誤差、すなわち、順方向直流電
流増幅率に起因するオフセット電圧の誤差が生じない。
また、トランジスタＱ１１ｂのコレクタ電流をカレント
ミラー回路で折り返すよう構成している。よって、図１
および図２の電圧加算回路に比べて電源線から接地まで
の縦積みされたトランジスタの段数を少なくできるの
で、電源電圧を低くできる。
【０１４９】（第５の実施形態）図５は、本発明の第５
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【０１５０】図５の電圧加算回路５は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ２１ａ，Ｑ２２ａ
（エミッタ面積比はＫ1：１、ただし、Ｋ1は１より大き
い定数）により形成される第１不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ２３ａ，Ｑ２４ａ（エミッタ面
積比はＫ2：１、ただし、Ｋ2は１より大きい定数）によ
り形成される第２不平衡差動対と、３つの定電流源２１
ａ，２２ａ，２４ａ（いずれも電流値はＩ0）と、定電
圧源２３ａ（電圧値：ＶR）とを備えている。
れた２つのｎｐｎ型トランジスタＱ２１ａ，Ｑ２２ａ
（エミッタ面積比はＫ1：１、ただし、Ｋ1は１より大き
い定数）により形成される第１不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ２３ａ，Ｑ２４ａ（エミッタ面
積比はＫ2：１、ただし、Ｋ2は１より大きい定数）によ
り形成される第２不平衡差動対と、３つの定電流源２１
ａ，２２ａ，２４ａ（いずれも電流値はＩ0）と、定電
圧源２３ａ（電圧値：ＶR）とを備えている。
【０１５１】第１不平衡差動対を形成するトランジスタ
Ｑ２１ａ，Ｑ２２ａの共通接続されたエミッタは、定電
流源２１ａを介して接地されている。トランジスタＱ２
１ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２２ａとトランジスタＱ２
４ａのコレクタは共通接続され、さらに定電流源２４ａ
を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ２１ａ，Ｑ２２ａのベースは、第１
および第２の入力端子Ｔ１ａ，Ｔ２ａを形成する。それ
らの端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入
力される。
Ｑ２１ａ，Ｑ２２ａの共通接続されたエミッタは、定電
流源２１ａを介して接地されている。トランジスタＱ２
１ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２２ａとトランジスタＱ２
４ａのコレクタは共通接続され、さらに定電流源２４ａ
を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ２１ａ，Ｑ２２ａのベースは、第１
および第２の入力端子Ｔ１ａ，Ｔ２ａを形成する。それ
らの端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が差動入
力される。
【０１５２】第２不平衡差動対を形成するトランジスタ
Ｑ２３ａ，Ｑ２４ａの共通接続されたエミッタは、定電
流源２２ａを介して接地されている。トランジスタＱ２
３ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２３ａのベースは、第３入
力端子Ｔ３ａを形成する。第４入力端子Ｔ４ａは定電圧
源２３ａを介して接地され、第４入力端子Ｔ４ａに定電
圧源２３ａの生成する基準電圧ＶRが印加される。第３
および第４の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧
Ｖ2が印加され、トランジスタＱ２３ａのベースに基準
電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
Ｑ２３ａ，Ｑ２４ａの共通接続されたエミッタは、定電
流源２２ａを介して接地されている。トランジスタＱ２
３ａのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２３ａのベースは、第３入
力端子Ｔ３ａを形成する。第４入力端子Ｔ４ａは定電圧
源２３ａを介して接地され、第４入力端子Ｔ４ａに定電
圧源２３ａの生成する基準電圧ＶRが印加される。第３
および第４の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧
Ｖ2が印加され、トランジスタＱ２３ａのベースに基準
電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
【０１５３】トランジスタＱ２４ａはダイオード接続さ
れ、そのベースは出力端子Ｔ５ａを形成する。第２出力
端子Ｔ６ａは定電圧源２３ａを介して接地され、第２出
力端子Ｔ６ａに定電圧源２３ａの生成する基準電圧ＶR
が印加される。第１および第２の出力端子Ｔ５ａ，Ｔ６
ａ間からトランジスタＱ２４ａのベースに生成される基
準電圧ＶRを基準とする出力電圧ＶO1が出力される。
れ、そのベースは出力端子Ｔ５ａを形成する。第２出力
端子Ｔ６ａは定電圧源２３ａを介して接地され、第２出
力端子Ｔ６ａに定電圧源２３ａの生成する基準電圧ＶR
が印加される。第１および第２の出力端子Ｔ５ａ，Ｔ６
ａ間からトランジスタＱ２４ａのベースに生成される基
準電圧ＶRを基準とする出力電圧ＶO1が出力される。
【０１５４】次に、図５の電圧加算回路５の動作原理に
ついて説明する。
ついて説明する。
【０１５５】図５において、第１不平衡差動対のトラン
ジスタＱ２１ａのコレクタ電流ＩC21aは、数式（２８）
で表される。
ジスタＱ２１ａのコレクタ電流ＩC21aは、数式（２８）
で表される。
【０１５６】
【数２８】
【０１５７】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（２９）で
表される。
方向直流電流増幅率である。また、ＶK1は第１不平衡差
動対の生成するオフセット電圧であり、数式（２９）で
表される。
【０１５８】
【数２９】
【０１５９】他方、第２不平衡差動対のトランジスタＱ
２４ａのコレクタ電流ＩC24aは、数式（３０）で表され
る。
２４ａのコレクタ電流ＩC24aは、数式（３０）で表され
る。
【０１６０】
【数３０】
【０１６１】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（３１）で
表される。
方向直流電流増幅率である。また、ＶK2は第２不平衡差
動対の生成するオフセット電圧であり、数式（３１）で
表される。
【０１６２】
【数３１】
【０１６３】定電流源２４ａは、トランジスタＱ２２
ａ，Ｑ２４ａに共通の負荷として動作する。このため、
トランジスタＱ２２ａとトランジスタＱ２４ａのコレク
タ電流ＩC22a，ＩC24aは互いに差動電流となり、コレク
タ電流ＩC22a，ＩC24aとの間に数式（３２）が成立す
る。
ａ，Ｑ２４ａに共通の負荷として動作する。このため、
トランジスタＱ２２ａとトランジスタＱ２４ａのコレク
タ電流ＩC22a，ＩC24aは互いに差動電流となり、コレク
タ電流ＩC22a，ＩC24aとの間に数式（３２）が成立す
る。
【０１６４】
【数３２】
【０１６５】他方、第１不平衡差動対を形成するトラン
ジスタＱ２１ａ，Ｑ２２ａのコレクタ電流ＩC21a，Ｉ
C22aは互いに差動電流となり、コレクタ電流ＩC21a，Ｉ
C22aとの間に数式（３３）が成立する。
ジスタＱ２１ａ，Ｑ２２ａのコレクタ電流ＩC21a，Ｉ
C22aは互いに差動電流となり、コレクタ電流ＩC21a，Ｉ
C22aとの間に数式（３３）が成立する。
【０１６６】
【数３３】
【０１６７】上記数式（３２），（３３）より、 ＩC21a＝ＩC24a が成立する。したがって、数式（２８），（３０）よ
り、数式（３４）が成立する。
り、数式（３４）が成立する。
【０１６８】
【数３４】
【０１６９】上記数式（３４）が成立するためには、 Ｖ1＋ＶK1＝−（Ｖ2−ＶO1＋ＶK2） が成立しなければならない。したがって、出力電圧ＶO1
は、
は、
【０１７０】
【数３５】
【０１７１】と求められる。
【０１７２】数式（３５）より、電圧加算回路５によ
り、第１および第２の入力電圧Ｖ1，Ｖ2と第１および第
２の不平衡差動対の生成するオフセット電圧ＶK1、ＶK2
とを加算した電圧が得られることが分かる。
り、第１および第２の入力電圧Ｖ1，Ｖ2と第１および第
２の不平衡差動対の生成するオフセット電圧ＶK1、ＶK2
とを加算した電圧が得られることが分かる。
【０１７３】上記のように、図５の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、図１〜図４の電圧加算回路と同様に、
不平衡差動対のベースが入力端子を形成するので、入力
インピーダンスを高めることができる。さらに、２つの
不平衡差動対で分配してオフセット電圧を生成するの
で、所望のオフセット電圧を得るために必要なチップ面
積を小さくすることができる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、図１〜図４の電圧加算回路と同様に、
不平衡差動対のベースが入力端子を形成するので、入力
インピーダンスを高めることができる。さらに、２つの
不平衡差動対で分配してオフセット電圧を生成するの
で、所望のオフセット電圧を得るために必要なチップ面
積を小さくすることができる。
【０１７４】図５の電圧加算回路では、第１および第２
の不平衡差動対を同一の導電型（ｎｐｎ型）のトランジ
スタにより形成している。よって、図１および図２の電
圧加算回路で生じ得る誤差、すなわち、順方向直流電流
増幅率の差に起因するオフセット電圧の誤差が生じな
い。また、図１および図２の電圧加算回路に比べて電源
線から接地までの縦積みされたトランジスタの段数を少
なくできるので、電源電圧を低くできる。そして、ｎｐ
ｎ型トランジスタのみにより構成され、その信号経路に
ｐｎｐ型トランジスタを含まないので、図１〜図４の電
圧加算回路に比べ周波数特性が良好となる。
の不平衡差動対を同一の導電型（ｎｐｎ型）のトランジ
スタにより形成している。よって、図１および図２の電
圧加算回路で生じ得る誤差、すなわち、順方向直流電流
増幅率の差に起因するオフセット電圧の誤差が生じな
い。また、図１および図２の電圧加算回路に比べて電源
線から接地までの縦積みされたトランジスタの段数を少
なくできるので、電源電圧を低くできる。そして、ｎｐ
ｎ型トランジスタのみにより構成され、その信号経路に
ｐｎｐ型トランジスタを含まないので、図１〜図４の電
圧加算回路に比べ周波数特性が良好となる。
【０１７５】（第６の実施形態）図６は、本発明の第６
実施形態の電圧加算回路を示す。
実施形態の電圧加算回路を示す。
【０１７６】図６の電圧加算回路６は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ２１ｂ，Ｑ２２ｂ
（エミッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大き
い定数）により形成される第３不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ２３ｂ，Ｑ２４ｂ（エミッタ面
積比は１：Ｋ2、ただし、Ｋ2は１より大きい定数）によ
り形成される第３不平衡差動対と、３つの定電流源２１
ｂ，２２ｂ，２４ｂ（いずれも電流値はＩ0）と、定電
圧源２３ｂ（電圧値：ＶR）とを備えている。
れた２つのｎｐｎ型トランジスタＱ２１ｂ，Ｑ２２ｂ
（エミッタ面積比は１：Ｋ1、ただし、Ｋ1は１より大き
い定数）により形成される第３不平衡差動対と、２つの
ｎｐｎ型トランジスタＱ２３ｂ，Ｑ２４ｂ（エミッタ面
積比は１：Ｋ2、ただし、Ｋ2は１より大きい定数）によ
り形成される第３不平衡差動対と、３つの定電流源２１
ｂ，２２ｂ，２４ｂ（いずれも電流値はＩ0）と、定電
圧源２３ｂ（電圧値：ＶR）とを備えている。
【０１７７】第３不平衡差動対を形成するトランジスタ
Ｑ２１ｂ，Ｑ２２ｂの共通接続されたエミッタは、定電
流源２１ｂを介して接地されている。トランジスタＱ２
１ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２２ｂとトランジスタＱ２
４ｂのコレクタは共通接続され、さらに定電流源２４ｂ
を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ２１ｂ，Ｑ２２ｂのベースは第１お
よび第２の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それら
の端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力
される。
Ｑ２１ｂ，Ｑ２２ｂの共通接続されたエミッタは、定電
流源２１ｂを介して接地されている。トランジスタＱ２
１ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２２ｂとトランジスタＱ２
４ｂのコレクタは共通接続され、さらに定電流源２４ｂ
を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ２１ｂ，Ｑ２２ｂのベースは第１お
よび第２の入力端子Ｔ１ｂ，Ｔ２ｂを形成する。それら
の端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が差動入力
される。
【０１７８】第４不平衡差動対を形成するトランジスタ
Ｑ２３ｂ，Ｑ２４ｂの共通接続されたエミッタは、定電
流源２２ｂを介して接地されている。トランジスタＱ２
３ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２３ｂのベースは、第３入
力端子Ｔ３ｂを形成する。第４入力端子Ｔ４ｂは、定電
圧源２３ｂを介して接地され、第４入力端子Ｔ４ｂに定
電圧源２３ｂの生成する基準電圧ＶRが印加される。第
３および第４の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電
圧Ｖ2が印加され、トランジスタＱ２３ｂのベースに基
準電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
Ｑ２３ｂ，Ｑ２４ｂの共通接続されたエミッタは、定電
流源２２ｂを介して接地されている。トランジスタＱ２
３ｂのコレクタは、電源線（電源電圧値：ＶCC）に接続
されている。トランジスタＱ２３ｂのベースは、第３入
力端子Ｔ３ｂを形成する。第４入力端子Ｔ４ｂは、定電
圧源２３ｂを介して接地され、第４入力端子Ｔ４ｂに定
電圧源２３ｂの生成する基準電圧ＶRが印加される。第
３および第４の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電
圧Ｖ2が印加され、トランジスタＱ２３ｂのベースに基
準電圧ＶRを基準とする第２入力電圧Ｖ2が入力される。
【０１７９】トランジスタＱ２４ｂはダイオード接続さ
れ、そのベースは出力端子Ｔ５ｂを形成する。第２出力
端子Ｔ６ｂは定電圧源２３ｂを介して接地され、第２出
力端子Ｔ６ｂに定電圧源２３ｂの生成する基準電圧ＶR
が印加される。第１および第２の出力端子Ｔ５ｂ，Ｔ６
ｂ間からトランジスタＱ２４ｂのベースに生成される基
準電圧ＶRを基準とする出力電圧ＶO2が出力される。
れ、そのベースは出力端子Ｔ５ｂを形成する。第２出力
端子Ｔ６ｂは定電圧源２３ｂを介して接地され、第２出
力端子Ｔ６ｂに定電圧源２３ｂの生成する基準電圧ＶR
が印加される。第１および第２の出力端子Ｔ５ｂ，Ｔ６
ｂ間からトランジスタＱ２４ｂのベースに生成される基
準電圧ＶRを基準とする出力電圧ＶO2が出力される。
【０１８０】次に、図６の電圧加算回路６の動作原理に
ついて説明する。
ついて説明する。
【０１８１】図６において、第３不平衡差動対のトラン
ジスタＱ２１ｂのコレクタ電流ＩC21bは、数式（３６）
で表される。
ジスタＱ２１ｂのコレクタ電流ＩC21bは、数式（３６）
で表される。
【０１８２】
【数３６】
【０１８３】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（３７）
で表される。
方向直流電流増幅率である。また、−ＶK1は第３不平衡
差動対の生成するオフセット電圧であり、数式（３７）
で表される。
【０１８４】
【数３７】
【０１８５】他方、第４不平衡差動対のトランジスタＱ
２４ｂのコレクタ電流ＩC24bは、数式（３８）で表され
る。
２４ｂのコレクタ電流ＩC24bは、数式（３８）で表され
る。
【０１８６】
【数３８】
【０１８７】ただし、αFNはｎｐｎ型トランジスタの順
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（３９）
で表される。
方向直流電流増幅率である。また、−ＶK2は第４不平衡
差動対の生成するオフセット電圧であり、数式（３９）
で表される。
【０１８８】
【数３９】
【０１８９】定電流源２４ｂは、トランジスタＱ２２
ｂ，Ｑ２４ｂに共通の負荷として動作する。このため、
トランジスタＱ２２ｂとトランジスタＱ２４ｂのコレク
タ電流ＩC22b，ＩC24bは互いに差動電流となり、コレク
タ電流ＩC22b，ＩC24bとの間に数式（４０）が成立す
る。
ｂ，Ｑ２４ｂに共通の負荷として動作する。このため、
トランジスタＱ２２ｂとトランジスタＱ２４ｂのコレク
タ電流ＩC22b，ＩC24bは互いに差動電流となり、コレク
タ電流ＩC22b，ＩC24bとの間に数式（４０）が成立す
る。
【０１９０】
【数４０】
【０１９１】他方、第３不平衡差動対を形成するトラン
ジスタＱ２１ｂ，Ｑ２２ｂのコレクタ電流ＩC21b，Ｉ
C22bは互いに差動電流となり、コレクタ電流ＩC21b，Ｉ
C22bとの間に数式（４１）が成立する。
ジスタＱ２１ｂ，Ｑ２２ｂのコレクタ電流ＩC21b，Ｉ
C22bは互いに差動電流となり、コレクタ電流ＩC21b，Ｉ
C22bとの間に数式（４１）が成立する。
【０１９２】
【数４１】
【０１９３】上記数式（４０），（４１）より、 ＩC21b＝ＩC24b が成立する。したがって、数式（３６），（３８）よ
り、数式（４２）が成立する。
り、数式（４２）が成立する。
【０１９４】
【数４２】
【０１９５】上記数式（４２）が成立するためには、 Ｖ1−ＶK1＝−（Ｖ2−ＶO2−ＶK2） が成立しなければならない。したがって、出力電圧ＶO2
は、
は、
【０１９６】
【数４３】
【０１９７】と求められる。
【０１９８】数式（４３）より、電圧加算回路６によ
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
り、第１および第２の入力電圧Ｖ1，Ｖ2と第３および第
４の不平衡差動対の生成するオフセット電圧−ＶK1、−
ＶK2とを加算した電圧が得られることが分かる。
【０１９９】上記のように、図６の電圧加算回路によれ
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、この回路で生成される２つのオフセッ
ト電圧は、図５の電圧加算回路で生成される２つのオフ
セット電圧と絶対値が等しく、且つ極性が異なる。
ば、オフセット電圧が生成され、それと同時に、２つの
入力電圧と２つのオフセット電圧を加算した電圧が生成
される。そして、この回路で生成される２つのオフセッ
ト電圧は、図５の電圧加算回路で生成される２つのオフ
セット電圧と絶対値が等しく、且つ極性が異なる。
【０２００】また、図１〜図５の電圧加算回路と同様
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
に、不平衡差動対のベースが入力端子を形成するので、
入力インピーダンスを高めることができる。さらに、２
つの不平衡差動対で分配してオフセット電圧を生成する
ので、所望のオフセット電圧を得るために必要なチップ
面積を小さくすることができる。
【０２０１】図６の電圧加算回路６では、第３および第
４の不平衡差動対を同一の導電型（ｎｐｎ型）のトラン
ジスタにより形成している。よって、図１および図２の
電圧加算回路で生じ得る誤差、すなわち、トランジスタ
の順方向直流電流増幅率の差に起因するオフセット電圧
の誤差が生じない。また、図１および図２の電圧加算回
路に比べて電源線から接地までの縦積みされたトランジ
スタの段数を少なくできるので、電源電圧を低くでき
る。そして、ｎｐｎ型トランジスタのみにより構成さ
れ、その信号経路にｐｎｐ型トランジスタを含まないの
で、図１〜図４の電圧加算回路に比べ周波数特性が良好
となる。
４の不平衡差動対を同一の導電型（ｎｐｎ型）のトラン
ジスタにより形成している。よって、図１および図２の
電圧加算回路で生じ得る誤差、すなわち、トランジスタ
の順方向直流電流増幅率の差に起因するオフセット電圧
の誤差が生じない。また、図１および図２の電圧加算回
路に比べて電源線から接地までの縦積みされたトランジ
スタの段数を少なくできるので、電源電圧を低くでき
る。そして、ｎｐｎ型トランジスタのみにより構成さ
れ、その信号経路にｐｎｐ型トランジスタを含まないの
で、図１〜図４の電圧加算回路に比べ周波数特性が良好
となる。
【０２０２】（第７の実施形態）図７は、本発明の第７
実施形態のバイポーラ乗算回路を示す。
実施形態のバイポーラ乗算回路を示す。
【０２０３】図７の回路は、第１〜第４の電圧加算器５
Ａ，６Ａ，５Ｂ，６Ｂと、第１〜第４の平衡差動対を含
む乗算器コア回路３０とを備えている。第１〜第４の電
圧加算器５Ａ，６Ａ，５Ｂ，６Ｂは、乗算器コア回路３
０の入力回路を構成する。
Ａ，６Ａ，５Ｂ，６Ｂと、第１〜第４の平衡差動対を含
む乗算器コア回路３０とを備えている。第１〜第４の電
圧加算器５Ａ，６Ａ，５Ｂ，６Ｂは、乗算器コア回路３
０の入力回路を構成する。
【０２０４】第１および第３のバイポーラ乗算回路５
Ａ，５Ｂは、図１の第１実施形態の電圧加算回路５、ま
たは図３の第３実施形態の電圧加算回路５、あるいは図
５の第５実施形態の電圧加算回路５のいずれかにより構
成される。そして、第１および第３の電圧加算乗算回路
５Ａ，５Ｂは、第１〜第４の入力端子Ｔ１ａ，Ｔ２ａ，
Ｔ３ａ，Ｔ４ａと、第１および第２の出力端子Ｔ５ａ，
Ｔ６ａとをそれぞれに備えている。
Ａ，５Ｂは、図１の第１実施形態の電圧加算回路５、ま
たは図３の第３実施形態の電圧加算回路５、あるいは図
５の第５実施形態の電圧加算回路５のいずれかにより構
成される。そして、第１および第３の電圧加算乗算回路
５Ａ，５Ｂは、第１〜第４の入力端子Ｔ１ａ，Ｔ２ａ，
Ｔ３ａ，Ｔ４ａと、第１および第２の出力端子Ｔ５ａ，
Ｔ６ａとをそれぞれに備えている。
【０２０５】第１電圧加算回路５Ａの第１および第２の
入力端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が正相で
差動入力される。そして、第３電圧加算回路５Ｂの第１
および第２の入力端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧
Ｖ1が逆相で差動入力される。さらに、第１および第３
の電圧加算回路５Ａ，５Ｂのそれぞれの第３および第４
の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ2が入力
される。
入力端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧Ｖ1が正相で
差動入力される。そして、第３電圧加算回路５Ｂの第１
および第２の入力端子Ｔ１ａ，Ｔ２ａ間に第１入力電圧
Ｖ1が逆相で差動入力される。さらに、第１および第３
の電圧加算回路５Ａ，５Ｂのそれぞれの第３および第４
の入力端子Ｔ３ａ，Ｔ４ａ間に第２入力電圧Ｖ2が入力
される。
【０２０６】第２および第４の電圧加算回路６Ａ，６Ｂ
は、図２の第２実施形態の電圧加算回路６、または図４
の第４実施形態の電圧加算回路６、あるいは図６の第６
実施形態の電圧加算回路６のいずれかにより構成され
る。そして、第２および第４の電圧加算回路６Ａ，６Ｂ
は、第１〜第４の入力端子Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ
４ｂと、第１および第２の出力端子Ｔ５ｂ，Ｔ６ｂとを
それぞれに備えている。
は、図２の第２実施形態の電圧加算回路６、または図４
の第４実施形態の電圧加算回路６、あるいは図６の第６
実施形態の電圧加算回路６のいずれかにより構成され
る。そして、第２および第４の電圧加算回路６Ａ，６Ｂ
は、第１〜第４の入力端子Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ
４ｂと、第１および第２の出力端子Ｔ５ｂ，Ｔ６ｂとを
それぞれに備えている。
【０２０７】第２電圧加算回路６Ａの第１および第２の
入力端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が正相で
差動入力される。そして、第４電圧加算回路６Ｂの第１
および第２の入力端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧
Ｖ1が逆相で差動入力される。さらに、第２および第４
の電圧加算回路６Ａ，６Ｂのそれぞれの第３および第４
の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧Ｖ2が入力
される。
入力端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧Ｖ1が正相で
差動入力される。そして、第４電圧加算回路６Ｂの第１
および第２の入力端子Ｔ１ｂ，Ｔ２ｂ間に第１入力電圧
Ｖ1が逆相で差動入力される。さらに、第２および第４
の電圧加算回路６Ａ，６Ｂのそれぞれの第３および第４
の入力端子Ｔ３ｂ，Ｔ４ｂ間に第２入力電圧Ｖ2が入力
される。
【０２０８】第１および第３の電圧加算回路５Ａ，５Ｂ
のそれぞれの第２入力端子Ｔ６ａと第２および第４の電
圧加算回路６Ａ，６Ｂのそれぞれの第２入力端子Ｔ６ｂ
は、共通に接続されている。
のそれぞれの第２入力端子Ｔ６ａと第２および第４の電
圧加算回路６Ａ，６Ｂのそれぞれの第２入力端子Ｔ６ｂ
は、共通に接続されている。
【０２０９】乗算器コア回路３０の第１不平衡差動対は
エミッタ結合された２つのｎｐｎ型トランジスタＱ３
１，Ｑ３２により形成され、第２不平衡差動対はエミッ
タ結合された２つのｎｐｎ型トランジスタＱ３３，Ｑ３
４により形成される。第３不平衡差動対はエミッタ結合
された２つのｎｐｎ型トランジスタＱ３５，Ｑ３６によ
り形成され、第４不平衡差動対はエミッタ結合された２
つのｎｐｎ型トランジスタＱ３７，Ｑ３８により形成さ
れる。共通接続されたトランジスタＱ３１とＱ３２、Ｑ
３３とＱ３４、Ｑ３５とＱ３６、Ｑ３７とＱ３８のエミ
ッタは、それぞれ定電流源３１，３２，３３，３４（い
ずれも電流値はＩ0）を介して接地されている。
エミッタ結合された２つのｎｐｎ型トランジスタＱ３
１，Ｑ３２により形成され、第２不平衡差動対はエミッ
タ結合された２つのｎｐｎ型トランジスタＱ３３，Ｑ３
４により形成される。第３不平衡差動対はエミッタ結合
された２つのｎｐｎ型トランジスタＱ３５，Ｑ３６によ
り形成され、第４不平衡差動対はエミッタ結合された２
つのｎｐｎ型トランジスタＱ３７，Ｑ３８により形成さ
れる。共通接続されたトランジスタＱ３１とＱ３２、Ｑ
３３とＱ３４、Ｑ３５とＱ３６、Ｑ３７とＱ３８のエミ
ッタは、それぞれ定電流源３１，３２，３３，３４（い
ずれも電流値はＩ0）を介して接地されている。
【０２１０】トランジスタＱ３１，Ｑ３３のベースは第
１および第２の電圧加算回路５Ａ，６Ａの第１出力端子
Ｔ５ａ，Ｔ５ｂにそれぞれ接続されている。トランジス
タＱ３５，Ｑ３７のベースは第３および第４の電圧加算
回路５Ｂ，６Ｂの第１出力端子Ｔ５ａ，Ｔ５ｂにそれぞ
れ接続されている。トランジスタＱ３２，Ｑ３４，Ｑ３
６，Ｑ３８のベースは共通に接続され、さらに第１〜第
４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂの共通接続さ
れた第２出力端子Ｔ６ａ，Ｔ６ｂに接続されている。
１および第２の電圧加算回路５Ａ，６Ａの第１出力端子
Ｔ５ａ，Ｔ５ｂにそれぞれ接続されている。トランジス
タＱ３５，Ｑ３７のベースは第３および第４の電圧加算
回路５Ｂ，６Ｂの第１出力端子Ｔ５ａ，Ｔ５ｂにそれぞ
れ接続されている。トランジスタＱ３２，Ｑ３４，Ｑ３
６，Ｑ３８のベースは共通に接続され、さらに第１〜第
４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂの共通接続さ
れた第２出力端子Ｔ６ａ，Ｔ６ｂに接続されている。
【０２１１】トランジスタＱ３１，Ｑ３４，Ｑ３６，Ｑ
３７のコレクタは共通に接続され、さらに負荷抵抗器３
５を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３２，Ｑ３３，Ｑ３５，Ｑ２８のコ
レクタは共通に接続され、さらに負荷抵抗器３６を介し
て電源線（電源電圧値：ＶCC）に接続されている。
３７のコレクタは共通に接続され、さらに負荷抵抗器３
５を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ３２，Ｑ３３，Ｑ３５，Ｑ２８のコ
レクタは共通に接続され、さらに負荷抵抗器３６を介し
て電源線（電源電圧値：ＶCC）に接続されている。
【０２１２】負荷抵抗器３５とトランジスタＱ３１，Ｑ
３４，Ｑ３６，Ｑ３７の共通接続されたコレクタとの接
続点と、負荷抵抗器３６とトランジスタＱ３２，Ｑ３
３，Ｑ３５，Ｑ２８の共通接続されたコレクタとの接続
点とから出力電圧ＶOUTが差動出力される。
３４，Ｑ３６，Ｑ３７の共通接続されたコレクタとの接
続点と、負荷抵抗器３６とトランジスタＱ３２，Ｑ３
３，Ｑ３５，Ｑ２８の共通接続されたコレクタとの接続
点とから出力電圧ＶOUTが差動出力される。
【０２１３】次に、図７のバイポーラ乗算回路の動作原
理について説明する。
理について説明する。
【０２１４】第１電流加算回路５Ａに第１および第２の
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ａ，Ｔ６ａ間から定電圧ＶRを基準とす
る第１出力電圧ＶO1が出力される。上記数式（７），
（２１），（３５）から分かるように、第１電流加算回
路５Ａの構成が図１、図３または図５の電圧加算回路５
のいずれであっても、第１出力電圧ＶO1は、 ＶO1＝Ｖ1＋Ｖ2＋ＶK1＋ＶK2 となる。そして、トランジスタＱ３１のベースに定電圧
ＶRを基準とする第１出力電圧ＶO1が入力され、トラン
ジスタＱ３２のベースに定電圧ＶRが入力される。すな
わち、第１平衡差動対に第１出力電圧ＶO1が入力される
第２電流加算回路６Ａに第１および第２の入力電圧
Ｖ1，Ｖ2が入力されると、その第１および第２の出力端
子Ｔ５ｂ，Ｔ６ｂ間から第２出力電圧ＶO2が出力され
る。上記数式（１４），（２７），（４３）から分かる
ように、第２電流加算回路６Ａの構成が図２、図４また
は図６の電圧加算回路６のいずれであっても、第２出力
電圧ＶO2は、 ＶO2＝Ｖ1＋Ｖ2−ＶK1−ＶK2 となる。そして、トランジスタＱ３３のベースに定電圧
ＶRを基準とする第２出力電圧ＶO2が入力され、トラン
ジスタＱ３４のベースに定電圧ＶKが入力される。すな
わち、第２平衡差動対に第２出力電圧ＶO2が入力され
る。
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ａ，Ｔ６ａ間から定電圧ＶRを基準とす
る第１出力電圧ＶO1が出力される。上記数式（７），
（２１），（３５）から分かるように、第１電流加算回
路５Ａの構成が図１、図３または図５の電圧加算回路５
のいずれであっても、第１出力電圧ＶO1は、 ＶO1＝Ｖ1＋Ｖ2＋ＶK1＋ＶK2 となる。そして、トランジスタＱ３１のベースに定電圧
ＶRを基準とする第１出力電圧ＶO1が入力され、トラン
ジスタＱ３２のベースに定電圧ＶRが入力される。すな
わち、第１平衡差動対に第１出力電圧ＶO1が入力される
第２電流加算回路６Ａに第１および第２の入力電圧
Ｖ1，Ｖ2が入力されると、その第１および第２の出力端
子Ｔ５ｂ，Ｔ６ｂ間から第２出力電圧ＶO2が出力され
る。上記数式（１４），（２７），（４３）から分かる
ように、第２電流加算回路６Ａの構成が図２、図４また
は図６の電圧加算回路６のいずれであっても、第２出力
電圧ＶO2は、 ＶO2＝Ｖ1＋Ｖ2−ＶK1−ＶK2 となる。そして、トランジスタＱ３３のベースに定電圧
ＶRを基準とする第２出力電圧ＶO2が入力され、トラン
ジスタＱ３４のベースに定電圧ＶKが入力される。すな
わち、第２平衡差動対に第２出力電圧ＶO2が入力され
る。
【０２１５】第３電圧加算回路５Ｂに第１および第２の
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ａ，Ｔ６ａ間から第３出力電圧ＶO3が出
力される。第１入力電圧Ｖ1が逆相で入力されるので、
第３出力電圧ＶO3は上記数式（７），（２１），（３
５）においてＶ1を−Ｖ1に置き換えることにより得られ
る。したがって、第３電流加算回路５Ｂの構成が図１、
図３または図５の電圧加算回路５のいずれであっても、
第３出力電圧ＶO3は、 ＶO3＝−Ｖ1＋Ｖ2＋ＶK1＋ＶK2 となる。そして、トランジスタＱ３５のベースに定電圧
ＶRを基準とする第３出力電圧ＶO3が入力され、トラン
ジスタＱ３６のベースに定電圧ＶRが入力される。すな
わち、第３平衡差動対に第３出力電圧ＶO3が入力され
る。
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ａ，Ｔ６ａ間から第３出力電圧ＶO3が出
力される。第１入力電圧Ｖ1が逆相で入力されるので、
第３出力電圧ＶO3は上記数式（７），（２１），（３
５）においてＶ1を−Ｖ1に置き換えることにより得られ
る。したがって、第３電流加算回路５Ｂの構成が図１、
図３または図５の電圧加算回路５のいずれであっても、
第３出力電圧ＶO3は、 ＶO3＝−Ｖ1＋Ｖ2＋ＶK1＋ＶK2 となる。そして、トランジスタＱ３５のベースに定電圧
ＶRを基準とする第３出力電圧ＶO3が入力され、トラン
ジスタＱ３６のベースに定電圧ＶRが入力される。すな
わち、第３平衡差動対に第３出力電圧ＶO3が入力され
る。
【０２１６】第４電圧加算回路６Ｂに第１および第２の
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ｂ，Ｔ６ｂ間から第４出力電圧ＶO4が出
力される。第１入力電圧Ｖ1が逆相で入力されるので、
第４出力電圧ＶO4は上記数式（１４），（２７），（４
３）においてＶ1を−Ｖ1に置き換えることにより得られ
る。したがって、第４電流加算回路６Ｂの構成が図２、
図４または図６の電圧加算回路６のいずれであっても、
第４出力電圧ＶO4は、 ＶO4＝−Ｖ1＋Ｖ2−ＶK1−ＶK2 となる。そして、トランジスタＱ３７のベースに定電圧
ＶRを基準とする第４出力電圧ＶO4が入力され、トラン
ジスタＱ３８のベースに定電圧ＶRが入力される。すな
わち、第４平衡差動対に第４出力電圧ＶO4が入力され
る。
入力電圧Ｖ1，Ｖ2が入力されると、その第１および第２
の出力端子Ｔ５ｂ，Ｔ６ｂ間から第４出力電圧ＶO4が出
力される。第１入力電圧Ｖ1が逆相で入力されるので、
第４出力電圧ＶO4は上記数式（１４），（２７），（４
３）においてＶ1を−Ｖ1に置き換えることにより得られ
る。したがって、第４電流加算回路６Ｂの構成が図２、
図４または図６の電圧加算回路６のいずれであっても、
第４出力電圧ＶO4は、 ＶO4＝−Ｖ1＋Ｖ2−ＶK1−ＶK2 となる。そして、トランジスタＱ３７のベースに定電圧
ＶRを基準とする第４出力電圧ＶO4が入力され、トラン
ジスタＱ３８のベースに定電圧ＶRが入力される。すな
わち、第４平衡差動対に第４出力電圧ＶO4が入力され
る。
【０２１７】第１および第３の出力電圧ＶO1，ＶO3はい
ずれもオフセット電圧（ＶK1＋ＶK2）を含み、第２およ
び第４の出力電圧ＶO2，ＶO4はいずれもオフセット電圧
（−ＶK1−ＶK2）を含む。このため、第１および第２の
平衡差動対と第３および第４の平衡差動対は、それぞれ
二乗回路として動作する。そして、これら２つの二乗回
路の出力電流を減算することで第１および第２の入力電
圧Ｖ1，Ｖ2の積に比例する電流が得られる。
ずれもオフセット電圧（ＶK1＋ＶK2）を含み、第２およ
び第４の出力電圧ＶO2，ＶO4はいずれもオフセット電圧
（−ＶK1−ＶK2）を含む。このため、第１および第２の
平衡差動対と第３および第４の平衡差動対は、それぞれ
二乗回路として動作する。そして、これら２つの二乗回
路の出力電流を減算することで第１および第２の入力電
圧Ｖ1，Ｖ2の積に比例する電流が得られる。
【０２１８】トランジスタＱ３１〜Ｑ３８のコレクタ電
流をＩC31〜ＩC38とし、乗算器コア回路３０の差動出力
電流をΔＩすると、差動出力電流ΔＩは数式（４４）で
表される。
流をＩC31〜ＩC38とし、乗算器コア回路３０の差動出力
電流をΔＩすると、差動出力電流ΔＩは数式（４４）で
表される。
【０２１９】
【数４４】
【０２２０】ただし、ｎｐｎトランジスタの順方向直流
電流増幅率αFNは十分「１」に近いものと考え、αFN＝
１と仮定した。
電流増幅率αFNは十分「１」に近いものと考え、αFN＝
１と仮定した。
【０２２１】数式（４４）は、第１および第２の入力電
圧Ｖ1，Ｖ2の値が所定の範囲内であれば、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
圧Ｖ1，Ｖ2の値が所定の範囲内であれば、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
【０２２２】乗算器コア回路３０の差動出力電流ΔＩ
は、２つの負荷抵抗器３５，３６により電圧に変換さ
れ、当該バイポーラ乗算回路の出力電圧ＶOUTが差動出
力される。この出力電圧は、第１および第２の入力電圧
の積に比例する。このように、図７の回路はバイポーラ
乗算回路として動作する。
は、２つの負荷抵抗器３５，３６により電圧に変換さ
れ、当該バイポーラ乗算回路の出力電圧ＶOUTが差動出
力される。この出力電圧は、第１および第２の入力電圧
の積に比例する。このように、図７の回路はバイポーラ
乗算回路として動作する。
【０２２３】図７の回路において、第１および第２の平
衡差動対と第３および第４の平衡差動対のそれぞれが二
乗回路として動作するための入力電圧の範囲は、オフセ
ット電圧に依存する。入力電圧の範囲が最大となるの
は、オフセット電圧が ＶK1＋ＶK2＝２．３ＶT（＝ｃｏｓｈ-1（５）ＶT） の場合である。よって、エミッタ面積比を表す定数
Ｋ1，Ｋ2に関し、 Ｋ1Ｋ2＝９．８９８９８（ １０） の関係が成立する。例えば、Ｋ1＝Ｋ2とおくと、Ｋ1＝
Ｋ2＝３．１４６３（ π）と求められる。このよう
に、比較的小さい定数Ｋ1，Ｋ2としても入力電圧の範囲
を最大にすることができる。よって、チップ面積を小さ
くできる。
衡差動対と第３および第４の平衡差動対のそれぞれが二
乗回路として動作するための入力電圧の範囲は、オフセ
ット電圧に依存する。入力電圧の範囲が最大となるの
は、オフセット電圧が ＶK1＋ＶK2＝２．３ＶT（＝ｃｏｓｈ-1（５）ＶT） の場合である。よって、エミッタ面積比を表す定数
Ｋ1，Ｋ2に関し、 Ｋ1Ｋ2＝９．８９８９８（ １０） の関係が成立する。例えば、Ｋ1＝Ｋ2とおくと、Ｋ1＝
Ｋ2＝３．１４６３（ π）と求められる。このよう
に、比較的小さい定数Ｋ1，Ｋ2としても入力電圧の範囲
を最大にすることができる。よって、チップ面積を小さ
くできる。
【０２２４】上記のように、図７のバイポーラ乗算回路
では、乗算器コア回路へ入力する電圧を図１〜図６の第
１〜第６の実施形態の電圧加算回路により生成してい
る。このため、入力インピーダンスを高めることができ
る。さらに、所望のオフセット電圧を得るために必要な
チップ面積を小さくできるので、最大の入力電圧範囲を
持つバイポーラ乗算回路を小さなチップ面積で実現でき
る。
では、乗算器コア回路へ入力する電圧を図１〜図６の第
１〜第６の実施形態の電圧加算回路により生成してい
る。このため、入力インピーダンスを高めることができ
る。さらに、所望のオフセット電圧を得るために必要な
チップ面積を小さくできるので、最大の入力電圧範囲を
持つバイポーラ乗算回路を小さなチップ面積で実現でき
る。
【０２２５】（第８の実施形態）図８は、第８実施形態
のバイポーラ乗算回路を示す。
のバイポーラ乗算回路を示す。
【０２２６】図８の回路は、第１〜第４の電圧加算回路
５Ａ，６Ａ，５Ｂ，６Ｂと乗算器コア回路３０とを備え
ている。そして、この回路は、図７の第７実施形態のバ
イポーラ乗算回路を構成する第１〜第４の電圧加算回路
５Ａ，６Ａ，５Ｂ，６Ｂとして、図１および図２の電圧
加算回路５，６を使用した場合の具体的な回路例に相当
する。
５Ａ，６Ａ，５Ｂ，６Ｂと乗算器コア回路３０とを備え
ている。そして、この回路は、図７の第７実施形態のバ
イポーラ乗算回路を構成する第１〜第４の電圧加算回路
５Ａ，６Ａ，５Ｂ，６Ｂとして、図１および図２の電圧
加算回路５，６を使用した場合の具体的な回路例に相当
する。
【０２２７】乗算器コア回路３０は、図７の乗算器コア
回路と同一の構成からなる。したがって、図８におい
て、図７の第７実施形態のバイポーラ乗算回路と同一の
要素には同じ符号を付してその説明を省略する。
回路と同一の構成からなる。したがって、図８におい
て、図７の第７実施形態のバイポーラ乗算回路と同一の
要素には同じ符号を付してその説明を省略する。
【０２２８】図８の回路では、第１〜第４の電圧加算回
路５Ａ，６Ａ，５Ｂ，６Ｂに共通の第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４が形成されている。また、第
１〜第４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂに共通
の定電圧源３を備えている。
路５Ａ，６Ａ，５Ｂ，６Ｂに共通の第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４が形成されている。また、第
１〜第４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂに共通
の定電圧源３を備えている。
【０２２９】第１電圧加算回路５Ａの構成は、図１の電
圧加算回路５とほぼ同じである。したがって、図８にお
いて、図１の第１実施形態の電圧加算回路と同一の要素
には同じ符号を付してその説明を省略する。なお、図８
において、第１電圧加算回路５Ａの第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図１の第１〜第４の入力
端子Ｔ１ａ，Ｔ２ａ，Ｔ３ａ，Ｔ４ａにそれぞれ相当す
る。また、定電圧源３は、図１の定電圧源３ａに相当す
る。
圧加算回路５とほぼ同じである。したがって、図８にお
いて、図１の第１実施形態の電圧加算回路と同一の要素
には同じ符号を付してその説明を省略する。なお、図８
において、第１電圧加算回路５Ａの第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図１の第１〜第４の入力
端子Ｔ１ａ，Ｔ２ａ，Ｔ３ａ，Ｔ４ａにそれぞれ相当す
る。また、定電圧源３は、図１の定電圧源３ａに相当す
る。
【０２３０】第２電圧加算回路５Ｂの構成は、図２の電
圧加算回路６とほぼ同じである。したがって、図８にお
いて、図１の第１実施形態の電圧加算回路と同一の要素
には同じ符号を付してその説明を省略する。なお、図８
において、第２電圧加算回路６Ａの第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図２の第１〜第４の入力
端子Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ４ｂにそれぞれ相当す
る。また、定電圧源３は、図２の定電圧源３ｂに相当す
る。
圧加算回路６とほぼ同じである。したがって、図８にお
いて、図１の第１実施形態の電圧加算回路と同一の要素
には同じ符号を付してその説明を省略する。なお、図８
において、第２電圧加算回路６Ａの第１〜第４の入力端
子Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図２の第１〜第４の入力
端子Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ４ｂにそれぞれ相当す
る。また、定電圧源３は、図２の定電圧源３ｂに相当す
る。
【０２３１】第３電圧加算回路５Ｂの構成は、第１入力
電圧Ｖ1を逆相で入力する点を除き、図１の電圧加算回
路５とほぼ同じである。したがって、図８において、図
１の第１実施形態の電圧加算回路と同一の要素には同じ
符号を付してその説明を省略する。なお、図８におい
て、第３電圧加算回路５Ｂの第１および第２の入力端子
Ｔ１，Ｔ２は、図１の第２および第１の入力端子Ｔ２
ａ，Ｔ１ａにそれぞれ相当する。第３および第４の入力
端子Ｔ３，Ｔ４は、図１の第３および第４の入力端子Ｔ
３ａ，Ｔ４ａにそれぞれ相当する。また、定電圧源３
は、図１の定電圧源３ａに相当する。
電圧Ｖ1を逆相で入力する点を除き、図１の電圧加算回
路５とほぼ同じである。したがって、図８において、図
１の第１実施形態の電圧加算回路と同一の要素には同じ
符号を付してその説明を省略する。なお、図８におい
て、第３電圧加算回路５Ｂの第１および第２の入力端子
Ｔ１，Ｔ２は、図１の第２および第１の入力端子Ｔ２
ａ，Ｔ１ａにそれぞれ相当する。第３および第４の入力
端子Ｔ３，Ｔ４は、図１の第３および第４の入力端子Ｔ
３ａ，Ｔ４ａにそれぞれ相当する。また、定電圧源３
は、図１の定電圧源３ａに相当する。
【０２３２】第４電圧加算回路６Ｂの構成は、第１入力
電圧Ｖ1を逆相で入力する点を除き、図２の電圧加算回
路６とほぼ同じである。したがって、図８において、図
２の第２実施形態の電圧加算回路と同一の要素には同じ
符号を付してその説明を省略する。なお、図８におい
て、第４電圧加算回路６Ｂの第１および第２の入力端子
Ｔ１，Ｔ２は、図２の第２および第１の入力端子Ｔ２
ｂ，Ｔ１ｂにそれぞれ相当する。第３および第４の入力
端子Ｔ３，Ｔ４は、図２の第３および第４の入力端子Ｔ
３ｂ，Ｔ４ｂにそれぞれ相当する。また、定電圧源３
は、図２の定電圧源３ｂに相当する。
電圧Ｖ1を逆相で入力する点を除き、図２の電圧加算回
路６とほぼ同じである。したがって、図８において、図
２の第２実施形態の電圧加算回路と同一の要素には同じ
符号を付してその説明を省略する。なお、図８におい
て、第４電圧加算回路６Ｂの第１および第２の入力端子
Ｔ１，Ｔ２は、図２の第２および第１の入力端子Ｔ２
ｂ，Ｔ１ｂにそれぞれ相当する。第３および第４の入力
端子Ｔ３，Ｔ４は、図２の第３および第４の入力端子Ｔ
３ｂ，Ｔ４ｂにそれぞれ相当する。また、定電圧源３
は、図２の定電圧源３ｂに相当する。
【０２３３】図８のバイポーラ乗算回路の動作原理は、
図７の第７実施形態のバイポーラ乗算回路のそれと同じ
である。そして、図７のバイポーラ乗算回路と同様に、
入力インピーダンスを高めることができる。さらに、所
望のオフセット電圧を得るために必要なチップ面積を小
さくできるので、最大の入力電圧範囲を持つバイポーラ
乗算回路を小さなチップ面積で実現できる。
図７の第７実施形態のバイポーラ乗算回路のそれと同じ
である。そして、図７のバイポーラ乗算回路と同様に、
入力インピーダンスを高めることができる。さらに、所
望のオフセット電圧を得るために必要なチップ面積を小
さくできるので、最大の入力電圧範囲を持つバイポーラ
乗算回路を小さなチップ面積で実現できる。
【０２３４】（第９の実施形態）図９は、本発明の第９
実施形態のバイポーラ乗算回路を示す。
実施形態のバイポーラ乗算回路を示す。
【０２３５】図９の回路は、図７のバイポーラ乗算回路
の第１〜第４の平衡差動対により構成される乗算器コア
回路３０を第１〜第４の不平衡差動対で構成される乗算
器コア回路４０で置き換えたものに相当する。したがっ
て、図９において、図７の第７実施形態のバイポーラ乗
算回路と同一の要素には同じ符号を付しその説明を省略
する。
の第１〜第４の平衡差動対により構成される乗算器コア
回路３０を第１〜第４の不平衡差動対で構成される乗算
器コア回路４０で置き換えたものに相当する。したがっ
て、図９において、図７の第７実施形態のバイポーラ乗
算回路と同一の要素には同じ符号を付しその説明を省略
する。
【０２３６】乗算器コア回路４０の第１不平衡差動対
は、エミッタ結合された２つのｎｐｎ型トランジスタＱ
４１，Ｑ４２（エミッタ面積比はＫ3：１、ただし、Ｋ3
は１より大きい定数）により形成される。第２不平衡差
動対は、エミッタ結合された２つのｎｐｎ型トランジス
タＱ４３，Ｑ４４（エミッタ面積比は１：Ｋ3）により
形成される。第３不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ４５，Ｑ４６（エミッタ
面積比はＫ3：１）により形成される。第４不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ４７，Ｑ４８（エミッタ面積比は１：Ｋ3）により形
成される。共通接続されたトランジスタＱ４１とＱ４
２、Ｑ４３とＱ４４、Ｑ４５とＱ４６、Ｑ４７とＱ４８
のエミッタは、それぞれ定電流源３１，３２，３３，３
４（いずれも電流値はＩ0）を介して接地されている。
は、エミッタ結合された２つのｎｐｎ型トランジスタＱ
４１，Ｑ４２（エミッタ面積比はＫ3：１、ただし、Ｋ3
は１より大きい定数）により形成される。第２不平衡差
動対は、エミッタ結合された２つのｎｐｎ型トランジス
タＱ４３，Ｑ４４（エミッタ面積比は１：Ｋ3）により
形成される。第３不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ４５，Ｑ４６（エミッタ
面積比はＫ3：１）により形成される。第４不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ４７，Ｑ４８（エミッタ面積比は１：Ｋ3）により形
成される。共通接続されたトランジスタＱ４１とＱ４
２、Ｑ４３とＱ４４、Ｑ４５とＱ４６、Ｑ４７とＱ４８
のエミッタは、それぞれ定電流源３１，３２，３３，３
４（いずれも電流値はＩ0）を介して接地されている。
【０２３７】トランジスタＱ４１，Ｑ４３のベースは第
１および第２の電圧加算回路５Ａ，６Ａの第１出力端子
Ｔ５ａ，Ｔ５ｂにそれぞれ接続されている。トランジス
タＱ４５，Ｑ４７のベースは第３および第４の電圧加算
回路５Ｂ，６Ｂの第１出力端子Ｔ５ａ，Ｔ５ｂにそれぞ
れ接続されている。トランジスタＱ４２，Ｑ４４，Ｑ４
６，Ｑ４８のベースは共通に接続され、さらに第１〜第
４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂの共通接続さ
れた第２出力端子Ｔ６ａ，Ｔ６ｂに接続されている。
１および第２の電圧加算回路５Ａ，６Ａの第１出力端子
Ｔ５ａ，Ｔ５ｂにそれぞれ接続されている。トランジス
タＱ４５，Ｑ４７のベースは第３および第４の電圧加算
回路５Ｂ，６Ｂの第１出力端子Ｔ５ａ，Ｔ５ｂにそれぞ
れ接続されている。トランジスタＱ４２，Ｑ４４，Ｑ４
６，Ｑ４８のベースは共通に接続され、さらに第１〜第
４の電圧加算回路５Ａ，６Ａ，５Ｂ，６Ｂの共通接続さ
れた第２出力端子Ｔ６ａ，Ｔ６ｂに接続されている。
【０２３８】トランジスタＱ４１，Ｑ４４，Ｑ４６，Ｑ
４７のコレクタは共通に接続され、さらに負荷抵抗器３
５を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ４２，Ｑ４３，Ｑ４５，Ｑ４８のコ
レクタは共通に接続され、さらに負荷抵抗器３６を介し
て電源線（電源電圧値：ＶCC）に接続されている。
４７のコレクタは共通に接続され、さらに負荷抵抗器３
５を介して電源線（電源電圧値：ＶCC）に接続されてい
る。トランジスタＱ４２，Ｑ４３，Ｑ４５，Ｑ４８のコ
レクタは共通に接続され、さらに負荷抵抗器３６を介し
て電源線（電源電圧値：ＶCC）に接続されている。
【０２３９】負荷抵抗器３５とトランジスタＱ４１，Ｑ
４４，Ｑ４６，Ｑ４７の共通接続されたコレクタとの接
続点と、負荷抵抗器３６とトランジスタＱ４２，Ｑ４
３，Ｑ４５，Ｑ４８の共通接続されたコレクタとの接続
点とから出力電圧ＶOUTが差動出力される。
４４，Ｑ４６，Ｑ４７の共通接続されたコレクタとの接
続点と、負荷抵抗器３６とトランジスタＱ４２，Ｑ４
３，Ｑ４５，Ｑ４８の共通接続されたコレクタとの接続
点とから出力電圧ＶOUTが差動出力される。
【０２４０】次に、図９のバイポーラ乗算回路の動作原
理について説明する。
理について説明する。
【０２４１】第１〜第４の電流加算回路５Ａ，６Ａ，５
Ｂ，６Ｂの動作原理については、図７の第７実施形態の
それと同じであり、その説明を省略する。
Ｂ，６Ｂの動作原理については、図７の第７実施形態の
それと同じであり、その説明を省略する。
【０２４２】乗算器コア回路４０においては、第１およ
び第２の不平衡差動対によりオフセット電圧ＶK3が生成
され、第３および第４の不平衡差動対によりオフセット
電圧−ＶK3が生成される。
び第２の不平衡差動対によりオフセット電圧ＶK3が生成
され、第３および第４の不平衡差動対によりオフセット
電圧−ＶK3が生成される。
【０２４３】そして、第１〜第４の不平衡差動対に第１
〜第４の出力電圧ＶO1〜ＶO4がそれぞれ入力される。そ
の結果、第１および第３の不平衡差動対におけるオフセ
ット電圧は（ＶK1＋ＶK2＋ＶK3）となり、第２および第
４の不平衡差動対におけるオフセット電圧は（−ＶK1−
ＶK2−ＶK3）となる。このため、第１および第２の不平
衡差動対と第３および第４の不平衡差動対は、それぞれ
二乗回路として動作する。そして、これら２つの二乗回
路の出力電流を減算することで第１および第２の入力電
圧Ｖ1，Ｖ2の積に比例する電流が得られる。
〜第４の出力電圧ＶO1〜ＶO4がそれぞれ入力される。そ
の結果、第１および第３の不平衡差動対におけるオフセ
ット電圧は（ＶK1＋ＶK2＋ＶK3）となり、第２および第
４の不平衡差動対におけるオフセット電圧は（−ＶK1−
ＶK2−ＶK3）となる。このため、第１および第２の不平
衡差動対と第３および第４の不平衡差動対は、それぞれ
二乗回路として動作する。そして、これら２つの二乗回
路の出力電流を減算することで第１および第２の入力電
圧Ｖ1，Ｖ2の積に比例する電流が得られる。
【０２４４】トランジスタＱ４１〜Ｑ４８のコレクタ電
流をＩC41〜ＩC48とし、乗算器コア回路４０の差動出力
電流をΔＩすると、差動出力電流ΔＩは数式（４５）で
表される。
流をＩC41〜ＩC48とし、乗算器コア回路４０の差動出力
電流をΔＩすると、差動出力電流ΔＩは数式（４５）で
表される。
【０２４５】
【数４５】
【０２４６】ただし、ｎｐｎトランジスタの順方向直流
電流増幅率αFNは十分「１」に近いものと考え、αFN＝
１と仮定した。
電流増幅率αFNは十分「１」に近いものと考え、αFN＝
１と仮定した。
【０２４７】数式（４５）は、第１および第２の入力電
圧Ｖ1，Ｖ2の所定の電圧範囲内において、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
圧Ｖ1，Ｖ2の所定の電圧範囲内において、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
【０２４８】乗算器コア回路４０の差動出力電流ΔＩ
は、２つの負荷抵抗器３５，３６により電圧に変換さ
れ、当該バイポーラ乗算回路の出力電圧ＶOUTが差動出
力される。この出力電圧は、第１および第２の入力電圧
の積に比例する。このように、図９の回路は、バイポー
ラ乗算回路として動作する。
は、２つの負荷抵抗器３５，３６により電圧に変換さ
れ、当該バイポーラ乗算回路の出力電圧ＶOUTが差動出
力される。この出力電圧は、第１および第２の入力電圧
の積に比例する。このように、図９の回路は、バイポー
ラ乗算回路として動作する。
【０２４９】図９の回路において、第１および第２の平
衡差動対と第３および第４の平衡差動対の入力電圧の範
囲が最大となるのは、オフセット電圧が ＶK1＋ＶK2＋ＶK3＝２．３ＶT（＝ｃｏｓｈ-1（５）
ＶT） の場合である。したがって、エミッタ面積比を表す定数
Ｋ1，Ｋ2，Ｋ3に関し、 Ｋ1Ｋ2Ｋ3＝９．８９８９８（ １０） の関係が成立する。例えば、Ｋ1＝Ｋ2＝Ｋ3とおくと、
Ｋ1＝Ｋ2＝Ｋ3＝２．１４７２と求められる。このよう
に、比較的小さい定数Ｋ1，Ｋ2としても入力電圧の範囲
を最大にすることができる。そして、図９のバイポーラ
乗算回路では、定数Ｋ1，Ｋ2，Ｋ3が図７の第７実施形
態のバイポーラ乗算回路の定数Ｋ1，Ｋ2に比べて小さく
なり、チップ面積をさらに小さくできる。
衡差動対と第３および第４の平衡差動対の入力電圧の範
囲が最大となるのは、オフセット電圧が ＶK1＋ＶK2＋ＶK3＝２．３ＶT（＝ｃｏｓｈ-1（５）
ＶT） の場合である。したがって、エミッタ面積比を表す定数
Ｋ1，Ｋ2，Ｋ3に関し、 Ｋ1Ｋ2Ｋ3＝９．８９８９８（ １０） の関係が成立する。例えば、Ｋ1＝Ｋ2＝Ｋ3とおくと、
Ｋ1＝Ｋ2＝Ｋ3＝２．１４７２と求められる。このよう
に、比較的小さい定数Ｋ1，Ｋ2としても入力電圧の範囲
を最大にすることができる。そして、図９のバイポーラ
乗算回路では、定数Ｋ1，Ｋ2，Ｋ3が図７の第７実施形
態のバイポーラ乗算回路の定数Ｋ1，Ｋ2に比べて小さく
なり、チップ面積をさらに小さくできる。
【０２５０】上記のように、図９のバイポーラ乗算回路
では、乗算器コア回路へ入力する電圧を図１〜図６の第
１〜第６の実施形態の電圧加算回路により生成してい
る。このため、入力インピーダンスを高めることができ
る。さらに、所望のオフセット電圧を得るために必要な
チップ面積を小さくできるので、最大の入力電圧範囲を
持つバイポーラ乗算回路を小さなチップ面積で実現でき
る。
では、乗算器コア回路へ入力する電圧を図１〜図６の第
１〜第６の実施形態の電圧加算回路により生成してい
る。このため、入力インピーダンスを高めることができ
る。さらに、所望のオフセット電圧を得るために必要な
チップ面積を小さくできるので、最大の入力電圧範囲を
持つバイポーラ乗算回路を小さなチップ面積で実現でき
る。
【０２５１】（第１０の実施形態）図１０は、本発明の
第１０実施形態のバイポーラ乗算回路を示す。
第１０実施形態のバイポーラ乗算回路を示す。
【０２５２】図１０の回路は、図８のバイポーラ乗算回
路の第１〜第４の平衡差動対により構成される乗算器コ
ア回路３０を第１〜第４の不平衡差動対で構成される乗
算器コア回路４０で置き換えたものに相当する。したが
って、図１０において、図８の第８実施形態のバイポー
ラ乗算回路と同一の要素には同じ符号を付しその説明を
省略する。
路の第１〜第４の平衡差動対により構成される乗算器コ
ア回路３０を第１〜第４の不平衡差動対で構成される乗
算器コア回路４０で置き換えたものに相当する。したが
って、図１０において、図８の第８実施形態のバイポー
ラ乗算回路と同一の要素には同じ符号を付しその説明を
省略する。
【０２５３】動作原理については、図９の第９実施形態
のバイポーラ乗算回路のそれと同じである。よって、図
９のバイポーラ乗算回路と同様に、入力インピーダンス
を高めることができる。さらに、所望のオフセット電圧
を得るために必要なチップ面積を小さくできるので、最
大の入力電圧範囲を持つバイポーラ乗算回路を小さなチ
ップ面積で実現できる。
のバイポーラ乗算回路のそれと同じである。よって、図
９のバイポーラ乗算回路と同様に、入力インピーダンス
を高めることができる。さらに、所望のオフセット電圧
を得るために必要なチップ面積を小さくできるので、最
大の入力電圧範囲を持つバイポーラ乗算回路を小さなチ
ップ面積で実現できる。
【０２５４】（第１１の実施形態）図１１は、本発明の
第１１実施形態のバイポーラ乗算回路を示す。
第１１実施形態のバイポーラ乗算回路を示す。
【０２５５】図１１の回路は、第１〜第８の不平衡差動
対と第１および第２の平衡差動対を備えている。
対と第１および第２の平衡差動対を備えている。
【０２５６】第１および第２の不平衡差動対は第１電圧
加算回路を構成し、第３および第４の不平衡差動対は第
３電圧加算回路を構成し、第５および第６の不平衡差動
対は第３電圧加算回路を構成し、第７および第８の不平
衡差動対は第４電圧加算回路を構成する。第１〜第４の
電圧加算回路は入力回路を構成する。
加算回路を構成し、第３および第４の不平衡差動対は第
３電圧加算回路を構成し、第５および第６の不平衡差動
対は第３電圧加算回路を構成し、第７および第８の不平
衡差動対は第４電圧加算回路を構成する。第１〜第４の
電圧加算回路は入力回路を構成する。
【０２５７】第１および第２の平衡差動対は乗算器コア
回路を構成する。
回路を構成する。
【０２５８】第１不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ５１，Ｑ５２（エミッタ
面積比は１：Ｋ1、ただし、Ｋ1は１より大きい定数）に
より形成される。第２不平衡差動対は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ５３，Ｑ５４（エミ
ッタ面積比はＫ2：１、ただし、Ｋ2は１より大きい定
数）により形成される。
２つのｎｐｎ型トランジスタＱ５１，Ｑ５２（エミッタ
面積比は１：Ｋ1、ただし、Ｋ1は１より大きい定数）に
より形成される。第２不平衡差動対は、エミッタ結合さ
れた２つのｎｐｎ型トランジスタＱ５３，Ｑ５４（エミ
ッタ面積比はＫ2：１、ただし、Ｋ2は１より大きい定
数）により形成される。
【０２５９】トランジスタＱ５１，Ｑ５２の共通接続さ
れたエミッタは、定電流源５１（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ５３，Ｑ５４の共通
接続されたエミッタは、定電流源５２（電流値：Ｉ0）
を介して接地されている。トランジスタＱ５２とＱ５４
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ５２，Ｑ
５４の共通接続されたコレクタおよびベースは、定電流
源５３（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
れたエミッタは、定電流源５１（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ５３，Ｑ５４の共通
接続されたエミッタは、定電流源５２（電流値：Ｉ0）
を介して接地されている。トランジスタＱ５２とＱ５４
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ５２，Ｑ
５４の共通接続されたコレクタおよびベースは、定電流
源５３（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
【０２６０】第３不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ５５，Ｑ５６（エミッタ
面積比はＫ1：１）により形成される。第４不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ５７，Ｑ５８（エミッタ面積比は１：Ｋ2）により形
成される。
２つのｎｐｎ型トランジスタＱ５５，Ｑ５６（エミッタ
面積比はＫ1：１）により形成される。第４不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ５７，Ｑ５８（エミッタ面積比は１：Ｋ2）により形
成される。
【０２６１】トランジスタＱ５５，Ｑ５６の共通接続さ
れたエミッタは、定電流源５４（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ５７，Ｑ５８の共通
接続されたエミッタは、定電流源５５（電流値：Ｉ0）
を介して接地されている。トランジスタＱ５６とＱ５８
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ５６，Ｑ
５８の共通接続されたコレクタおよびベースは、定電流
源５６（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
れたエミッタは、定電流源５４（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ５７，Ｑ５８の共通
接続されたエミッタは、定電流源５５（電流値：Ｉ0）
を介して接地されている。トランジスタＱ５６とＱ５８
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ５６，Ｑ
５８の共通接続されたコレクタおよびベースは、定電流
源５６（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
【０２６２】第５不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ５９，Ｑ６０（エミッタ
面積比は１：Ｋ1）により形成される。第６不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ６１，Ｑ６２（エミッタ面積比は１：Ｋ2）により形
成される。
２つのｎｐｎ型トランジスタＱ５９，Ｑ６０（エミッタ
面積比は１：Ｋ1）により形成される。第６不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ６１，Ｑ６２（エミッタ面積比は１：Ｋ2）により形
成される。
【０２６３】トランジスタＱ５９，Ｑ６０の共通接続さ
れたエミッタは、定電流源５７（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ６１，Ｑ６２の共通
接続されたエミッタは、定電流源５８（電流値：Ｉ0）
を介して接地されている。トランジスタＱ６０とＱ６２
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ６０，Ｑ
６２の共通接続されたコレクタおよびベースは、定電流
源５９（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
れたエミッタは、定電流源５７（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ６１，Ｑ６２の共通
接続されたエミッタは、定電流源５８（電流値：Ｉ0）
を介して接地されている。トランジスタＱ６０とＱ６２
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ６０，Ｑ
６２の共通接続されたコレクタおよびベースは、定電流
源５９（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
【０２６４】第７不平衡差動対は、エミッタ結合された
２つのｎｐｎ型トランジスタＱ６３，Ｑ６４（エミッタ
面積比はＫ1：１）により形成される。第８不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ６５，Ｑ６６（エミッタ面積比はＫ2：１）により形
成される。
２つのｎｐｎ型トランジスタＱ６３，Ｑ６４（エミッタ
面積比はＫ1：１）により形成される。第８不平衡差動
対は、エミッタ結合された２つのｎｐｎ型トランジスタ
Ｑ６５，Ｑ６６（エミッタ面積比はＫ2：１）により形
成される。
【０２６５】トランジスタＱ６３，Ｑ６４の共通接続さ
れたエミッタは、定電流源６０（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ６５，Ｑ６６の共通
接続されたエミッタは、定電流源６１（電流値：Ｉ0）
を介して接地されている。トランジスタＱ６４とＱ６６
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ６４，Ｑ
６６の共通接続されたコレクタおよびベースは、定電流
源５９（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
れたエミッタは、定電流源６０（電流値：Ｉ0）を介し
て接地されている。トランジスタＱ６５，Ｑ６６の共通
接続されたエミッタは、定電流源６１（電流値：Ｉ0）
を介して接地されている。トランジスタＱ６４とＱ６６
のベースは共通接続され、さらに共通接続されたそれら
のコレクタに接続されている。トランジスタＱ６４，Ｑ
６６の共通接続されたコレクタおよびベースは、定電流
源５９（電流値：Ｉ0）を介して電源線（電源電圧値：
ＶCC）に接続されている。
【０２６６】トランジスタＱ５１，Ｑ５５，Ｑ５９，Ｑ
６３のベースは共通に接続され、さらに第１入力端子Ｔ
１に接続されている。トランジスタＱ５３，Ｑ５７，Ｑ
６１，Ｑ６５のベースは共通に接続され、さらに第３入
力端子Ｔ３に接続されている。第２および第３の入力端
子Ｔ２，Ｔ４は定電圧源６５（電圧値：ＶR）を介して
接地され、それらの端子Ｔ２，Ｔ４に定電圧源６５の生
成する基準電圧ＶRが印加される。
６３のベースは共通に接続され、さらに第１入力端子Ｔ
１に接続されている。トランジスタＱ５３，Ｑ５７，Ｑ
６１，Ｑ６５のベースは共通に接続され、さらに第３入
力端子Ｔ３に接続されている。第２および第３の入力端
子Ｔ２，Ｔ４は定電圧源６５（電圧値：ＶR）を介して
接地され、それらの端子Ｔ２，Ｔ４に定電圧源６５の生
成する基準電圧ＶRが印加される。
【０２６７】第１および第２入力端子Ｔ１，Ｔ２間に第
１入力電圧Ｖ1が印加され、トランジスタＱ５１，Ｑ５
５，Ｑ５９，Ｑ６３のベースに基準電圧ＶRを基準とす
る第１入力電圧Ｖ1がそれぞれ入力される。第３および
第４入力端子Ｔ３，Ｔ４間に第２入力電圧Ｖ2が印加さ
れ、トランジスタＱ５３，Ｑ５７，Ｑ６１，Ｑ６５のベ
ースに基準電圧ＶRを基準とする第２入力電圧Ｖ2がそれ
ぞれ入力される。
１入力電圧Ｖ1が印加され、トランジスタＱ５１，Ｑ５
５，Ｑ５９，Ｑ６３のベースに基準電圧ＶRを基準とす
る第１入力電圧Ｖ1がそれぞれ入力される。第３および
第４入力端子Ｔ３，Ｔ４間に第２入力電圧Ｖ2が印加さ
れ、トランジスタＱ５３，Ｑ５７，Ｑ６１，Ｑ６５のベ
ースに基準電圧ＶRを基準とする第２入力電圧Ｖ2がそれ
ぞれ入力される。
【０２６８】第１平衡差動対は、エミッタ結合された２
つのｎｐｎ型トランジスタＱ６７，Ｑ６８により形成さ
れる。トランジスタＱ６７，Ｑ６８の共通接続されたエ
ミッタは、定電流源６３（電流値：Ｉ0）を介して接地
されている。トランジスタＱ６７のベースは、トランジ
スタＱ６０，Ｑ６２の共通接続されたエミッタおよびベ
ースに接続されている。
つのｎｐｎ型トランジスタＱ６７，Ｑ６８により形成さ
れる。トランジスタＱ６７，Ｑ６８の共通接続されたエ
ミッタは、定電流源６３（電流値：Ｉ0）を介して接地
されている。トランジスタＱ６７のベースは、トランジ
スタＱ６０，Ｑ６２の共通接続されたエミッタおよびベ
ースに接続されている。
【０２６９】第２平衡差動対は、エミッタ結合された２
つのｎｐｎ型トランジスタＱ６９，Ｑ７０により形成さ
れる。トランジスタＱ６９，Ｑ７０の共通接続されたエ
ミッタは、定電流源６４（電流値：Ｉ0）を介して接地
されている。トランジスタＱ６９のベースは、トランジ
スタＱ６４，Ｑ６６の共通接続されたエミッタおよびベ
ースに接続されている。
つのｎｐｎ型トランジスタＱ６９，Ｑ７０により形成さ
れる。トランジスタＱ６９，Ｑ７０の共通接続されたエ
ミッタは、定電流源６４（電流値：Ｉ0）を介して接地
されている。トランジスタＱ６９のベースは、トランジ
スタＱ６４，Ｑ６６の共通接続されたエミッタおよびベ
ースに接続されている。
【０２７０】トランジスタＱ６８，Ｑ７０のベースは共
通接続され、さらに端子Ｔ４に接続されている。トラン
ジスタＱ５３，Ｑ５７，Ｑ６７，Ｑ６９のコレクタは共
通接続され、さらに負荷抵抗器６６を介して電源線（電
源電圧値：ＶCC）に接続されている。トランジスタＱ５
１，Ｑ５５，Ｑ６８，Ｑ７０のコレクタは共通接続さ
れ、さらに負荷抵抗器６７を介して電源線（電源電圧
値：ＶCC）に接続されている。
通接続され、さらに端子Ｔ４に接続されている。トラン
ジスタＱ５３，Ｑ５７，Ｑ６７，Ｑ６９のコレクタは共
通接続され、さらに負荷抵抗器６６を介して電源線（電
源電圧値：ＶCC）に接続されている。トランジスタＱ５
１，Ｑ５５，Ｑ６８，Ｑ７０のコレクタは共通接続さ
れ、さらに負荷抵抗器６７を介して電源線（電源電圧
値：ＶCC）に接続されている。
【０２７１】トランジスタＱ５３，Ｑ５７，Ｑ６７，Ｑ
６９の共通接続されたコレクタと負荷抵抗器６６の接続
点およびトランジスタＱ５１，Ｑ５５，Ｑ６８，Ｑ７０
の共通接続されたコレクタと負荷抵抗器６７の接続点か
ら出力電圧ＶOUTが差動出力される。
６９の共通接続されたコレクタと負荷抵抗器６６の接続
点およびトランジスタＱ５１，Ｑ５５，Ｑ６８，Ｑ７０
の共通接続されたコレクタと負荷抵抗器６７の接続点か
ら出力電圧ＶOUTが差動出力される。
【０２７２】次に、図１１の回路の動作原理について説
明する。
明する。
【０２７３】以下では、ｎｐｎトランジスタの順方向直
流電流増幅率αFNは十分「１」に近いものとし、αFN＝
１と仮定する。
流電流増幅率αFNは十分「１」に近いものとし、αFN＝
１と仮定する。
【０２７４】トランジスタＱ５１とＱ５２のエミッタ面
積比は１：Ｋ1であるため、第１不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
５２のコレクタ電流およびベース電圧をＩC52，ＶO1と
すると、コレクタ電流ＩC52は数式（４６）で表され
る。
積比は１：Ｋ1であるため、第１不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
５２のコレクタ電流およびベース電圧をＩC52，ＶO1と
すると、コレクタ電流ＩC52は数式（４６）で表され
る。
【０２７５】
【数４６】
【０２７６】トランジスタＱ５３とＱ５４のエミッタ面
積比はＫ2：１であるため、第２不平衡差動対にはオフ
セット電圧ＶK2が生成される。ここで、トランジスタＱ
５４のコレクタ電流をＩC54とすると、コレクタ電流Ｉ
C54は数式（４７）で表される。
積比はＫ2：１であるため、第２不平衡差動対にはオフ
セット電圧ＶK2が生成される。ここで、トランジスタＱ
５４のコレクタ電流をＩC54とすると、コレクタ電流Ｉ
C54は数式（４７）で表される。
【０２７７】
【数４７】
【０２７８】トランジスタＱ５２とＱ５４は定電流源５
３の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
３の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
【０２７９】ＩC52＋ＩC54＝Ｉ0 上記関係式と数式（４６），（４７）より、数式（４
８）が成立する。
８）が成立する。
【０２８０】
【数４８】
【０２８１】数式（４８）が成立するためには、 Ｖ1−ＶO1−ＶK1＝−（Ｖ2−ＶO1＋ＶK2） の関係が成立しなければならない。この関係より、トラ
ンジスタＱ５２のベース電圧ＶO1は、
ンジスタＱ５２のベース電圧ＶO1は、
【０２８２】
【数４９】
【０２８３】と求められる。
【０２８４】したがって、トランジスタＱ５１，Ｑ５３
のコレクタ電流をＩC51，ＩC53とすると、コレクタ電流
ＩC51，ＩC53は数式（５０ａ），（５０ｂ）で表され
る。
のコレクタ電流をＩC51，ＩC53とすると、コレクタ電流
ＩC51，ＩC53は数式（５０ａ），（５０ｂ）で表され
る。
【０２８５】
【数５０】
【０２８６】トランジスタＱ５５とＱ５６のエミッタ面
積比はＫ1：１であるため、第３不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
５６のコレクタ電流およびベース電圧をＩC56，ＶO2と
すると、コレクタ電流ＩC56は数式（５１）で表され
る。
積比はＫ1：１であるため、第３不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
５６のコレクタ電流およびベース電圧をＩC56，ＶO2と
すると、コレクタ電流ＩC56は数式（５１）で表され
る。
【０２８７】
【数５１】
【０２８８】トランジスタＱ５７とＱ５８のエミッタ面
積比は１：Ｋ2であるため、第４不平衡差動対にはオフ
セット電圧−ＶK2が生成される。ここで、トランジスタ
Ｑ５８のコレクタ電流をＩC58とすると、コレクタ電流
ＩC58は数式（５２）で表される。
積比は１：Ｋ2であるため、第４不平衡差動対にはオフ
セット電圧−ＶK2が生成される。ここで、トランジスタ
Ｑ５８のコレクタ電流をＩC58とすると、コレクタ電流
ＩC58は数式（５２）で表される。
【０２８９】
【数５２】
【０２９０】トランジスタＱ５６とＱ５８は定電流源５
６の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
６の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
【０２９１】ＩC56＋ＩC58＝Ｉ0 上記関係式と数式（５１），（５２）より、数式（５
３）が成立する。
３）が成立する。
【０２９２】
【数５３】
【０２９３】数式（５３）が成立するためには、 Ｖ1−ＶO2＋ＶK1＝−（Ｖ2−ＶO2−ＶK2） の関係が成立しなければならない。したがって、トラン
ジスタＱ５２のベース電圧ＶO2は
ジスタＱ５２のベース電圧ＶO2は
【０２９４】
【数５４】
【０２９５】と求まる。
【０２９６】したがって、トランジスタＱ５５，Ｑ５７
のコレクタ電流をＩC55，ＩC57とすると、コレクタ電流
ＩC55，ＩC57は数式（５５ａ），（５５ｂ）で表され
る。
のコレクタ電流をＩC55，ＩC57とすると、コレクタ電流
ＩC55，ＩC57は数式（５５ａ），（５５ｂ）で表され
る。
【０２９７】
【数５５】
【０２９８】トランジスタＱ５９とＱ６０のエミッタ面
積比は１：Ｋ1であるため、第５不平衡差動対にはオフ
セット電圧−ＶK1が生成される。ここで、トランジスタ
Ｑ６０のコレクタ電流およびベース電圧をＩC60，ＶO3
とすると、コレクタ電流ＩC60は数式（５６）で表され
る。
積比は１：Ｋ1であるため、第５不平衡差動対にはオフ
セット電圧−ＶK1が生成される。ここで、トランジスタ
Ｑ６０のコレクタ電流およびベース電圧をＩC60，ＶO3
とすると、コレクタ電流ＩC60は数式（５６）で表され
る。
【０２９９】
【数５６】
【０３００】トランジスタＱ６１とＱ６２のエミッタ面
積比は１：Ｋ2であるため、第６不平衡差動対にはオフ
セット電圧−ＶK2が生成される。ここで、トランジスタ
Ｑ６２のコレクタ電流をＩC62とすると、コレクタ電流
ＩC62は数式（５７）で表される。
積比は１：Ｋ2であるため、第６不平衡差動対にはオフ
セット電圧−ＶK2が生成される。ここで、トランジスタ
Ｑ６２のコレクタ電流をＩC62とすると、コレクタ電流
ＩC62は数式（５７）で表される。
【０３０１】
【数５７】
【０３０２】トランジスタＱ６０とＱ６２は定電流源５
９の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
９の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
【０３０３】ＩC60＋ＩC62＝Ｉ0 上記関係式と数式（５６），（５７）より、数式（５
８）が成立する。
８）が成立する。
【０３０４】
【数５８】
【０３０５】数式（５８）が成立するためには、 Ｖ1−ＶO3−ＶK1＝−（Ｖ2−ＶO3−ＶK2） の関係が成立しなければならない。したがって、トラン
ジスタＱ５２のベース電圧ＶO3は
ジスタＱ５２のベース電圧ＶO3は
【０３０６】
【数５９】
【０３０７】と求まる。このトランジスタＱ６０のベー
ス電圧ＶO3は、トランジスタＱ６７のベースに入力され
る。
ス電圧ＶO3は、トランジスタＱ６７のベースに入力され
る。
【０３０８】トランジスタＱ６３とＱ６４のエミッタ面
積比はＫ1：１であるため、第７不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
６４のコレクタ電流およびベース電圧をＩC64，ＶO4と
すると、コレクタ電流ＩC60は数式（６０）で表され
る。
積比はＫ1：１であるため、第７不平衡差動対にはオフ
セット電圧ＶK1が生成される。ここで、トランジスタＱ
６４のコレクタ電流およびベース電圧をＩC64，ＶO4と
すると、コレクタ電流ＩC60は数式（６０）で表され
る。
【０３０９】
【数６０】
【０３１０】トランジスタＱ６５とＱ６６のエミッタ面
積比はＫ2：１であるため、第８不平衡差動対にはオフ
セット電圧ＶK2が生成される。ここで、トランジスタＱ
６６のコレクタ電流をＩC66とすると、コレクタ電流Ｉ
C66は数式（６１）で表される。
積比はＫ2：１であるため、第８不平衡差動対にはオフ
セット電圧ＶK2が生成される。ここで、トランジスタＱ
６６のコレクタ電流をＩC66とすると、コレクタ電流Ｉ
C66は数式（６１）で表される。
【０３１１】
【数６１】
【０３１２】トランジスタＱ６４とＱ６６は定電流源６
２の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
２の生成する定電流Ｉ0で駆動され、それらのコレクタ
には差動電流が流れる。したがって、次の関係式が成立
する。
【０３１３】ＩC64＋ＩC66＝Ｉ0 上記関係式と数式（６０），（６１）より、数式（６
２）が成立する。
２）が成立する。
【０３１４】
【数６２】
【０３１５】数式（６２）が成立するためには、 Ｖ1−ＶO4＋ＶK1＝−（Ｖ2−ＶO4＋ＶK2） の関係が成立しなければならない。したがって、トラン
ジスタＱ６４のベース電圧ＶO4は
ジスタＱ６４のベース電圧ＶO4は
【０３１６】
【数６３】
【０３１７】と求まる。このトランジスタＱ６０のベー
ス電圧ＶO4は、トランジスタＱ６９のベースに入力され
る。
ス電圧ＶO4は、トランジスタＱ６９のベースに入力され
る。
【０３１８】第１平衡差動対には、第３不平衡差動対で
生成された電圧ＶO3が入力される。ここで、トランジス
タＱ６７とＱ６８のコレクタ電流をＩC67，ＩC68とする
と、コレクタ電流ＩC67，ＩC68はそれぞれ数式（６４
ａ），（６４ｂ）で表される。
生成された電圧ＶO3が入力される。ここで、トランジス
タＱ６７とＱ６８のコレクタ電流をＩC67，ＩC68とする
と、コレクタ電流ＩC67，ＩC68はそれぞれ数式（６４
ａ），（６４ｂ）で表される。
【０３１９】
【数６４】
【０３２０】第２平衡差動対には、第４不平衡差動対で
生成された電圧ＶO4が入力される。ここで、トランジス
タＱ６９とＱ７０のコレクタ電流をＩC69，ＩC70とする
と、コレクタ電流ＩC69，ＩC70はそれぞれ数式（６５
ａ），（６５ｂ）で表される。
生成された電圧ＶO4が入力される。ここで、トランジス
タＱ６９とＱ７０のコレクタ電流をＩC69，ＩC70とする
と、コレクタ電流ＩC69，ＩC70はそれぞれ数式（６５
ａ），（６５ｂ）で表される。
【０３２１】
【数６５】
【０３２２】トランジスタＱ５３，Ｑ５７，Ｑ６７，Ｑ
６９のコレクタの共通接続点に流れる電流をＩ+とし、
トランジスタＱ５１，Ｑ５５，Ｑ６８，Ｑ７０のコレク
タの共通接続点に流れる電流をＩ-とすると、当該バイ
ポーラ乗算回路の差動出力電流ΔＩは数式（６６）で表
される。
６９のコレクタの共通接続点に流れる電流をＩ+とし、
トランジスタＱ５１，Ｑ５５，Ｑ６８，Ｑ７０のコレク
タの共通接続点に流れる電流をＩ-とすると、当該バイ
ポーラ乗算回路の差動出力電流ΔＩは数式（６６）で表
される。
【０３２３】
【数６６】
【０３２４】数式（６６）は、第１および第２の入力電
圧Ｖ1，Ｖ2の値が所定の範囲内であれば、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
圧Ｖ1，Ｖ2の値が所定の範囲内であれば、差動出力電流
ΔＩが第１および第２の入力電圧Ｖ1，Ｖ2の積に比例す
ることを示している。
【０３２５】差動出力電流ΔＩは、２つの負荷抵抗器６
６，６７により電圧に変換され、当該バイポーラ乗算回
路の出力電圧ＶOUTが出力される。この出力電圧は、第
１および第２の入力電圧の積に比例する。このように、
図１１の回路はバイポーラ乗算回路として動作する。
６，６７により電圧に変換され、当該バイポーラ乗算回
路の出力電圧ＶOUTが出力される。この出力電圧は、第
１および第２の入力電圧の積に比例する。このように、
図１１の回路はバイポーラ乗算回路として動作する。
【０３２６】ここで、数式（６６）と上記数式（４４）
とを比較すると、数式（６６）では第１および第２入力
電圧Ｖ1，Ｖ2が（１／２）倍になっていることが分か
る。これは、図７の第７実施形態のバイポーラ乗算回路
に比べ、当該バイポーラ乗算回路の入力電圧範囲が２倍
に拡大されることを意味する。
とを比較すると、数式（６６）では第１および第２入力
電圧Ｖ1，Ｖ2が（１／２）倍になっていることが分か
る。これは、図７の第７実施形態のバイポーラ乗算回路
に比べ、当該バイポーラ乗算回路の入力電圧範囲が２倍
に拡大されることを意味する。
【０３２７】他方、数式（６６）からも分かるようにオ
フセット電圧も（１／２）倍になるので、その入力電圧
範囲が最大となるのは、オフセット電圧が ＶK1＋ＶK2＝４．６ＶT（＝ｃｏｓｈ-1（５）ＶT） の場合である。したがって、エミッタ面積比を表す定数
Ｋ1，Ｋ2に関し、 Ｋ1Ｋ2＝９７．９８９８（ ９８） の関係が成立する。例えば、Ｋ1＝Ｋ2とおくと、Ｋ1＝
Ｋ2＝９．８９８９８（１０）と求められる。このよう
に、入力電圧範囲を２倍に拡大すると定数Ｋ1，Ｋ2は、
図７および図８のバイポーラ乗算回路の定数Ｋ1，Ｋ2に
比べて大きくなる。しかし、入力電圧範囲を拡大せず、
入力電圧範囲を図７および図８のバイポーラ乗算回路の
それと同じとするならば、定数Ｋ1，Ｋ2は図７および図
８のバイポーラ乗算回路のそれと同じになる。
フセット電圧も（１／２）倍になるので、その入力電圧
範囲が最大となるのは、オフセット電圧が ＶK1＋ＶK2＝４．６ＶT（＝ｃｏｓｈ-1（５）ＶT） の場合である。したがって、エミッタ面積比を表す定数
Ｋ1，Ｋ2に関し、 Ｋ1Ｋ2＝９７．９８９８（ ９８） の関係が成立する。例えば、Ｋ1＝Ｋ2とおくと、Ｋ1＝
Ｋ2＝９．８９８９８（１０）と求められる。このよう
に、入力電圧範囲を２倍に拡大すると定数Ｋ1，Ｋ2は、
図７および図８のバイポーラ乗算回路の定数Ｋ1，Ｋ2に
比べて大きくなる。しかし、入力電圧範囲を拡大せず、
入力電圧範囲を図７および図８のバイポーラ乗算回路の
それと同じとするならば、定数Ｋ1，Ｋ2は図７および図
８のバイポーラ乗算回路のそれと同じになる。
【０３２８】図１１のバイポーラ乗算回路では、８つ不
平衡差動対に入力電圧が入力され、これらの不平衡差動
対でオフセット電圧が生成される。このため、入力イン
ピーダンスを高めることができる。さらに、さらに、所
望のオフセット電圧を得るために必要なチップ面積を小
さくできる。
平衡差動対に入力電圧が入力され、これらの不平衡差動
対でオフセット電圧が生成される。このため、入力イン
ピーダンスを高めることができる。さらに、さらに、所
望のオフセット電圧を得るために必要なチップ面積を小
さくできる。
【０３２９】
【発明の効果】以上説明した通り、本発明の電圧加算回
路およびバイポーラ乗算回路では、入力インピーダンス
を高めることができ、さらに、所望のオフセット電圧を
得るために必要なチップ面積を小さくすることができ
る。
路およびバイポーラ乗算回路では、入力インピーダンス
を高めることができ、さらに、所望のオフセット電圧を
得るために必要なチップ面積を小さくすることができ
る。
【図１】本発明の第１実施形態の電圧加算回路を示す回
路図である。
路図である。
【図２】本発明の第２実施形態の電圧加算回路を示す回
路図である。
路図である。
【図３】本発明の第３実施形態の電圧加算回路を示す回
路図である。
路図である。
【図４】本発明の第４実施形態の電圧加算回路を示す回
路図である。
路図である。
【図５】本発明の第５実施形態の電圧加算回路を示す回
路図である。
路図である。
【図６】本発明の第６実施形態の電圧加算回路を示す回
路図である。
路図である。
【図７】本発明の第７実施形態のバイポーラ乗算回路を
示す回路図である。
示す回路図である。
【図８】本発明の第８実施形態のバイポーラ乗算回路を
示す回路図である。
示す回路図である。
【図９】本発明の第９実施形態のバイポーラ乗算回路を
示す回路図である。
示す回路図である。
【図１０】本発明の第１０実施形態のバイポーラ乗算回
路を示す回路図である。
路を示す回路図である。
【図１１】本発明の第１１実施形態のバイポーラ乗算回
路を示す回路図である。
路を示す回路図である。
【図１２】従来の抵抗加算器を用いたバイポーラ乗算回
路を示す回路図である。
路を示す回路図である。
【符号の説明】 Ｑ１ａ，Ｑ１ｂ バイポーラ・トランジスタ Ｑ２ａ，Ｑ２ｂ バイポーラ・トランジスタ Ｑ３ａ，Ｑ３ｂ バイポーラ・トランジスタ Ｑ４ａ，Ｑ３ｂ バイポーラ・トランジスタ Ｑ１１ａ，Ｑ１１ｂ バイポーラ・トランジスタ Ｑ１２ａ，Ｑ１２ｂ バイポーラ・トランジスタ Ｑ１３ａ，Ｑ１３ｂ バイポーラ・トランジスタ Ｑ１４ａ，Ｑ１４ｂ バイポーラ・トランジスタ Ｑ１５ａ，Ｑ１５ｂ バイポーラ・トランジスタ Ｑ１６ａ，Ｑ１６ｂ バイポーラ・トランジスタ Ｑ２１ａ，Ｑ２１ｂ バイポーラ・トランジスタ Ｑ２２ａ，Ｑ２２ｂ バイポーラ・トランジスタ Ｑ２３ａ，Ｑ２３ｂ バイポーラ・トランジスタ Ｑ２４ａ，Ｑ２４ｂ バイポーラ・トランジスタ Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３５ バイポーラ
・トランジスタ Ｑ３６，Ｑ３７，Ｑ３８ バイポーラ・トランジスタ Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４４，Ｑ４５ バイポーラ
・トランジスタ Ｑ４６，Ｑ４７，Ｑ４８ バイポーラ・トランジスタ Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５ バイポーラ
・トランジスタ Ｑ５６，Ｑ５７，Ｑ５８，Ｑ５９，Ｑ６０ バイポーラ
・トランジスタ Ｑ６１，Ｑ６２，Ｑ６３，Ｑ６４，Ｑ６５ バイポーラ
・トランジスタ Ｑ６６，Ｑ６７，Ｑ６８，Ｑ６９，Ｑ７０ バイポーラ
・トランジスタ １ａ，１ｂ 定電流源 ２ａ，２ｂ 定電流源 ３，３ａ，３ｂ 定電圧源 ５，５Ａ，５Ｂ 電圧加算回路 ６，６Ａ，６Ｂ 電圧加算回路 １１ａ，１１ｂ 定電流源 １２ａ，１２ｂ 定電流源 １３ａ，１３ｂ 定電圧源 ２１ａ，２１ｂ 定電流源 ２２ａ，２２ｂ 定電流源 ２３ａ，２３ｂ 定電圧源 ２４ａ，２４ｂ 定電流源 ３０ 乗算器コア回路 ３１，３２，３３，３４ 定電流源 ３５，３６ 負荷抵抗器 ４０ 乗算器コア回路 ５１，５２，５３，５４，５５ 定電流源 ５６，５７，５８，５９，６０ 定電流源 ６１，６２，６３，６４ 定電流源 ６６，６７ 負荷抵抗器
・トランジスタ Ｑ３６，Ｑ３７，Ｑ３８ バイポーラ・トランジスタ Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４４，Ｑ４５ バイポーラ
・トランジスタ Ｑ４６，Ｑ４７，Ｑ４８ バイポーラ・トランジスタ Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５ バイポーラ
・トランジスタ Ｑ５６，Ｑ５７，Ｑ５８，Ｑ５９，Ｑ６０ バイポーラ
・トランジスタ Ｑ６１，Ｑ６２，Ｑ６３，Ｑ６４，Ｑ６５ バイポーラ
・トランジスタ Ｑ６６，Ｑ６７，Ｑ６８，Ｑ６９，Ｑ７０ バイポーラ
・トランジスタ １ａ，１ｂ 定電流源 ２ａ，２ｂ 定電流源 ３，３ａ，３ｂ 定電圧源 ５，５Ａ，５Ｂ 電圧加算回路 ６，６Ａ，６Ｂ 電圧加算回路 １１ａ，１１ｂ 定電流源 １２ａ，１２ｂ 定電流源 １３ａ，１３ｂ 定電圧源 ２１ａ，２１ｂ 定電流源 ２２ａ，２２ｂ 定電流源 ２３ａ，２３ｂ 定電圧源 ２４ａ，２４ｂ 定電流源 ３０ 乗算器コア回路 ３１，３２，３３，３４ 定電流源 ３５，３６ 負荷抵抗器 ４０ 乗算器コア回路 ５１，５２，５３，５４，５５ 定電流源 ５６，５７，５８，５９，６０ 定電流源 ６１，６２，６３，６４ 定電流源 ６６，６７ 負荷抵抗器
Claims (13)
- 【請求項１】 第１および第２のバイポーラ・トランジ
スタがエミッタ結合されて形成された第１不平衡差動対
と、 前記第１不平衡差動対を第１定電流で駆動する第１定電
流源と、 第３バイポーラ・トランジスタと、ダイオード接続され
た第４バイポーラ・トランジスタとがエミッタ結合され
て形成された第２不平衡差動対と、 前記第２不平衡差動対を第２定電流で駆動する第２定電
流源とを備え、 前記第１バイポーラ・トランジスタのエミッタ面積は、
前記第２バイポーラ・トランジスタのエミッタ面積のＫ
1倍（Ｋ1は１より大きい定数）であり、且つ前記第３バ
イポーラ・トランジスタのエミッタ面積は、前記第４バ
イポーラ・トランジスタのエミッタ面積のＫ2倍（Ｋ2は
１より大きい定数）であり、 前記第４バイポーラ・トランジスタに流れる電流は、前
記第１バイポーラ・トランジスタに流れる電流に等しく
設定され、 前記第１不平衡差動対を形成する前記第１および第２の
バイポーラ・トランジスタのベース間に第１入力電圧が
差動入力されると共に、前記第２不平衡差動対を形成す
る前記第３バイポーラ・トランジスタのベースと基準点
との間に第２入力電圧が差動入力され、それによって前
記第１および第２の不平衡差動対には第１および第２の
オフセット電圧がそれぞれ生成され、 前記第１および第２の入力電圧の和を含む当該電圧加算
回路の出力電圧は、前記第４バイポーラ・トランジスタ
のベースと前記基準点との間から取り出されると共に、
前記第１および第２のオフセット電圧の和を含んでいる
ことを特徴とする電圧加算回路。 - 【請求項２】 第１および第２のバイポーラ・トランジ
スタがエミッタ結合されて形成された第１不平衡差動対
と、 前記第１不平衡差動対を第１定電流で駆動する第１定電
流源と、 第３バイポーラ・トランジスタと、ダイオード接続され
た第４バイポーラ・トランジスタとがエミッタ結合され
て形成された第２不平衡差動対と、 前記第２不平衡差動対を第２定電流で駆動する第２定電
流源とを備え、 前記第２バイポーラ・トランジスタのエミッタ面積は、
前記第１バイポーラ・トランジスタのエミッタ面積のＫ
1倍（Ｋ1は１より大きい定数）であり、且つ前記第４バ
イポーラ・トランジスタのエミッタ面積は、前記第バイ
ポーラ・トランジスタのエミッタ面積のＫ2倍（Ｋ2は１
より大きい定数）であり、 前記第４バイポーラ・トランジスタに流れる電流は、前
記第１バイポーラ・トランジスタに流れる電流に等しく
設定され、 前記第１不平衡差動対を形成する前記第１および第２の
バイポーラ・トランジスタのベース間に第１入力電圧が
差動入力されると共に、前記第２不平衡差動対を形成す
る前記第３バイポーラ・トランジスタのベースと基準点
との間に第２入力電圧が差動入力され、それによって前
記第１および第２の不平衡差動対には第１および第２の
オフセット電圧がそれぞれ生成され、 前記第１および第２の入力電圧の和を含む当該電圧加算
回路の出力電圧は、前記第４バイポーラ・トランジスタ
のベースと前記基準点との間から取り出されると共に、
前記第１および第２のオフセット電圧の和を含んでいる
ことを特徴とする電圧加算回路。 - 【請求項３】 前記第１および第２の定電流の値が互い
に等しく設定されている請求項１または請求項２に記載
の電圧加算回路。 - 【請求項４】 前記第１および第２のバイポーラ・トラ
ンジスタが第１導電型であり、前記第３および第４のバ
イポーラ・トランジスタが第２導電型であって、前記第
１および第４のバイポーラ・トランジスタのコレクタが
互いに接続されている請求項１または請求項２に記載の
電圧加算回路。 - 【請求項５】 入力電流に等しい出力電流を生成するカ
レントミラー回路をさらに含んでおり、前記第１バイポ
ーラ・トランジスタに流れる電流が前記カレントミラー
回路の入力電流として設定され、前記第４バイポーラ・
トランジスタに流れる電流が前記カレントミラー回路の
出力電流として設定されている請求項１または請求項２
に記載の電圧加算回路。 - 【請求項６】 前記第１および第２の不平衡差動対の共
通負荷として第３定電流源をさらに含んでおり、その第
３定電流源は、前記第２および第４のバイポーラ・トラ
ンジスタにそれぞれ流れる電流が一対の差動電流を形成
するように、前記第１および第２の不平衡差動対に接続
されている請求項１または請求項２に記載の電圧加算回
路。 - 【請求項７】 前記第１不平衡差動対を形成する前記第
２バイポーラ・トランジスタのコレクタに第１定電圧が
印加され、前記第２不平衡差動対を形成する前記第３バ
イポーラ・トランジスタのコレクタに第２定電圧が印加
される請求項１または請求項２に記載の電圧加算回路。 - 【請求項８】 入力回路と乗算器コア回路とを備えてな
るバイポーラ乗算回路であって、 前記入力回路は、 請求項１または請求項３〜７のいずれかに記載の構成を
持つと共に、第１および第２の入力端子対と出力端子対
を有する第１電圧加算回路と、 請求項２〜７のいずれかに記載の構成を持つと共に、第
１および第２の入力端子対と出力端子対を有する第２電
圧加算回路と、 請求項１または請求項３〜７のいずれかに記載の構成を
持つと共に、第１および第２の入力端子対と出力端子対
を有する第３電圧加算回路と、 請求項２〜７のいずれかに記載の構成を持つと共に、第
１および第２の入力端子対と出力端子対を有する第４電
圧加算回路とを有しており、 前記乗算器コア回路は、 第１定電流で駆動されると共に、入力端子対と出力端子
対を有する第１差動対と、 第２定電流で駆動されると共に、入力端子対と出力端子
対を有する第２差動対と、 第３定電流で駆動されると共に、入力端子対と出力端子
対を有する第３差動対と、 第４定電流で駆動されると共に、入力端子対と出力端子
対を有する第４差動対とを有しており、 前記第１、第２、第３および第４の電圧加算回路の第１
入力端子対には、それぞれ第１入力電圧が差動入力され
る一方、前記第１、第２、第３および第４の電圧加算回
路の第２入力端子対には、それぞれ共通の基準点に対し
て第２入力電圧が差動入力され、 しかも、前記第１電圧加算回路の出力端子対は前記第１
差動対の入力端子対に接続されていて、前記第１および
第２の入力電圧の和を含む前記第１電圧加算回路の出力
電圧は前記第１差動対の入力端子対に差動入力され、 前記第２電圧加算回路の出力端子対は前記第２差動対の
入力端子対に接続されていて、前記第１および第２の入
力電圧の和を含む前記第２電圧加算回路の出力電圧は前
記第２差動対の入力端子対に差動入力され、 前記第３電圧加算回路の出力端子対は前記第３差動対の
入力端子対に接続されていて、前記第１および第２の入
力電圧の和を含む前記第３電圧加算回路の出力電圧は前
記第３差動対の入力端子対に差動入力され、 前記第４電圧加算回路の出力端子対は前記第４差動対の
入力端子対に接続されていて、前記第１および第２の入
力電圧の和を含む前記第４電圧加算回路の出力電圧は前
記第４差動対の入力端子対に差動入力され、 前記第１、第２、第３および第４の電圧加算回路の出力
端子対の一方は、互いに接続されて当該乗算回路の出力
端子対の一方を形成し、且つ前記第１、第２、第３およ
び第４の電圧加算回路の出力端子対の他方は、互いに接
続されて当該乗算回路の出力端子対の他方を形成してお
り、 前記第１および第２の入力電圧の乗算結果を含む当該乗
算回路の差動出力は、当該乗算回路の出力端子対から取
り出されることを特徴とするバイポーラ乗算回路。 - 【請求項９】 前記第１、第２、第３および第４の差動
対のそれぞれが、エミッタ結合され、且つエミッタ面積
が互いに等しい二つのバイポーラトランジスタから構成
される請求項８に記載のバイポーラ乗算回路。 - 【請求項１０】 前記第１、第２、第３および第４の差
動対のそれぞれが、エミッタ結合され、且つエミッタ面
積が互いに異なる二つのバイポーラトランジスタから構
成される請求項８に記載のバイポーラ乗算回路。 - 【請求項１１】 前記第１、第２、第３および第４の差
動対のそれぞれを構成する二つのバイポーラトランジス
タのうちの一方のエミッタ面積が、他方のエミッタ面積
のＫ3倍（Ｋ3は１より大きい定数）である請求項１０に
記載のバイポーラ乗算回路。 - 【請求項１２】 入力回路と乗算器コア回路とを備えて
なるバイポーラ乗算回路であって、 前記入力回路は、請求項６に記載の構成を持つと共に、
第１および第２の入力端子対と出力端子対を有する第１
電圧加算回路と、 請求項６に記載の構成を持つと共に、第１および第２の
入力端子対と出力端子対を有する第２電圧加算回路と、 請求項６に記載の構成を持つと共に、第１および第２の
入力端子対と出力端子対を有する第３電圧加算回路と、 請求項６に記載の構成を持つと共に、第１および第２の
入力端子対と出力端子対を有する第４電圧加算回路とを
有しており、 前記乗算器コア回路は、 第１定電流で駆動されると共に、入力端子対と出力端子
対を有する第１差動対と、 第２定電流で駆動されると共に、入力端子対と出力端子
対を有する第２差動対とを有し、 前記第１および第２の差動対の出力端子対は互いに接続
されて当該乗算回路の出力端子対を形成しており、 前記第１、第２、第３および第４の電圧加算回路の第１
入力端子対には、それぞれ第１入力電圧が差動入力され
る一方、前記第１、第２、第３および第４の電圧加算回
路の第２入力端子対には、それぞれ共通の基準点に対し
て第２入力電圧が差動入力され、 しかも、前記第１電圧加算回路の出力端子対は前記第１
差動対の入力端子対に接続されていて、前記第１および
第２の入力電圧の和を含む前記第１電圧加算回路の出力
電圧は前記第１差動対の入力端子対に差動入力され、 前記第２電圧加算回路の出力端子対は前記第２差動対の
入力端子対に接続されていて、前記第１および第２の入
力電圧の和を含む前記第２電圧加算回路の出力電圧は前
記第２差動対の入力端子対に差動入力され、 前記第３電圧加算回路の一対の差動出力電流は、当該乗
算回路の出力端子対にそれぞれ供給され、 前記第４電圧加算回路の一対の差動出力電流は、当該乗
算回路の出力端子対にそれぞれ供給され、 前記第１および第２の入力電圧の乗算結果を含む当該乗
算回路の差動出力は、当該乗算回路の出力端子対から取
り出されることを特徴とするバイポーラ乗算回路。 - 【請求項１３】 前記第１および第２の差動対のそれぞ
れが、エミッタ結合され、且つエミッタ面積が互いに等
しい二つのバイポーラトランジスタから構成される請求
項１２に記載のバイポーラ乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121528A JPH11316793A (ja) | 1998-04-30 | 1998-04-30 | バイポーラ乗算回路およびそれに用いる電圧加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121528A JPH11316793A (ja) | 1998-04-30 | 1998-04-30 | バイポーラ乗算回路およびそれに用いる電圧加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11316793A true JPH11316793A (ja) | 1999-11-16 |
Family
ID=14813471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121528A Pending JPH11316793A (ja) | 1998-04-30 | 1998-04-30 | バイポーラ乗算回路およびそれに用いる電圧加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11316793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124734A (ja) * | 2009-12-09 | 2011-06-23 | Tdk Corp | 電流電圧変換回路、光学機器、及び光学ドライブ装置 |
-
1998
- 1998-04-30 JP JP10121528A patent/JPH11316793A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124734A (ja) * | 2009-12-09 | 2011-06-23 | Tdk Corp | 電流電圧変換回路、光学機器、及び光学ドライブ装置 |
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