JPH0220164B2 - - Google Patents
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- JPH0220164B2 JPH0220164B2 JP58220933A JP22093383A JPH0220164B2 JP H0220164 B2 JPH0220164 B2 JP H0220164B2 JP 58220933 A JP58220933 A JP 58220933A JP 22093383 A JP22093383 A JP 22093383A JP H0220164 B2 JPH0220164 B2 JP H0220164B2
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- emitter
- collector
- base
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Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特にいわゆ
る二重平衡差動増幅器に関するものである。
る二重平衡差動増幅器に関するものである。
一般的な二重平衡差動増幅器を第１図を用いて
説明する。トランジスタ１，２は第１の差動増幅
器を構成し、トランジスタ３，４は第２の差動増
幅器を構成する。トランジスタ１，４の各ベース
トランジスタ２，３の各ベースはそれぞれ共通接
続され、各々端子１０１，１０２に接続されてい
る。各端子１０１，１０２にはバイアス電源５か
ら抵抗６，７を介してバイアスを与えられてお
り、端子１０１，１０２間に第２の入力信号源１
０８が接続されている。トランジスタ１，２の共
通エミツタはトランジスタ８のコレクタに、トラ
ンジスタ３，４の共通エミツタはトランジスタ９
のコレクタにそれぞれ接続される。トランジスタ
８，９のベースは端子１０３，１０４にそれぞれ
接続され、バイアス源１０より抵抗１１，１２を
介してバイアスが与えられている。トランジスタ
８，９の各エミツタは抵抗１３，１４を介してそ
れぞれ接地され、それらはエミツタ接地動作す
る。端子１０３，１０４間に第１の入力信号源１
０７が接続されている。トランジスタ１，３のコ
レクタは共通接続され、トランジスタ２，４のコ
レクタも共通接続され、それぞれトランジスタ１
５，１６及び１７，１８から成る電流反転回路に
接続されている。トランジスタ１６，１８のコレ
クタと接地１００間にそれぞれ抵抗１９，２０が
設けられ、抵抗１９，２０の一端は出力端子１０
５，１０６に各々接続されている。この構成によ
り、二重平衡差動増幅器が構成され、端子１０
３，１０４間に入力される第１の入力信号源１０
７と端子１０１，１０２間に入力される第２の入
力信号源１０８との積が出力される。
説明する。トランジスタ１，２は第１の差動増幅
器を構成し、トランジスタ３，４は第２の差動増
幅器を構成する。トランジスタ１，４の各ベース
トランジスタ２，３の各ベースはそれぞれ共通接
続され、各々端子１０１，１０２に接続されてい
る。各端子１０１，１０２にはバイアス電源５か
ら抵抗６，７を介してバイアスを与えられてお
り、端子１０１，１０２間に第２の入力信号源１
０８が接続されている。トランジスタ１，２の共
通エミツタはトランジスタ８のコレクタに、トラ
ンジスタ３，４の共通エミツタはトランジスタ９
のコレクタにそれぞれ接続される。トランジスタ
８，９のベースは端子１０３，１０４にそれぞれ
接続され、バイアス源１０より抵抗１１，１２を
介してバイアスが与えられている。トランジスタ
８，９の各エミツタは抵抗１３，１４を介してそ
れぞれ接地され、それらはエミツタ接地動作す
る。端子１０３，１０４間に第１の入力信号源１
０７が接続されている。トランジスタ１，３のコ
レクタは共通接続され、トランジスタ２，４のコ
レクタも共通接続され、それぞれトランジスタ１
５，１６及び１７，１８から成る電流反転回路に
接続されている。トランジスタ１６，１８のコレ
クタと接地１００間にそれぞれ抵抗１９，２０が
設けられ、抵抗１９，２０の一端は出力端子１０
５，１０６に各々接続されている。この構成によ
り、二重平衡差動増幅器が構成され、端子１０
３，１０４間に入力される第１の入力信号源１０
７と端子１０１，１０２間に入力される第２の入
力信号源１０８との積が出力される。
通常、第２の入力信号源１０８はトランジスタ
１〜４をスイツチング動作する為の信号が供給さ
れ、第１の入力信号源１０７の入力振幅に比例
（依存する）出力信号が出力端子１０５，１０６
に出力される。トランジスタ８，９の無歪許容入
力Vimax（ｐ−ｐ）は、トランジスタ８，９がエ
ミツタ接地動作の為、バイアス電源１０の電位を
VAとすると Vimax（ｐ−ｐ）／２＝IE（Q8）×R13 ＝VA−VBE（Q8）／R13×R13 （＝VA−VBE（Q9）／R14×R14） で表わされる。ここでIEはトランジスタのエミツ
タ電流、VBEはトランジスタのベース、エミツタ
間の順方向電圧、R13は抵抗１３の抵抗値、R14
は抵抗１４の抵抗値である。従つて、Vimaxを
決めるとバイアス電圧VAは一義的に決定される。
１〜４をスイツチング動作する為の信号が供給さ
れ、第１の入力信号源１０７の入力振幅に比例
（依存する）出力信号が出力端子１０５，１０６
に出力される。トランジスタ８，９の無歪許容入
力Vimax（ｐ−ｐ）は、トランジスタ８，９がエ
ミツタ接地動作の為、バイアス電源１０の電位を
VAとすると Vimax（ｐ−ｐ）／２＝IE（Q8）×R13 ＝VA−VBE（Q8）／R13×R13 （＝VA−VBE（Q9）／R14×R14） で表わされる。ここでIEはトランジスタのエミツ
タ電流、VBEはトランジスタのベース、エミツタ
間の順方向電圧、R13は抵抗１３の抵抗値、R14
は抵抗１４の抵抗値である。従つて、Vimaxを
決めるとバイアス電圧VAは一義的に決定される。
例えば、Vimax＝1Vp−ｐとすると、
VA＝Vimax／２(p-p)＋VBE
＝１／２(Vp-p)＋0.7＝1.2V
となる。ところで、出力端１０５，１０６の直流
電圧VODCは、電源ライン１０９の電源電圧VCCか
ら、トランジスタ１６又は１８のコレクタ・エミ
ツタ間飽和電圧VCESat Q16を引いた電圧の1/2に
ある事が望ましい。即ち、 VODC＝VCC−VCESat（Q16）／２ ＝VCC−VCESat（Q18）／２ 従つて、無歪最大許容入力が規定された場合
で、電流反転回路の電流反転比が決まると、おの
ずと二重平衡差動増幅器の最大利得がAmaxが決
められる。例えばVA＝1.2v、R13＝R14＝1kΩと
するとIEQ8＝IEQ9＝0.5ｍＡであり、また電流反
転回路を構成するトランジスタ１５，１６及び１
７，１８のエミツタ面積比を１：１とすると、電
流反転比は１：１であるので、IC（Q16）＝IC
（Q18）＝IEQ8＝IEQ9＝0.5ｍＡとなる。従つて、
トランジスタQ16、Q18の0.5ｍＡ時のVCE（Sat）
Q16＝0.2vとすれば、VCC＝3vのときAvmaxは次
式で求まる。
電圧VODCは、電源ライン１０９の電源電圧VCCか
ら、トランジスタ１６又は１８のコレクタ・エミ
ツタ間飽和電圧VCESat Q16を引いた電圧の1/2に
ある事が望ましい。即ち、 VODC＝VCC−VCESat（Q16）／２ ＝VCC−VCESat（Q18）／２ 従つて、無歪最大許容入力が規定された場合
で、電流反転回路の電流反転比が決まると、おの
ずと二重平衡差動増幅器の最大利得がAmaxが決
められる。例えばVA＝1.2v、R13＝R14＝1kΩと
するとIEQ8＝IEQ9＝0.5ｍＡであり、また電流反
転回路を構成するトランジスタ１５，１６及び１
７，１８のエミツタ面積比を１：１とすると、電
流反転比は１：１であるので、IC（Q16）＝IC
（Q18）＝IEQ8＝IEQ9＝0.5ｍＡとなる。従つて、
トランジスタQ16、Q18の0.5ｍＡ時のVCE（Sat）
Q16＝0.2vとすれば、VCC＝3vのときAvmaxは次
式で求まる。
Avmax
＝｛VCC−VCESat(Q16)｝／２／ICQ16／R13（＝R14）
＝（３−0.2）／２／0.5／１（ｋΩ）＝2.8倍
又、前述の無歪許容最大入力Vimaxを維持出
来る最小の電源電圧VCCminは、 VCCnio＝Vimax(p-p)＋VCESat(Q8) ＋VCESat(Q1)＋VBE(Q15) ＝1.0＋0.2＋0.1＋0.7＝2.0V である。このように、従来の二重平衡差動増幅器
では、低電圧動作時でかつ又、無歪許容最大入力
を確保しゲイン設定する事は、非常にむずかしか
つた。
来る最小の電源電圧VCCminは、 VCCnio＝Vimax(p-p)＋VCESat(Q8) ＋VCESat(Q1)＋VBE(Q15) ＝1.0＋0.2＋0.1＋0.7＝2.0V である。このように、従来の二重平衡差動増幅器
では、低電圧動作時でかつ又、無歪許容最大入力
を確保しゲイン設定する事は、非常にむずかしか
つた。
本発明の目的は、低電圧動作時に有効でかつ
又、無歪許容最大入力の設計容易な二重平衡差動
増幅器を提供することにある。
又、無歪許容最大入力の設計容易な二重平衡差動
増幅器を提供することにある。
本発明によるトランジスタ回路は、エミツタが
抵抗を介して第１の電位点に接続されベースに第
１の信号が供給される第１のトランジスタと、
夫々のエミツタが前記第１のトランジスタのコレ
クタに接続されベース間に第２の信号が供給され
る第２および第３のトランジスタと、前記第２の
トランジスタのコレクタと第２の電位点との間に
コレクタ−エミツタ路が接続された第４のトラン
ジスタと、このトランジスタのベース・コレクタ
間を接続する手段と、前記第４のトランジスタの
エミツタ・ベース路にエミツタ・ベース路が並列
に接続されコレクタから出力信号が取り出される
第５のトランジスタとを有し、さらに前記第１の
トランジスタのコレクタと前記第２の電位点との
間に電流源を備え、かつ前記第５のトランジスタ
のエミツタ・ベース接合面積を前記第４のトラン
ジスタのエミツタ・ベース接合面積よりも大きく
したことを特徴とする。
抵抗を介して第１の電位点に接続されベースに第
１の信号が供給される第１のトランジスタと、
夫々のエミツタが前記第１のトランジスタのコレ
クタに接続されベース間に第２の信号が供給され
る第２および第３のトランジスタと、前記第２の
トランジスタのコレクタと第２の電位点との間に
コレクタ−エミツタ路が接続された第４のトラン
ジスタと、このトランジスタのベース・コレクタ
間を接続する手段と、前記第４のトランジスタの
エミツタ・ベース路にエミツタ・ベース路が並列
に接続されコレクタから出力信号が取り出される
第５のトランジスタとを有し、さらに前記第１の
トランジスタのコレクタと前記第２の電位点との
間に電流源を備え、かつ前記第５のトランジスタ
のエミツタ・ベース接合面積を前記第４のトラン
ジスタのエミツタ・ベース接合面積よりも大きく
したことを特徴とする。
以下、本発明の実施例を図面により詳述に説明
する。
する。
第２図は本発明の一実施例を示し、第１図の従
来例と同一機能部は同じ番号で示してそれらの説
明は省略する。第１図と異なるところは、電源１
０９とトランジスタ８，９の各コレクタとの間に
定電流源１１０，１１１を夫々接続したことと、
電流反転回路を構成するトランジスタ１５−１
６，１７−１８のエミツタ面積比を１：１から
１：ｎ（ｎ＞１）としたこととの２点である。
来例と同一機能部は同じ番号で示してそれらの説
明は省略する。第１図と異なるところは、電源１
０９とトランジスタ８，９の各コレクタとの間に
定電流源１１０，１１１を夫々接続したことと、
電流反転回路を構成するトランジスタ１５−１
６，１７−１８のエミツタ面積比を１：１から
１：ｎ（ｎ＞１）としたこととの２点である。
定電流源１１０，１１１を付加してやること
で、この回路の前述した最大利得Avnaxを低下さ
せることなく、また最小電源電圧VCCnioを増加さ
せることなく無歪許容最大入力を増大できる。す
なわち、無歪許容最大入力を増大するには、トラ
ンジスタ８，９の動作電流（エミツタ電流）を増
加すればよい。従来の回路においてトランジスタ
８，９の動作電流が増加することは、トランジス
タ１乃至４，１５乃至１８の電流を増加させるこ
とになる。トランジスタ１６，１８の動作電流が
増加すると、第３図に示したトランジスタのIC−
VCE（sat）曲線から明らかなように、これらのコ
レクタ−エミツタ間飽和電圧VCE（sat）が増える。
このため、式および式から明らかなように、
最大利得Avnaxは低下し、最小電源電圧VCCnioが
増加する。本発明では、定電流源１１０，１１１
が設けられており、増加したトランジスタ８，９
の動作電流はこれらから供給される。したがつ
て、Avnaxは低下しないしVCCnioも増大しない。
また、抵抗１３，１４を小さくすることにより、
トランジスタ８，，９の動作電流が増加するので、
バイアス源１０からのバイアス電圧VAを増加さ
せる必要がない。見方をかえれば、従来と同じ信
号レベルの入力信号が供給されたとすると、トラ
ンジスタ８，９の動作電流が増加しているので、
それだけ歪特性が向上される。
で、この回路の前述した最大利得Avnaxを低下さ
せることなく、また最小電源電圧VCCnioを増加さ
せることなく無歪許容最大入力を増大できる。す
なわち、無歪許容最大入力を増大するには、トラ
ンジスタ８，９の動作電流（エミツタ電流）を増
加すればよい。従来の回路においてトランジスタ
８，９の動作電流が増加することは、トランジス
タ１乃至４，１５乃至１８の電流を増加させるこ
とになる。トランジスタ１６，１８の動作電流が
増加すると、第３図に示したトランジスタのIC−
VCE（sat）曲線から明らかなように、これらのコ
レクタ−エミツタ間飽和電圧VCE（sat）が増える。
このため、式および式から明らかなように、
最大利得Avnaxは低下し、最小電源電圧VCCnioが
増加する。本発明では、定電流源１１０，１１１
が設けられており、増加したトランジスタ８，９
の動作電流はこれらから供給される。したがつ
て、Avnaxは低下しないしVCCnioも増大しない。
また、抵抗１３，１４を小さくすることにより、
トランジスタ８，，９の動作電流が増加するので、
バイアス源１０からのバイアス電圧VAを増加さ
せる必要がない。見方をかえれば、従来と同じ信
号レベルの入力信号が供給されたとすると、トラ
ンジスタ８，９の動作電流が増加しているので、
それだけ歪特性が向上される。
なお、定電流源１１０，１１１の電流値を大き
くすると、トランジスタ８，９の動作電流はすべ
てこれらの定電流源から供給されて二重平衡差動
増幅動作が行なわれないことがある。よつて、定
電流源１１０，１１１の電流値は、無歪許容入力
によつてきまるトランジスタ８，９の動作電流よ
りも小さく選ぶ必要がある。
くすると、トランジスタ８，９の動作電流はすべ
てこれらの定電流源から供給されて二重平衡差動
増幅動作が行なわれないことがある。よつて、定
電流源１１０，１１１の電流値は、無歪許容入力
によつてきまるトランジスタ８，９の動作電流よ
りも小さく選ぶ必要がある。
次に、エミツタ面積化について説明する。ｎの
決定方法はまず基本的には、トランジスタ８，９
のエミツタ電流IE(Q8)、IE(Q9)をほゞコレクタ電流と
等しいとみなして、追加する定電流源１１０，１
１１の大きさをIE(Q8)／n′（＝IE(Q9)／n′）に選ぶ事
で決定 される。ここでｎ＝n′＝２に選ぶと、出力端１０
５，１０６での電圧利得は、同じものが得られ、
式で示されるVinaxは従来例と同じで、VCCnioが
改善出来る。即ち、トランジスタ１〜４のVCE(sat)
としては、動作電流１／n′（＝２）の為第３図に
示す様にトランジスタ１〜４のnpnトランジスタ
のエミツタ電流密度が1/2になるのでVCE(sat)が1/2
となり、さらにトランジスタ１５，１７の順方向
電圧VBEも動作電流が１／n′（＝２）の為、18ｍｖ
低くなる。従つてVCCnio′は VCCnio′＝Vimax＋VCE(Sat)(Q8)＋VCE(Sat)(Q1) ＋VBE(Q15)＝1.0＋0.2＋0.05＋0.68＝1.93V と従来例より低電圧動作となる。さらにコレクタ
飽和抵抗は通常＋3000〜5000ppn/℃の温度依存性
を持つので常温での値が小さくなる事はメリツト
となる。VCCnio2.0Vと本願のVCCnio′1.93Vとは初期
動作電圧3Vの電池２本動作の上では、動作限界を
のばす上でも非常に大きいメリツトとなる。
決定方法はまず基本的には、トランジスタ８，９
のエミツタ電流IE(Q8)、IE(Q9)をほゞコレクタ電流と
等しいとみなして、追加する定電流源１１０，１
１１の大きさをIE(Q8)／n′（＝IE(Q9)／n′）に選ぶ事
で決定 される。ここでｎ＝n′＝２に選ぶと、出力端１０
５，１０６での電圧利得は、同じものが得られ、
式で示されるVinaxは従来例と同じで、VCCnioが
改善出来る。即ち、トランジスタ１〜４のVCE(sat)
としては、動作電流１／n′（＝２）の為第３図に
示す様にトランジスタ１〜４のnpnトランジスタ
のエミツタ電流密度が1/2になるのでVCE(sat)が1/2
となり、さらにトランジスタ１５，１７の順方向
電圧VBEも動作電流が１／n′（＝２）の為、18ｍｖ
低くなる。従つてVCCnio′は VCCnio′＝Vimax＋VCE(Sat)(Q8)＋VCE(Sat)(Q1) ＋VBE(Q15)＝1.0＋0.2＋0.05＋0.68＝1.93V と従来例より低電圧動作となる。さらにコレクタ
飽和抵抗は通常＋3000〜5000ppn/℃の温度依存性
を持つので常温での値が小さくなる事はメリツト
となる。VCCnio2.0Vと本願のVCCnio′1.93Vとは初期
動作電圧3Vの電池２本動作の上では、動作限界を
のばす上でも非常に大きいメリツトとなる。
なお、トランジスタ３，４および９は、互いに
逆相の出力を得るためと、出力の直流電圧変化を
おさえるためとの目的で挿入したものであるので
これらは原理的に必要ない。本発明で示した回路
は、各種復調回路や位相検出回路に応用できる。
逆相の出力を得るためと、出力の直流電圧変化を
おさえるためとの目的で挿入したものであるので
これらは原理的に必要ない。本発明で示した回路
は、各種復調回路や位相検出回路に応用できる。
第１図は従来例を示す回路図、第２図は本発明
の一実施例を示す回路図、第３図は一般的NPN
トランジスタのコレクタ電流IC−コレクタ・エミ
ツタ間飽和電圧VCE(sat)特性を示すグラフである。 トランジスタ：１，２，３，４，８，９，１
５，１６，１７，１８、抵抗：６，７，１１，１
２，１３，１４，１９，２０、端子：１０１，１
０２，１０３，１０４，１０５，１０６、接地：
１００、電源：１０９、信号源：１０７，１０
８、バイアス源：５，１０、定電流源：１１０，
１１１。
の一実施例を示す回路図、第３図は一般的NPN
トランジスタのコレクタ電流IC−コレクタ・エミ
ツタ間飽和電圧VCE(sat)特性を示すグラフである。 トランジスタ：１，２，３，４，８，９，１
５，１６，１７，１８、抵抗：６，７，１１，１
２，１３，１４，１９，２０、端子：１０１，１
０２，１０３，１０４，１０５，１０６、接地：
１００、電源：１０９、信号源：１０７，１０
８、バイアス源：５，１０、定電流源：１１０，
１１１。
Claims (1)
- １ エミツタが抵抗を介して第１の電位点に接続
されベースに第１の信号が供給される第１のトラ
ンジスタと、夫々のエミツタが前記第１のトラン
ジスタのコレクタに接続されベース間に第２の信
号が供給される第２および第３のトランジスタ
と、前記第２のトランジスタのコレクタと第２の
電位点との間にコレクタ−エミツタ路が接続され
た第４のトランジスタと、このトランジスタ・ベ
ースコレクタ間を接続する手段と、前記第４のト
ランジスタのエミツタ・ベース路にエミツタ・ベ
ース路が並列に接続されコレクタから出力信号が
取り出される第５のトランジスタとを有するトラ
ンジスタ回路であつて、前記第１のトランジスタ
のコレクタと前記第２の電位点との間に電流源を
設け、かつ前記第５のトランジスタのエミツタ・
ベース接合面積を前記第４のトランジスタのエミ
ツタ・ベース接合面積よりも大きくしたことを特
徴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220933A JPS60113507A (ja) | 1983-11-24 | 1983-11-24 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220933A JPS60113507A (ja) | 1983-11-24 | 1983-11-24 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113507A JPS60113507A (ja) | 1985-06-20 |
| JPH0220164B2 true JPH0220164B2 (ja) | 1990-05-08 |
Family
ID=16758826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220933A Granted JPS60113507A (ja) | 1983-11-24 | 1983-11-24 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113507A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720685A (en) * | 1986-09-02 | 1988-01-19 | Tektronix, Inc. | FET transconductance amplifier with improved linearity and gain |
| JPH0186306U (ja) * | 1987-11-27 | 1989-06-07 | ||
| JPH07336171A (ja) * | 1994-06-08 | 1995-12-22 | Nec Yamagata Ltd | 可変利得増幅回路 |
| JPH0969730A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 周波数ミキサ回路 |
| US5767698A (en) * | 1996-06-06 | 1998-06-16 | International Business Machines Corporation | High speed differential output driver with common reference |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602802B2 (ja) * | 1974-05-30 | 1985-01-24 | ソニー株式会社 | 振巾変調回路 |
| JPS58195309A (ja) * | 1982-05-11 | 1983-11-14 | Pioneer Electronic Corp | 電圧利得制御増幅器 |
-
1983
- 1983-11-24 JP JP58220933A patent/JPS60113507A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113507A (ja) | 1985-06-20 |
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