JPH11317088A - 読み出し専用メモリおよび該メモリのプログラミング方法 - Google Patents
読み出し専用メモリおよび該メモリのプログラミング方法Info
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- JPH11317088A JPH11317088A JP3475999A JP3475999A JPH11317088A JP H11317088 A JPH11317088 A JP H11317088A JP 3475999 A JP3475999 A JP 3475999A JP 3475999 A JP3475999 A JP 3475999A JP H11317088 A JPH11317088 A JP H11317088A
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- 230000015654 memory Effects 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000011156 evaluation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ビットライン電圧の評価および制御装置を備
えた読み出し専用メモリと、このメモリのプログラミン
グおよび読み出し方法を提供すること 【解決手段】 メモリセルは、浮遊ゲートを備えたトラ
ンジスタを有し、該トランジスタのゲートはワードライ
ンと、ドレイン端子はビットラインと、ソース端子は基
準電位とそれぞれ接続されており、前記ビットラインは
第１ｐチャネルＭＯＳトランジスタを介してビットライ
ン供給電源電圧と接続され、第１ｐチャネルＭＯＳトラ
ンジスタのゲートは、第２ｐチャネルＭＯＳトランジス
タを介してビットライン供給電源電圧と接続され、かつ
ｎチャネルＭＯＳトランジスタを介して基準電位と接続
され、ビットラインは前記第２ｐチャネルＭＯＳトラン
ジスタのゲートと接続され、前記ｎチャネルＭＯＳトラ
ンジスタのゲートは、パルス形状電圧に対する入力側と
接続されている読み出し専用メモリを構成する。
えた読み出し専用メモリと、このメモリのプログラミン
グおよび読み出し方法を提供すること 【解決手段】 メモリセルは、浮遊ゲートを備えたトラ
ンジスタを有し、該トランジスタのゲートはワードライ
ンと、ドレイン端子はビットラインと、ソース端子は基
準電位とそれぞれ接続されており、前記ビットラインは
第１ｐチャネルＭＯＳトランジスタを介してビットライ
ン供給電源電圧と接続され、第１ｐチャネルＭＯＳトラ
ンジスタのゲートは、第２ｐチャネルＭＯＳトランジス
タを介してビットライン供給電源電圧と接続され、かつ
ｎチャネルＭＯＳトランジスタを介して基準電位と接続
され、ビットラインは前記第２ｐチャネルＭＯＳトラン
ジスタのゲートと接続され、前記ｎチャネルＭＯＳトラ
ンジスタのゲートは、パルス形状電圧に対する入力側と
接続されている読み出し専用メモリを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にプログラ
ミング可能な読み出し専用メモリセル、いわゆるフラッ
シュＥＥＰＲＯＭメモリセルに関する。このメモリセル
は、ファウラーノルドハイムトンネルにより消去ならび
にプログラミング可能である。
ミング可能な読み出し専用メモリセル、いわゆるフラッ
シュＥＥＰＲＯＭメモリセルに関する。このメモリセル
は、ファウラーノルドハイムトンネルにより消去ならび
にプログラミング可能である。
【０００２】
【従来の技術】選択を可能とするために、上記のＥＥＰ
ＲＯＭセルでは消去の場合には使用電圧は高く、例えば
５Ｖであり、またプログラミングの場合には使用電圧は
低く、例えば１Ｖである。閾電圧が高いということは、
各々のセルトランジスタの浮遊ゲートが十分に負に荷電
されていることを意味している。これに対して閾電圧が
低い場合には浮遊ゲートは全く充電されていないか、ま
たは充電されてもごくわずかである。各々のセルトラン
ジスタの制御ゲートは、各々のセルトランジスタのワー
ドラインとドレイン端子とビットラインとに接続されて
いる。プログラミングは例えば、ワードラインに−１０
Ｖを印加し、ビットラインに５Ｖを印加することによっ
て行われる。各々のセルはかなり容易にプログラミング
されてしまうことも多く、いわゆる誤プログラミングと
なることもある。この場合は、これらセルは浮遊ゲート
が正に荷電された結果として負の閾値を有することにな
る。セルを読み出す場合には、選択されたワードライン
は例えば２.５Ｖであり、相応するビットラインは例え
ば１Ｖであり、非選択のワードラインおよびビットライ
ンは０Ｖのままである。選択されたセルの閾電圧が低い
場合には、この電圧条件ではビットライン電流が流れ、
このセルはプログラミングされていると識別される。こ
のセルが消去された場合には、通例はビットライン電流
は流れないが、誤プログラミングにより閾電圧は負であ
り、このセルには、非選択であるにもかかわらず電流が
流れる。その後に例えば実際に消去されたセルが読み出
される場合には、誤った評価が行われることになる。こ
のような理由によって閾電圧の負の値は一般的に回避さ
れなければならない。また比較的低い動作電圧または複
数レベル使用に対しては、セル領域の使用電圧分割は可
能な限り少なくし、閾電圧値を設定可能としなければな
らない。
ＲＯＭセルでは消去の場合には使用電圧は高く、例えば
５Ｖであり、またプログラミングの場合には使用電圧は
低く、例えば１Ｖである。閾電圧が高いということは、
各々のセルトランジスタの浮遊ゲートが十分に負に荷電
されていることを意味している。これに対して閾電圧が
低い場合には浮遊ゲートは全く充電されていないか、ま
たは充電されてもごくわずかである。各々のセルトラン
ジスタの制御ゲートは、各々のセルトランジスタのワー
ドラインとドレイン端子とビットラインとに接続されて
いる。プログラミングは例えば、ワードラインに−１０
Ｖを印加し、ビットラインに５Ｖを印加することによっ
て行われる。各々のセルはかなり容易にプログラミング
されてしまうことも多く、いわゆる誤プログラミングと
なることもある。この場合は、これらセルは浮遊ゲート
が正に荷電された結果として負の閾値を有することにな
る。セルを読み出す場合には、選択されたワードライン
は例えば２.５Ｖであり、相応するビットラインは例え
ば１Ｖであり、非選択のワードラインおよびビットライ
ンは０Ｖのままである。選択されたセルの閾電圧が低い
場合には、この電圧条件ではビットライン電流が流れ、
このセルはプログラミングされていると識別される。こ
のセルが消去された場合には、通例はビットライン電流
は流れないが、誤プログラミングにより閾電圧は負であ
り、このセルには、非選択であるにもかかわらず電流が
流れる。その後に例えば実際に消去されたセルが読み出
される場合には、誤った評価が行われることになる。こ
のような理由によって閾電圧の負の値は一般的に回避さ
れなければならない。また比較的低い動作電圧または複
数レベル使用に対しては、セル領域の使用電圧分割は可
能な限り少なくし、閾電圧値を設定可能としなければな
らない。
【０００３】１９９５年３月のＩＥＥＥ Electronic D
evice Letters, Vol. 16, No.3の第１２１〜１２３ペー
ジから、充電トランジスタを介して５Ｖに充電可能な、
または放電トランジスタを介して０Ｖに放電可能なビッ
トラインが公知である。ここではいわゆる誤プログラミ
ングの問題は、いわゆる自己完結的なプログラミングに
よって回避される。ビットラインの０Ｖへの放電は次の
ようにして行われる。すなわちワードラインにおけるパ
ルスが負のフェーズの間には、浮遊ゲートは負に荷電し
ひいてはセルの使用電圧が下がる。ワードラインのパル
スが正のフェーズにおいては、所望の閾電圧にすでに達
しているか否かを検査する。所望の閾電圧に達している
場合には、セルは開となりこれによりビットラインは放
電する。したがって後続の負のパルスでは、さらなるプ
ログラミングが行われることはもはやない。しかしなが
ら種々の測定によって、このビットラインは漏れ電流に
よって基板に早期に放電してしまい、これによりしばし
ば不完全なプログラミングになってしまうことが示され
ている。
evice Letters, Vol. 16, No.3の第１２１〜１２３ペー
ジから、充電トランジスタを介して５Ｖに充電可能な、
または放電トランジスタを介して０Ｖに放電可能なビッ
トラインが公知である。ここではいわゆる誤プログラミ
ングの問題は、いわゆる自己完結的なプログラミングに
よって回避される。ビットラインの０Ｖへの放電は次の
ようにして行われる。すなわちワードラインにおけるパ
ルスが負のフェーズの間には、浮遊ゲートは負に荷電し
ひいてはセルの使用電圧が下がる。ワードラインのパル
スが正のフェーズにおいては、所望の閾電圧にすでに達
しているか否かを検査する。所望の閾電圧に達している
場合には、セルは開となりこれによりビットラインは放
電する。したがって後続の負のパルスでは、さらなるプ
ログラミングが行われることはもはやない。しかしなが
ら種々の測定によって、このビットラインは漏れ電流に
よって基板に早期に放電してしまい、これによりしばし
ば不完全なプログラミングになってしまうことが示され
ている。
【０００４】ＩＥＤＭ９６のＩＥＥＥ論文の７．４．１
〜７．４．４、第１８１〜１８４ページから、上記のビ
ットラインはわずかに開となったトランジスタにより追
加充電することが可能であり、これによって過小プログ
ラミング(ein zu geringes Programmieren)は回避可能
であることが公知である。しかしここで不利であるの
は、これは追加充電トランジスタの脇にある特定のビッ
トライン電圧においてのみ機能することである。また例
えば０．１Ｖわずかな偏差ですでに、過小プログラミン
グが行われたり、または所望の閾値電圧値に収束しない
ことがあることである。また別の不利な点は、プログラ
ミングフェーズが約１μｓよりも長くなってはならない
ことである。１μｓよりも長い場合にはプログラミング
の間にビットラインは、追加充電トランジスタを介して
再充電され、ひいてはセルが新たにプログラミングされ
るからである。プログラミングパルス幅が極めて小さい
場合には、プログラミング／読み出しサイクルが多く必
要であり、総プログラミング時間が不必要に長くなって
しまう。
〜７．４．４、第１８１〜１８４ページから、上記のビ
ットラインはわずかに開となったトランジスタにより追
加充電することが可能であり、これによって過小プログ
ラミング(ein zu geringes Programmieren)は回避可能
であることが公知である。しかしここで不利であるの
は、これは追加充電トランジスタの脇にある特定のビッ
トライン電圧においてのみ機能することである。また例
えば０．１Ｖわずかな偏差ですでに、過小プログラミン
グが行われたり、または所望の閾値電圧値に収束しない
ことがあることである。また別の不利な点は、プログラ
ミングフェーズが約１μｓよりも長くなってはならない
ことである。１μｓよりも長い場合にはプログラミング
の間にビットラインは、追加充電トランジスタを介して
再充電され、ひいてはセルが新たにプログラミングされ
るからである。プログラミングパルス幅が極めて小さい
場合には、プログラミング／読み出しサイクルが多く必
要であり、総プログラミング時間が不必要に長くなって
しまう。
【０００５】
【発明が解決しようとする課題】本発明の課題は、上記
の欠陥を回避し、ビットライン電圧の評価および制御装
置を備えた読み出し専用メモリと、このメモリのプログ
ラミングおよび読み出し方法を提供することである。こ
こではメモリセルの所望の閾電圧を広い範囲において選
択可能であり、かつ比較的正確に設定可能である。
の欠陥を回避し、ビットライン電圧の評価および制御装
置を備えた読み出し専用メモリと、このメモリのプログ
ラミングおよび読み出し方法を提供することである。こ
こではメモリセルの所望の閾電圧を広い範囲において選
択可能であり、かつ比較的正確に設定可能である。
【０００６】
【課題を解決するための手段】上記課題は本発明によ
り、メモリセルが少なくとも１つ設けられており、該メ
モリセルは、浮遊ゲートを備えたトランジスタを有し、
該トランジスタの制御ゲートはワードラインと接続され
ており、該トランジスタのドレイン端子はビットライン
と接続されており、該トランジスタのソース端子は基準
電位と接続されており、前記ビットラインは、第１のｐ
チャネルＭＯＳトランジスタを介してビットライン供給
電源電圧と接続され、該第１ｐチャネルＭＯＳトランジ
スタのゲートは、第２のｐチャネルＭＯＳトランジスタ
を介してビットライン供給電源電圧と接続され、前記第
１ｐチャネルＭＯＳトランジスタの前記ゲートはｎチャ
ネルＭＯＳトランジスタを介して基準電位と接続され、
ビットラインは、前記第２ｐチャネルＭＯＳトランジス
タのゲートと接続され、前記ｎチャネルＭＯＳトランジ
スタのゲートは、パルス形状電圧に対する入力側と接続
されていることを特徴とする読み出し専用メモリとこの
メモリを用いたプログラミング方法とによって解決され
る。
り、メモリセルが少なくとも１つ設けられており、該メ
モリセルは、浮遊ゲートを備えたトランジスタを有し、
該トランジスタの制御ゲートはワードラインと接続され
ており、該トランジスタのドレイン端子はビットライン
と接続されており、該トランジスタのソース端子は基準
電位と接続されており、前記ビットラインは、第１のｐ
チャネルＭＯＳトランジスタを介してビットライン供給
電源電圧と接続され、該第１ｐチャネルＭＯＳトランジ
スタのゲートは、第２のｐチャネルＭＯＳトランジスタ
を介してビットライン供給電源電圧と接続され、前記第
１ｐチャネルＭＯＳトランジスタの前記ゲートはｎチャ
ネルＭＯＳトランジスタを介して基準電位と接続され、
ビットラインは、前記第２ｐチャネルＭＯＳトランジス
タのゲートと接続され、前記ｎチャネルＭＯＳトランジ
スタのゲートは、パルス形状電圧に対する入力側と接続
されていることを特徴とする読み出し専用メモリとこの
メモリを用いたプログラミング方法とによって解決され
る。
【０００７】本発明の別の利点は次のような点にある。
すなわち本発明の装置が供給電圧源偏差に格段に無依存
で動作する点、従来から通例のプログラミング／読み出
しレベルだけを必要としている点、およびビットライン
の比較的高い漏れ電流が許容される点にある。
すなわち本発明の装置が供給電圧源偏差に格段に無依存
で動作する点、従来から通例のプログラミング／読み出
しレベルだけを必要としている点、およびビットライン
の比較的高い漏れ電流が許容される点にある。
【０００８】
【発明の実施の形態】本発明の有利な実施形態を図を用
いて以下詳しく説明する。
いて以下詳しく説明する。
【０００９】図１には、フラッシュＥＥＰＲＯＭの複数
のメモリセルの代表して１つのセルを示されている。こ
のセルは、浮遊ゲートを備えたトランジスタから構成さ
れている。このトランジスタの制御ゲートはワードライ
ンＷＬと接続され、そのドレイン端子はビットラインＢ
Ｌと接続され、そのソース端子は基準電位ＧＮＤと接続
されている。ビットラインＢＬ上のビットライン電圧を
評価および制御する実質的な装置は、２つのｐチャネル
ＭＯＳトランジスタＭ１およびＭ２、ならびにｎチャネ
ルＭＯＳトランジスタＭ３を有する。ここでビットライ
ンＢＬは、トランジスタＭ１を介してビットライン供給
電源電圧ＶＢＬと接続されている。トランジスタＭ２の
ゲートはビットラインＢＬと接続されており、トランジ
スタＭ３のゲートにはパルス形状電圧ＰＨＩが印加され
ている。ここで２つのトランジスタＭ２とＭ３は直列に
接続されており、トランジスタＭ２の一方の端子はビッ
トライン供給電源電圧ＶＢＬと接続されており、トラン
ジスタＭ３の一方の端子は基準電圧ＧＮＤと接続されて
おり、これら２つのトランジスタの接続点ＣＨは、トラ
ンジスタＭ１のゲートと接続されている。
のメモリセルの代表して１つのセルを示されている。こ
のセルは、浮遊ゲートを備えたトランジスタから構成さ
れている。このトランジスタの制御ゲートはワードライ
ンＷＬと接続され、そのドレイン端子はビットラインＢ
Ｌと接続され、そのソース端子は基準電位ＧＮＤと接続
されている。ビットラインＢＬ上のビットライン電圧を
評価および制御する実質的な装置は、２つのｐチャネル
ＭＯＳトランジスタＭ１およびＭ２、ならびにｎチャネ
ルＭＯＳトランジスタＭ３を有する。ここでビットライ
ンＢＬは、トランジスタＭ１を介してビットライン供給
電源電圧ＶＢＬと接続されている。トランジスタＭ２の
ゲートはビットラインＢＬと接続されており、トランジ
スタＭ３のゲートにはパルス形状電圧ＰＨＩが印加され
ている。ここで２つのトランジスタＭ２とＭ３は直列に
接続されており、トランジスタＭ２の一方の端子はビッ
トライン供給電源電圧ＶＢＬと接続されており、トラン
ジスタＭ３の一方の端子は基準電圧ＧＮＤと接続されて
おり、これら２つのトランジスタの接続点ＣＨは、トラ
ンジスタＭ１のゲートと接続されている。
【００１０】図２に示されているように、プログラミン
グ開始時にはトランジスタＭ３のゲートの正のパルスＰ
ＨＩによって、トランジスタＭ３は開となり、ひいては
接続点ＣＨないしはトランジスタＭ１のゲートはアース
電位をとる。これによって今度はトランジスタＴ１が開
となり、ひいてはビットライン供給電源電圧ＶＢＬがビ
ットラインの電圧Ｖとして印加される。この後は冒頭に
引用した公知の装置と同様に、ワードラインに負のパル
スを印加することによってプログラミングを行うことが
可能である。パルスの正のフェーズでは、従来技術にお
いてすでに説明したように、セルが十分にプログラミン
グされた否かが評価される。所望の閾値電圧Ｖｔｈｅｎ
ｄに達していた場合には、セルは導通し、ビットライン
ＢＬの電圧は減少し、これによってトランジスタＭ２が
開となり、結果としてトランジスタＭ１が閉となる。こ
れによってビットライン供給電源電圧ＶＢＬが遮断さ
れ、いまや導通しているセルを介してビットラインは基
準電位にまで下がる。これでセルＺに対するプログラミ
ングは終了である。冒頭に引用した従来技術と同様に装
置は１つのセル領域のビットライン毎に１つ設けられ、
これにより１つのワードラインに接続された全てのセル
を同時にプログラミングすることが可能である。
グ開始時にはトランジスタＭ３のゲートの正のパルスＰ
ＨＩによって、トランジスタＭ３は開となり、ひいては
接続点ＣＨないしはトランジスタＭ１のゲートはアース
電位をとる。これによって今度はトランジスタＴ１が開
となり、ひいてはビットライン供給電源電圧ＶＢＬがビ
ットラインの電圧Ｖとして印加される。この後は冒頭に
引用した公知の装置と同様に、ワードラインに負のパル
スを印加することによってプログラミングを行うことが
可能である。パルスの正のフェーズでは、従来技術にお
いてすでに説明したように、セルが十分にプログラミン
グされた否かが評価される。所望の閾値電圧Ｖｔｈｅｎ
ｄに達していた場合には、セルは導通し、ビットライン
ＢＬの電圧は減少し、これによってトランジスタＭ２が
開となり、結果としてトランジスタＭ１が閉となる。こ
れによってビットライン供給電源電圧ＶＢＬが遮断さ
れ、いまや導通しているセルを介してビットラインは基
準電位にまで下がる。これでセルＺに対するプログラミ
ングは終了である。冒頭に引用した従来技術と同様に装
置は１つのセル領域のビットライン毎に１つ設けられ、
これにより１つのワードラインに接続された全てのセル
を同時にプログラミングすることが可能である。
【００１１】複数の値を有するメモリも確実かつ簡単に
プログラミングすることが可能である。ここではプログ
ラミングパルスの振幅を変えることによって、種々異な
る閾電圧を、ひいては３つ以上の論理状態をプログラミ
ング可能である。
プログラミングすることが可能である。ここではプログ
ラミングパルスの振幅を変えることによって、種々異な
る閾電圧を、ひいては３つ以上の論理状態をプログラミ
ング可能である。
【００１２】本発明の装置はまた読み出しアンプとして
駆動されることも可能である。ここでワードラインＷＬ
にはプログラミングパルスの代わりに、前記の所望の閾
電圧Ｖｔｈｅｎｄよりも高く選択される読み出し電圧を
印加する。ここではｎチャネルＭＯＳトランジスタ（Ｍ
３）は、次のように接続構成される。すなわらこのトラ
ンジスタはｐチャネルＭＯＳトランジスタ（Ｍ１）を介
して、ビットラインをビットライン供給電源電圧ＶＢＬ
よりも通例低いビットライン読み出し電圧ＶＢＬ’にま
で前もって引き上げるように接続構成される。読み出し
の場合には、ビットラインＢＬ上の論理的０または論理
的１によって、セルが消去されたかまたはプログラミン
グされたかについての情報が得られる。
駆動されることも可能である。ここでワードラインＷＬ
にはプログラミングパルスの代わりに、前記の所望の閾
電圧Ｖｔｈｅｎｄよりも高く選択される読み出し電圧を
印加する。ここではｎチャネルＭＯＳトランジスタ（Ｍ
３）は、次のように接続構成される。すなわらこのトラ
ンジスタはｐチャネルＭＯＳトランジスタ（Ｍ１）を介
して、ビットラインをビットライン供給電源電圧ＶＢＬ
よりも通例低いビットライン読み出し電圧ＶＢＬ’にま
で前もって引き上げるように接続構成される。読み出し
の場合には、ビットラインＢＬ上の論理的０または論理
的１によって、セルが消去されたかまたはプログラミン
グされたかについての情報が得られる。
【００１３】ワードラインに種々異なる電圧を有するセ
ルを読み出す場合には、複数値を有するメモリ用の読み
出しアンプを相応に考えることが可能である。
ルを読み出す場合には、複数値を有するメモリ用の読み
出しアンプを相応に考えることが可能である。
【図１】本発明の実施例のブロック回路図である。
【図２】図１に示した装置の動作を説明するためのパル
ス線図である。
ス線図である。
Ｚ メモリセル ＢＬ ビットライン ＷＬ ワードライン Ｍ１，Ｍ２ ｐチャネルＭＯＳトランジスタ Ｍ３ ｎチャネルＭＯＳトランジスタ ＶＢＬ ビットライン供給電源電圧 ＰＨＩ パルス形状電圧 Ｖｔｈｅｎｄ 所望の閾電圧 ＰＰ 正のパルス ＮＰ 負のパルス
Claims (5)
- 【請求項１】 ビットライン（ＢＬ）の少なくとも１つ
の電圧（Ｖ）を評価および制御する装置（Ｍ１，Ｍ２，
Ｍ３）を少なくとも１つ備えた、電気的にプログラミン
グ可能な読み出し専用メモリにおいて、 メモリセル（Ｚ）が少なくとも１つ設けられており、該
メモリセルは、浮遊ゲートを備えたトランジスタを有
し、該トランジスタの制御ゲートはワードライン（Ｗ
Ｌ）と接続されており、該トランジスタのドレイン端子
はビットライン（ＢＬ）と接続されており、該トランジ
スタのソース端子は基準電位（ＶＬ）と接続されてお
り、 前記ビットラインは、第１のｐチャネルＭＯＳトランジ
スタ（Ｍ１）を介してビットライン供給電源電圧（ＶＢ
Ｌ）と接続されており、該第１ｐチャネルＭＯＳトラン
ジスタ（Ｍ１）のゲート（ＣＨ）は、第２のｐチャネル
ＭＯＳトランジスタ（Ｍ２）を介して前記ビットライン
供給電源電圧（ＶＢＬ）と接続されており、前記第１ｐ
チャネルＭＯＳトランジスタの前記ゲート（ＣＨ）はｎ
チャネルＭＯＳトランジスタ（Ｍ３）を介して基準電位
（ＧＮＤ）と接続されており、 前記ビットラインは、前記第２ｐチャネルＭＯＳトラン
ジスタのゲートと接続されており、前記ｎチャネルＭＯ
Ｓトランジスタ（Ｍ３）のゲートは、パルス形状電圧
（ＰＨＩ）に対する入力側と接続されていることを特徴
とする読み出し専用メモリ。 - 【請求項２】 請求項１による読み出し専用メモリのプ
ログラミング方法において、 前記パルス形状電圧（ＰＨＩ）によって、前記ｎチャネ
ルＭＯＳトランジスタ（Ｍ３）と前記第１ｐチャネルＭ
ＯＳトランジスタ（Ｍ１）とを用いて次を実行する、す
なわち、 前記ビットライン（ＢＬ）を前記ビットライン供給電源
電圧（ＶＢＬ）と接続し、 引き続いて前記ワードライン（ＷＬ）に、負のパルス
（ＮＰ）と正のパルス（ＰＰ）とを有するパルス列を供
給し、 前記の負のパルスの区間では、少なくとも１つのメモリ
セルをプログラミングし、 前記の正のパルスの区間では、少なくとも１つのメモリ
セルの前記トランジスタの所望の閾電圧（Ｖｔｈｅｎ
ｄ）にすでに達したか否かを検査し、 前記所望の閾電圧（Ｖｔｈｅｎｄ）に到達後は、少なく
とも１つのメモリセルを導通し、これにより前記ビット
ライン上の電圧を減少させ、前記第２ｐチャネルＭＯＳ
トランジスタ（Ｍ２）を開とし、ならびに前記ｐチャネ
ルＭＯＳトランジスタ（Ｍ１）を閉とし、前記ビットラ
インを前記ビットライン供給電源電圧（ＶＢＬ）から遮
断し、該遮断により導通している少なくとも１つのメモ
リセルを介して該ビットラインを基準電位にまで下げる
ことを特徴とする読み出し専用メモリのプログラミング
方法。 - 【請求項３】 種々異なる複数の所望の閾電圧（Ｖｔｈ
ｅｎｄ）を生成し、ここでそれぞれの所望の閾電圧は、
前記の正のパルス（ＰＰ）の相応する振幅によって設定
される請求項２に記載のプログラミング方法。 - 【請求項４】 前記ｎチャネルＭＯＳトランジスタ（Ｍ
３）を次のように接続構成する、すなわち該ｎチャネル
ＭＯＳトランジスタ（Ｍ３）は、前記ｐチャネルＭＯＳ
トランジスタ（Ｍ１）を介して前記ビットラインをビッ
トライン供給電源電圧（ＶＢＬ’）にまで前もって引き
上げ、 引き続きそれぞれのメモリセル（Ｚ）のワードライン
（ＷＬ）に、読み出し電圧を印加し、該読み出し電圧
は、該メモリセルのトランジスタのプログラミング閾電
圧（Ｖｔｈｅｎｄ）に比して正であり、 引き続き前記ビットライン（ＢＬ）の電圧（Ｖ）によっ
て、該メモリセルの論理的状態が与えられる請求項２に
記載のプログラミング方法。 - 【請求項５】 ワードライン（ＷＬ）上に種々異なる読
み出し電圧を有するメモリセルを読み出す、 請求項４に記載のプログラミング方法。
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