JPH11317406A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11317406A JPH11317406A JP10122239A JP12223998A JPH11317406A JP H11317406 A JPH11317406 A JP H11317406A JP 10122239 A JP10122239 A JP 10122239A JP 12223998 A JP12223998 A JP 12223998A JP H11317406 A JPH11317406 A JP H11317406A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 高融点金属シリサイドで構成されるポリサイ
ド配線の低抵抗化を実現した半導体装置及びその製造方
法を提供する。 【解決手段】 多結晶シリコン１０４上にタングステン
シリサイド（ＷＳｉ）１０６を積層したポリサイド配線
１０７を備える半導体装置において、ＷＳｉを構成する
グレイン１０６Ｇの粒径寸法が、ＷＳｉ１０６の膜厚寸
法又は配線幅寸法の少なくとも一方の寸法以上とされ
る。ＷＳｉ１０６においては、隣接するグレイン１０６
Ｇ間の界面１０６ＢがＷＳｉ１０６の膜厚方向または配
線幅方向の少なく一方においてＷＳｉ１０６を横断し、
界面１０６Ｂの面積を低減し、ポリサイド配線１０７の
抵抗を低減させる。例えば、ＷＳｉ１０６の膜厚は１０
０〜１５０ｎｍ、配線幅は１００ｎｍであり、グレイン
１０６Ｇの粒径寸法は１５０〜２００ｎｍとする。
ド配線の低抵抗化を実現した半導体装置及びその製造方
法を提供する。 【解決手段】 多結晶シリコン１０４上にタングステン
シリサイド（ＷＳｉ）１０６を積層したポリサイド配線
１０７を備える半導体装置において、ＷＳｉを構成する
グレイン１０６Ｇの粒径寸法が、ＷＳｉ１０６の膜厚寸
法又は配線幅寸法の少なくとも一方の寸法以上とされ
る。ＷＳｉ１０６においては、隣接するグレイン１０６
Ｇ間の界面１０６ＢがＷＳｉ１０６の膜厚方向または配
線幅方向の少なく一方においてＷＳｉ１０６を横断し、
界面１０６Ｂの面積を低減し、ポリサイド配線１０７の
抵抗を低減させる。例えば、ＷＳｉ１０６の膜厚は１０
０〜１５０ｎｍ、配線幅は１００ｎｍであり、グレイン
１０６Ｇの粒径寸法は１５０〜２００ｎｍとする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多結晶シリコン上に
高融点金属シリサイドを積層したポリサイド配線を備え
る半導体装置に関し、特に半導体素子の微細化、高速化
を実現するためにポリサイド配線の配線抵抗を低減した
半導体装置及びその製造方法に関する。
高融点金属シリサイドを積層したポリサイド配線を備え
る半導体装置に関し、特に半導体素子の微細化、高速化
を実現するためにポリサイド配線の配線抵抗を低減した
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体基
板に形成される素子間、あるいは素子と電極間を接続す
るための配線も微細化、薄膜化が図られており、例え
ば、配線幅はこれまでの２００〜２５０ｎｍから４０〜
１００ｎｍへの細幅化が要求されている。このため配線
の細幅化、薄膜化に伴なう配線抵抗が無視できなくな
り、この種の配線の低抵抗化が要求されている。例え
ば、この配線をメモリのワード線に適用した場合、配線
抵抗が大きいと、メモリのアクセス時間が長くなる。こ
のため、ワード線の長さを一定値以上に長くすることが
できず、その結果、ワード線につながるメモリの数を増
やすことができないといった問題があった。これを解決
するため、１つのワード線を複数のブロックに分け、各
ブロックのワード線にバッファを介してワード線駆動信
号を供給するようにしていた。このため、メモリのチッ
プサイズが大きくなるといった問題もあった。配線抵抗
の低減を達成するためには配線材料に金属、特に高融点
金属を用いることが考えられるが、半導体装置のＭＯＳ
トランジスタにおけるゲート電極で構成される配線のよ
うに、配線材料として多結晶シリコンを用いることが必
要とされる場合には、この手法を適用することはできな
い。そのため、多結晶シリコンの配線の低抵抗化を図る
ものとして、従来からポリサイド配線が提案されてい
る。このポリサイド配線は、図１０（ａ），（ｂ）に平
面図と断面図を示すように、トレンチ分離絶縁膜２０
２、ゲート絶縁膜２０３が形成されたシリコン基板２０
１上に多結晶シリコン２０４を形成し、この多結晶シリ
コン２０４の上層に高融点金属シリサイド２０５を積層
し、これら多結晶シリコン２０４と高融点金属シリサイ
ド２０５を所要のパターンに形成してポリサイド配線２
０６とした構成であり、高融点金属シリサイドの低いシ
ート抵抗によって多結晶シリコンの配線の低抵抗化を実
現している。
板に形成される素子間、あるいは素子と電極間を接続す
るための配線も微細化、薄膜化が図られており、例え
ば、配線幅はこれまでの２００〜２５０ｎｍから４０〜
１００ｎｍへの細幅化が要求されている。このため配線
の細幅化、薄膜化に伴なう配線抵抗が無視できなくな
り、この種の配線の低抵抗化が要求されている。例え
ば、この配線をメモリのワード線に適用した場合、配線
抵抗が大きいと、メモリのアクセス時間が長くなる。こ
のため、ワード線の長さを一定値以上に長くすることが
できず、その結果、ワード線につながるメモリの数を増
やすことができないといった問題があった。これを解決
するため、１つのワード線を複数のブロックに分け、各
ブロックのワード線にバッファを介してワード線駆動信
号を供給するようにしていた。このため、メモリのチッ
プサイズが大きくなるといった問題もあった。配線抵抗
の低減を達成するためには配線材料に金属、特に高融点
金属を用いることが考えられるが、半導体装置のＭＯＳ
トランジスタにおけるゲート電極で構成される配線のよ
うに、配線材料として多結晶シリコンを用いることが必
要とされる場合には、この手法を適用することはできな
い。そのため、多結晶シリコンの配線の低抵抗化を図る
ものとして、従来からポリサイド配線が提案されてい
る。このポリサイド配線は、図１０（ａ），（ｂ）に平
面図と断面図を示すように、トレンチ分離絶縁膜２０
２、ゲート絶縁膜２０３が形成されたシリコン基板２０
１上に多結晶シリコン２０４を形成し、この多結晶シリ
コン２０４の上層に高融点金属シリサイド２０５を積層
し、これら多結晶シリコン２０４と高融点金属シリサイ
ド２０５を所要のパターンに形成してポリサイド配線２
０６とした構成であり、高融点金属シリサイドの低いシ
ート抵抗によって多結晶シリコンの配線の低抵抗化を実
現している。
【０００３】このようなポリサイド配線においては、前
記多結晶シリコン２０４には不純物、例えば燐をドープ
して低抵抗化し、また、前記高融点金属シリサイド２０
５はＣＶＤ法により成長して形成する。この高融点金属
シリサイド２０５は、成長された時点では多数の針状の
結晶が多結晶シリコンの上面に成長された状態であり、
この針状の結晶に対して加熱アニール処理を行うことで
結晶を成長させ、所要の粒径寸法のグレイン（粒子）２
０５Ｇとしている。また、このようにして形成されたポ
リサイドは、フォトリソグラフィ技術を用いて所要のパ
ターンにエッチング形成することで、前記ポリサイド配
線２０６が完成されることになる。
記多結晶シリコン２０４には不純物、例えば燐をドープ
して低抵抗化し、また、前記高融点金属シリサイド２０
５はＣＶＤ法により成長して形成する。この高融点金属
シリサイド２０５は、成長された時点では多数の針状の
結晶が多結晶シリコンの上面に成長された状態であり、
この針状の結晶に対して加熱アニール処理を行うことで
結晶を成長させ、所要の粒径寸法のグレイン（粒子）２
０５Ｇとしている。また、このようにして形成されたポ
リサイドは、フォトリソグラフィ技術を用いて所要のパ
ターンにエッチング形成することで、前記ポリサイド配
線２０６が完成されることになる。
【０００４】
【発明が解決しようとする課題】ところで、このような
ポリサイド配線について、本発明者が検討を加えた結
果、当初期待した程の低抵抗化が得られていないことが
判明した。その原因について、本発明者は高融点金属シ
リサイドとしてタングステンシリサイド（ＷＳｉ）、特
にそのグレインに注目し、電子顕微鏡での観察を行った
ところ、グレインのグレインサイズ（粒径）は前記ポリ
サイド配線を構成するＷＳｉの膜厚寸法や配線幅寸法に
比較して小寸法であり、ＷＳｉの膜厚方向や配線幅方向
に複数個のグレインが配列された状態に形成されている
ことが確認された。すなわち、ＷＳｉを成膜する際の条
件からみて、ＷＳｉの成膜時のタングステン（Ｗ）とシ
リコン（Ｓｉ）の比が１：２．５と大きく、かつ成膜後
の加熱アニールを９００℃以下、６０分程度の条件で行
っているため、グレインの界面にＳｉ原子が析出し、こ
のＳｉがグレインの成長を妨げる要因になっているもの
と推測される。このため、図１０の例では、グレイン２
０５Ｇ間の界面２０５ＢにＳｉが析出された状態とな
り、このＳｉがグレイン相互間での電気の流れを阻害す
る要因となり、結果としてＷＳｉのシート抵抗が高いも
のになり、かつポリサイド配線をパターン形成したとき
に、配線抵抗が高いものになっているものと考えられ
る。ここでグレインサイズとは、グレイン粒径の最大寸
法を意味しており、以下本明細書におけるグレインサイ
ズは同様である。
ポリサイド配線について、本発明者が検討を加えた結
果、当初期待した程の低抵抗化が得られていないことが
判明した。その原因について、本発明者は高融点金属シ
リサイドとしてタングステンシリサイド（ＷＳｉ）、特
にそのグレインに注目し、電子顕微鏡での観察を行った
ところ、グレインのグレインサイズ（粒径）は前記ポリ
サイド配線を構成するＷＳｉの膜厚寸法や配線幅寸法に
比較して小寸法であり、ＷＳｉの膜厚方向や配線幅方向
に複数個のグレインが配列された状態に形成されている
ことが確認された。すなわち、ＷＳｉを成膜する際の条
件からみて、ＷＳｉの成膜時のタングステン（Ｗ）とシ
リコン（Ｓｉ）の比が１：２．５と大きく、かつ成膜後
の加熱アニールを９００℃以下、６０分程度の条件で行
っているため、グレインの界面にＳｉ原子が析出し、こ
のＳｉがグレインの成長を妨げる要因になっているもの
と推測される。このため、図１０の例では、グレイン２
０５Ｇ間の界面２０５ＢにＳｉが析出された状態とな
り、このＳｉがグレイン相互間での電気の流れを阻害す
る要因となり、結果としてＷＳｉのシート抵抗が高いも
のになり、かつポリサイド配線をパターン形成したとき
に、配線抵抗が高いものになっているものと考えられ
る。ここでグレインサイズとは、グレイン粒径の最大寸
法を意味しており、以下本明細書におけるグレインサイ
ズは同様である。
【０００５】なお、特開平７−２８３２１７号公報に
は、チタンシリサイド（ＴｉＳｉ）において、ＴｉＳｉ
のグレインサイズよりも小さな配線幅の配線において配
線抵抗が上昇するとの記載があり、この点では本発明者
の前記した検討結果とは整合しないものとなっている
が、これは前記公報の技術は多結晶シリコン上にチタン
を堆積した後に加熱処理してＴｉＳｉを形成する工程を
採用しているのに対し、本発明が対象とするＷＳｉは、
前記したようにＣＶＤ法により多結晶シリコン上に形成
しており、その製造方法において相違していることが一
つの理由であるとも考えられる。いずれにしても、少な
くとも本発明が対象とする製造方法によって形成される
ＷＳｉについては、前記したように配線幅や膜厚に比較
してグレインサイズが小さい場合には、配線抵抗を低減
することが困難なものになっている。また、スパッタ法
等を用いてＷＳｉを成膜した場合、ＷＳｉのグレインの
粒径は小さい。このようなグレインの粒径を大きくする
ためには、長時間、高温でアニールしなければならな
い。半導体装置のゲート配線をＷＳｉで形成し、このよ
うなアニールをした場合、ソースやドレインの拡散層に
悪影響を及ぼすので、長時間アニールすることができな
かった。
は、チタンシリサイド（ＴｉＳｉ）において、ＴｉＳｉ
のグレインサイズよりも小さな配線幅の配線において配
線抵抗が上昇するとの記載があり、この点では本発明者
の前記した検討結果とは整合しないものとなっている
が、これは前記公報の技術は多結晶シリコン上にチタン
を堆積した後に加熱処理してＴｉＳｉを形成する工程を
採用しているのに対し、本発明が対象とするＷＳｉは、
前記したようにＣＶＤ法により多結晶シリコン上に形成
しており、その製造方法において相違していることが一
つの理由であるとも考えられる。いずれにしても、少な
くとも本発明が対象とする製造方法によって形成される
ＷＳｉについては、前記したように配線幅や膜厚に比較
してグレインサイズが小さい場合には、配線抵抗を低減
することが困難なものになっている。また、スパッタ法
等を用いてＷＳｉを成膜した場合、ＷＳｉのグレインの
粒径は小さい。このようなグレインの粒径を大きくする
ためには、長時間、高温でアニールしなければならな
い。半導体装置のゲート配線をＷＳｉで形成し、このよ
うなアニールをした場合、ソースやドレインの拡散層に
悪影響を及ぼすので、長時間アニールすることができな
かった。
【０００６】本発明の目的は、高融点金属シリサイドで
構成されるポリサイド配線の低抵抗化を実現した半導体
装置及びその製造方法を提供することにある。
構成されるポリサイド配線の低抵抗化を実現した半導体
装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、多結晶シリコ
ン上に高融点金属シリサイドを積層したポリサイド配線
を備える半導体装置において、前記高融点金属シリサイ
ドを構成する少なくとも１つのグレインの粒径寸法が、
前記高融点金属シリサイドの膜厚寸法又は配線幅寸法の
少なくとも一方の寸法以上であることを特徴とする。こ
の特徴により、本発明の半導体装置では、前記高融点金
属シリサイドを構成するグレインのうち、隣接するグレ
イン間の界面が前記高融点金属シリサイドの膜厚方向ま
たは配線幅方向の少なく一方において前記高融点金属シ
リサイドを横断している構成のポリサイド配線として構
成される。例えば、本発明の高融点金属シリサイドとし
てＷＳｉを用いた場合には、ＷＳｉの膜厚は１００〜１
５０ｎｍ、配線幅は４０〜２５０ｎｍであり、前記グレ
インの粒径寸法は１５０〜２００ｎｍとする。
ン上に高融点金属シリサイドを積層したポリサイド配線
を備える半導体装置において、前記高融点金属シリサイ
ドを構成する少なくとも１つのグレインの粒径寸法が、
前記高融点金属シリサイドの膜厚寸法又は配線幅寸法の
少なくとも一方の寸法以上であることを特徴とする。こ
の特徴により、本発明の半導体装置では、前記高融点金
属シリサイドを構成するグレインのうち、隣接するグレ
イン間の界面が前記高融点金属シリサイドの膜厚方向ま
たは配線幅方向の少なく一方において前記高融点金属シ
リサイドを横断している構成のポリサイド配線として構
成される。例えば、本発明の高融点金属シリサイドとし
てＷＳｉを用いた場合には、ＷＳｉの膜厚は１００〜１
５０ｎｍ、配線幅は４０〜２５０ｎｍであり、前記グレ
インの粒径寸法は１５０〜２００ｎｍとする。
【０００８】また、本発明の製造方法は、半導体装置を
構成する基板上に不純物をドープした多結晶シリコンを
成膜する工程と、前記多結晶シリコン上に高融点金属シ
リサイドを堆積する工程と、前記高融点金属シリサイド
を加熱アニールして前記高融点金属シリサイドを構成す
るグレインを成長させる工程と、前記多結晶シリコン及
び高融点金属シリサイドをパターン形成してポリサイド
配線を形成する工程とを含んでおり、前記加熱アニール
は前記グレインの粒径寸法が前記ポリサイド配線におけ
る前記高融点金属シリサイドの膜厚寸法又は配線幅寸法
の少なくとも一方の寸法以上になるまで行うことを特徴
とする。また、この場合、前記高融点金属シリサイド上
に絶縁膜を形成した上で、前記加熱アニールを行うこと
が好ましい。例えば、本発明の高融点金属シリサイドと
してＷＳｉを用いた場合には、ＷＳｉの成膜工程はＷと
Ｓｉを１：２．０〜２．２の比で反応させるＣＶＤ法に
より行い、かつ前記加熱アニールは９５０℃以上、６０
秒以内での急速加熱処理で行う。
構成する基板上に不純物をドープした多結晶シリコンを
成膜する工程と、前記多結晶シリコン上に高融点金属シ
リサイドを堆積する工程と、前記高融点金属シリサイド
を加熱アニールして前記高融点金属シリサイドを構成す
るグレインを成長させる工程と、前記多結晶シリコン及
び高融点金属シリサイドをパターン形成してポリサイド
配線を形成する工程とを含んでおり、前記加熱アニール
は前記グレインの粒径寸法が前記ポリサイド配線におけ
る前記高融点金属シリサイドの膜厚寸法又は配線幅寸法
の少なくとも一方の寸法以上になるまで行うことを特徴
とする。また、この場合、前記高融点金属シリサイド上
に絶縁膜を形成した上で、前記加熱アニールを行うこと
が好ましい。例えば、本発明の高融点金属シリサイドと
してＷＳｉを用いた場合には、ＷＳｉの成膜工程はＷと
Ｓｉを１：２．０〜２．２の比で反応させるＣＶＤ法に
より行い、かつ前記加熱アニールは９５０℃以上、６０
秒以内での急速加熱処理で行う。
【０００９】本発明によれば、例えば、ＷＳｉに適用し
た場合を例にとると、ＷＳｉの成膜時の条件として、Ｗ
とＳｉが１：２．０〜２．２の比で反応されること、及
びその後の加熱アニールを９５０℃以上，６０秒以内の
ＲＴＡで行うことにより、１５０ｎｍ〜２００ｎｍ以上
のグレインサイズのＷＳｉを形成することが可能とな
り、膜厚が１００〜１５０ｎｍ、配線幅が１００ｎｍの
ポリサイド配線を形成した場合でも、ＷＳｉのグレイン
サイズがＷＳｉの膜厚又は配線幅の少なくとも一方より
も大きいポリサイド配線が形成できる。このため、仮
に、グレイン間の界面にＳｉが析出されるような状況が
生じても、Ｓｉによる配線抵抗の増大が抑制でき、低抵
抗のポリサイド配線が実現可能となる。
た場合を例にとると、ＷＳｉの成膜時の条件として、Ｗ
とＳｉが１：２．０〜２．２の比で反応されること、及
びその後の加熱アニールを９５０℃以上，６０秒以内の
ＲＴＡで行うことにより、１５０ｎｍ〜２００ｎｍ以上
のグレインサイズのＷＳｉを形成することが可能とな
り、膜厚が１００〜１５０ｎｍ、配線幅が１００ｎｍの
ポリサイド配線を形成した場合でも、ＷＳｉのグレイン
サイズがＷＳｉの膜厚又は配線幅の少なくとも一方より
も大きいポリサイド配線が形成できる。このため、仮
に、グレイン間の界面にＳｉが析出されるような状況が
生じても、Ｓｉによる配線抵抗の増大が抑制でき、低抵
抗のポリサイド配線が実現可能となる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図４は本発明をＭＯＳト
ランジスタに適用した実施形態をその製造工程に従って
説明するための図である。図１はその断面図であり、シ
リコン基板１０１には、素子分離領域に所要深さのトレ
ンチ（凹溝）を形成し、かつこのトレンチ内にシリコン
酸化膜等の絶縁材料を埋設し、トレンチ分離絶縁膜１０
２を形成している。また、前記トレンチ分離絶縁膜１０
２で区画される素子形成領域の前記シリコン基板１０１
の表面にはシリコン酸化膜からなるゲート酸化膜１０３
を形成している。さらに、前記ゲート酸化膜１０３上
に、ＬＰ−ＣＶＤ法により、燐をドープして低抵抗化し
た多結晶シリコン１０４を１００ｎｍの厚さに形成す
る。そして、前記多結晶シリコン１０４の上に、ＣＶＤ
法により１５０ｎｍの厚さにタングステンシリサイド
（ＷＳｉ）１０５を成膜する。この成膜条件としては、
例えば、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 混合ガスで、温度５０
０〜５５０℃、圧力８０〜１００Ｐａとし、これによ
り、ＷとＳｉの比が１：２．０〜２．２のＷＳｉが成膜
される。この成膜されたＷＳｉは、同図に示すように、
多結晶シリコン１０４の表面から上方に向けられた多数
の針状結晶１０５Ｇとして形成される。
参照して説明する。図１ないし図４は本発明をＭＯＳト
ランジスタに適用した実施形態をその製造工程に従って
説明するための図である。図１はその断面図であり、シ
リコン基板１０１には、素子分離領域に所要深さのトレ
ンチ（凹溝）を形成し、かつこのトレンチ内にシリコン
酸化膜等の絶縁材料を埋設し、トレンチ分離絶縁膜１０
２を形成している。また、前記トレンチ分離絶縁膜１０
２で区画される素子形成領域の前記シリコン基板１０１
の表面にはシリコン酸化膜からなるゲート酸化膜１０３
を形成している。さらに、前記ゲート酸化膜１０３上
に、ＬＰ−ＣＶＤ法により、燐をドープして低抵抗化し
た多結晶シリコン１０４を１００ｎｍの厚さに形成す
る。そして、前記多結晶シリコン１０４の上に、ＣＶＤ
法により１５０ｎｍの厚さにタングステンシリサイド
（ＷＳｉ）１０５を成膜する。この成膜条件としては、
例えば、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 混合ガスで、温度５０
０〜５５０℃、圧力８０〜１００Ｐａとし、これによ
り、ＷとＳｉの比が１：２．０〜２．２のＷＳｉが成膜
される。この成膜されたＷＳｉは、同図に示すように、
多結晶シリコン１０４の表面から上方に向けられた多数
の針状結晶１０５Ｇとして形成される。
【００１１】次いで、図２に模式的な斜視図を示すよう
に、前記ＷＳｉ１０５に対して加熱アニールを行い、前
記針状結晶１０５Ｇを成長させ、粒径の大きなグレイン
に成長させる。この加熱アニールとしては、窒素雰囲気
中で９５０℃〜１１００℃、１５〜６０秒のランプアニ
ールによる急速加熱処理（ＲＴＡ）で行う。この加熱ア
ニールにより、ＷＳｉ１０５のグレイン１０５Ｇはその
粒径寸法が１５０ｎｍ〜２００ｎｍのグレイン１０６Ｇ
として成長される。ここで、ＷＳｉにおけるアニール温
度とグレインサイズの関係を図３に示す。同図は本発明
者の実験から得られたものであり、ＷＳｉの成膜時初期
の針状結晶のサイズに応じて絶対値が異なるため具体的
な数値は記載されていないが、アニール温度を高温にす
ることにより、これにほぼ比例してグレインサイズが大
粒化されることが判る。また、このグレインサイズの大
粒化に伴い、図４に示すように、ＷＳｉのシート抵抗が
低減されることも確認されている。
に、前記ＷＳｉ１０５に対して加熱アニールを行い、前
記針状結晶１０５Ｇを成長させ、粒径の大きなグレイン
に成長させる。この加熱アニールとしては、窒素雰囲気
中で９５０℃〜１１００℃、１５〜６０秒のランプアニ
ールによる急速加熱処理（ＲＴＡ）で行う。この加熱ア
ニールにより、ＷＳｉ１０５のグレイン１０５Ｇはその
粒径寸法が１５０ｎｍ〜２００ｎｍのグレイン１０６Ｇ
として成長される。ここで、ＷＳｉにおけるアニール温
度とグレインサイズの関係を図３に示す。同図は本発明
者の実験から得られたものであり、ＷＳｉの成膜時初期
の針状結晶のサイズに応じて絶対値が異なるため具体的
な数値は記載されていないが、アニール温度を高温にす
ることにより、これにほぼ比例してグレインサイズが大
粒化されることが判る。また、このグレインサイズの大
粒化に伴い、図４に示すように、ＷＳｉのシート抵抗が
低減されることも確認されている。
【００１２】この図３及び図４の特性を裏付けるものと
して、図５に示すように、アニール温度が８００℃〜９
００℃でアニール時間が１０分のＦＡ（炉アニール）
と、アニール温度が９００℃〜１０００℃でアニール時
間が６０秒のＲＴＡ（急速加熱アニール）と、アニール
温度が１０００℃〜１１００℃でアニール時間が１５秒
のＲＴＡをそれぞれ行ったＷＳｉについてのシート抵抗
を比較した特性が得られている。この特性から、加熱ア
ニールを高温でかつ短時間のＲＴＡで行えばシート抵抗
の低いＷＳｉが得られることが判る。本発明において
は、シート抵抗として２〜４Ω／□を得ており、そのた
めにはアニール温度が９５０℃以上でアニール時間が６
０秒のＲＴＡ、または１０００℃以上の１５秒のＲＴＡ
を採用することになる。また、アニール温度が同じであ
れば、アニール時間が長い方がグレインサイズが大きく
なり易いため、シート抵抗が低くなっていることが判
る。また、ＲＴＡで急速に加熱処理することで、ソース
・ドレイン拡散層などへの影響を最小限に抑えることが
できる。
して、図５に示すように、アニール温度が８００℃〜９
００℃でアニール時間が１０分のＦＡ（炉アニール）
と、アニール温度が９００℃〜１０００℃でアニール時
間が６０秒のＲＴＡ（急速加熱アニール）と、アニール
温度が１０００℃〜１１００℃でアニール時間が１５秒
のＲＴＡをそれぞれ行ったＷＳｉについてのシート抵抗
を比較した特性が得られている。この特性から、加熱ア
ニールを高温でかつ短時間のＲＴＡで行えばシート抵抗
の低いＷＳｉが得られることが判る。本発明において
は、シート抵抗として２〜４Ω／□を得ており、そのた
めにはアニール温度が９５０℃以上でアニール時間が６
０秒のＲＴＡ、または１０００℃以上の１５秒のＲＴＡ
を採用することになる。また、アニール温度が同じであ
れば、アニール時間が長い方がグレインサイズが大きく
なり易いため、シート抵抗が低くなっていることが判
る。また、ＲＴＡで急速に加熱処理することで、ソース
・ドレイン拡散層などへの影響を最小限に抑えることが
できる。
【００１３】このように、形成された多結晶シリコン１
０４とＷＳｉ１０６とが積層されたポリサイドを、図６
に示すように、幅１００ｎｍの幅寸法に選択エッチング
し、ポリサイドのゲート電極１０７を形成する。ここ
で、本発明の半導体装置を、例えばＭＯＳトランジスタ
をメモリセルとするＤＲＡＭとして構成する場合には、
前記ゲート電極１０７はワード配線として構成されるこ
とになる。したがって、形成されるワード配線１０７は
ポリサイド構造のポリサイド配線として構成されること
になり、図７（ａ），（ｂ）に平面図と側面図を示すよ
うに、ワード線１０７を構成するＷＳｉ１０６の膜厚は
１００ｎｍ〜１５０ｎｍ、配線幅は１００ｎｍとなる。
そして、成長されたＷＳｉのグレイン１０６Ｇは粒径が
１５０ｎｍ〜２００ｎｍであり、ＷＳｉ１０６の膜厚及
び配線幅に対してグレインの粒径が大きいものとなる。
これにより、ワード線１０７におけるＷＳｉ１０６のグ
レイン間の界面１０６Ｂは、全てのグレインについてで
はないが、ワード線１０７の膜厚方向又は配線幅方向の
少なくとも一方において１つの界面１０６Ｂが連続した
状態に存在される割合が大きくなり、ＷＳｉ１０６を幅
方向に横切る界面１０６Ｂの面積が低減され、その界面
１０６Ｂに析出されるＳｉによる配線抵抗が低下される
ことが抑制されることになり、結果としてワード配線１
０７の低抵抗化が可能となる。
０４とＷＳｉ１０６とが積層されたポリサイドを、図６
に示すように、幅１００ｎｍの幅寸法に選択エッチング
し、ポリサイドのゲート電極１０７を形成する。ここ
で、本発明の半導体装置を、例えばＭＯＳトランジスタ
をメモリセルとするＤＲＡＭとして構成する場合には、
前記ゲート電極１０７はワード配線として構成されるこ
とになる。したがって、形成されるワード配線１０７は
ポリサイド構造のポリサイド配線として構成されること
になり、図７（ａ），（ｂ）に平面図と側面図を示すよ
うに、ワード線１０７を構成するＷＳｉ１０６の膜厚は
１００ｎｍ〜１５０ｎｍ、配線幅は１００ｎｍとなる。
そして、成長されたＷＳｉのグレイン１０６Ｇは粒径が
１５０ｎｍ〜２００ｎｍであり、ＷＳｉ１０６の膜厚及
び配線幅に対してグレインの粒径が大きいものとなる。
これにより、ワード線１０７におけるＷＳｉ１０６のグ
レイン間の界面１０６Ｂは、全てのグレインについてで
はないが、ワード線１０７の膜厚方向又は配線幅方向の
少なくとも一方において１つの界面１０６Ｂが連続した
状態に存在される割合が大きくなり、ＷＳｉ１０６を幅
方向に横切る界面１０６Ｂの面積が低減され、その界面
１０６Ｂに析出されるＳｉによる配線抵抗が低下される
ことが抑制されることになり、結果としてワード配線１
０７の低抵抗化が可能となる。
【００１４】なお、前記ワード配線１０７を形成した後
に、前記シリコン基板の表面にソース・ドレイン領域と
しての不純物拡散層を形成し、かつシリコン基板１０１
の表面上に層間絶縁膜を形成し、かつ前記不純物拡散層
に電気接続するためのコンタクトホールを開口する等
の、既に広く知られている工程を施すことにより目的と
する半導体装置、ここではＤＲＡＭが形成されるが、以
降の工程は本発明との関係が少ないため、ここではその
説明は省略する。
に、前記シリコン基板の表面にソース・ドレイン領域と
しての不純物拡散層を形成し、かつシリコン基板１０１
の表面上に層間絶縁膜を形成し、かつ前記不純物拡散層
に電気接続するためのコンタクトホールを開口する等
の、既に広く知られている工程を施すことにより目的と
する半導体装置、ここではＤＲＡＭが形成されるが、以
降の工程は本発明との関係が少ないため、ここではその
説明は省略する。
【００１５】この実施形態によれば、ＷＳｉ１０６の成
膜時の条件として、ＷとＳｉが１：２．０〜２．２の比
で反応されること、及びその後の加熱アニールを９５０
℃以上，６０秒以内のＲＴＡで行うことにより１５０ｎ
ｍ〜２００ｎｍ以上のグレインサイズのＷＳｉを形成す
ることが可能とされる。そのため、要求されている、膜
厚が１００〜１５０ｎｍ、配線幅が１００ｎｍのポリサ
イド配線を形成した場合でも、ＷＳｉのグレインサイズ
がＷＳｉの膜厚又は配線幅の少なくとも一方よりも大き
くされた構成の配線を形成することが可能となり、これ
により低い配線抵抗のポリサイド配線を形成することが
実現し、高集積度の半導体装置が実現できる。このよう
に、ワード線の配線抵抗を低減することができるので、
１つのワード線につながるメモリセルの数を増やすこと
ができる。また、１つのワード線を複数のブロックに分
割するときも、分割数を減らすことができるので、ワー
ド線駆動用バッファの数を低減でき、メモリのチップサ
イズを低減できる。
膜時の条件として、ＷとＳｉが１：２．０〜２．２の比
で反応されること、及びその後の加熱アニールを９５０
℃以上，６０秒以内のＲＴＡで行うことにより１５０ｎ
ｍ〜２００ｎｍ以上のグレインサイズのＷＳｉを形成す
ることが可能とされる。そのため、要求されている、膜
厚が１００〜１５０ｎｍ、配線幅が１００ｎｍのポリサ
イド配線を形成した場合でも、ＷＳｉのグレインサイズ
がＷＳｉの膜厚又は配線幅の少なくとも一方よりも大き
くされた構成の配線を形成することが可能となり、これ
により低い配線抵抗のポリサイド配線を形成することが
実現し、高集積度の半導体装置が実現できる。このよう
に、ワード線の配線抵抗を低減することができるので、
１つのワード線につながるメモリセルの数を増やすこと
ができる。また、１つのワード線を複数のブロックに分
割するときも、分割数を減らすことができるので、ワー
ド線駆動用バッファの数を低減でき、メモリのチップサ
イズを低減できる。
【００１６】図８及び図９は本発明の第２の実施形態の
うち、ＷＳｉを成膜、加熱アニールする工程を説明する
ための図である。なお、前記第１の実施形態と同一部分
には同一符号を付してある。この第２の実施形態では、
先ず、図８のように、シリコン基板１０１に前記第１の
実施形態と同様にトレンチ分離絶縁膜１０２を形成し、
かつ前記トレンチ分離絶縁膜で区画される素子形成領域
の前記シリコン基板１０１の表面にシリコン酸化膜から
なるゲート酸化膜１０３を形成した後、さらに、第１の
実施形態と同様に前記ゲート酸化膜上に、ＬＰ−ＣＶＤ
法により、燐をドープして低抵抗化した多結晶シリコン
膜１０４を１００ｎｍの厚さに形成する。また、前記多
結晶シリコン膜１０４の上に、ＣＶＤ法により１５０ｎ
ｍの厚さにＷＳｉ１０５を成膜する。この成膜条件とし
ては、例えば、ＷＦ6 ／ＳｉＨ2Ｃｌ2 混合ガスで、温
度５００〜５５０℃、圧力８０〜１００Ｐａとし、これ
により、ＷとＳｉの比が１：２．０〜２．２のＷＳｉ１
０５が成膜される。この成膜されたＷＳｉ１０５は、同
図に示すように、多結晶シリコン膜１０４の表面から上
方に向けられた多数の針状結晶１０５Ｇとして形成され
る。
うち、ＷＳｉを成膜、加熱アニールする工程を説明する
ための図である。なお、前記第１の実施形態と同一部分
には同一符号を付してある。この第２の実施形態では、
先ず、図８のように、シリコン基板１０１に前記第１の
実施形態と同様にトレンチ分離絶縁膜１０２を形成し、
かつ前記トレンチ分離絶縁膜で区画される素子形成領域
の前記シリコン基板１０１の表面にシリコン酸化膜から
なるゲート酸化膜１０３を形成した後、さらに、第１の
実施形態と同様に前記ゲート酸化膜上に、ＬＰ−ＣＶＤ
法により、燐をドープして低抵抗化した多結晶シリコン
膜１０４を１００ｎｍの厚さに形成する。また、前記多
結晶シリコン膜１０４の上に、ＣＶＤ法により１５０ｎ
ｍの厚さにＷＳｉ１０５を成膜する。この成膜条件とし
ては、例えば、ＷＦ6 ／ＳｉＨ2Ｃｌ2 混合ガスで、温
度５００〜５５０℃、圧力８０〜１００Ｐａとし、これ
により、ＷとＳｉの比が１：２．０〜２．２のＷＳｉ１
０５が成膜される。この成膜されたＷＳｉ１０５は、同
図に示すように、多結晶シリコン膜１０４の表面から上
方に向けられた多数の針状結晶１０５Ｇとして形成され
る。
【００１７】次いで、前記ＷＳｉ１０５の表面上にシリ
コン酸化膜１０８を１００ｎｍ程度の厚さに形成し、前
記ＷＳｉ１０５の表面を前記シリコン酸化膜１０８によ
って被覆する。しかる上で、第１の実施形態と同様に、
前記ＷＳｉ１０５に対して加熱アニールを行い、図９に
示すように、前記針状結晶１０５Ｇを成長させ、粒径の
大きなグレイン１０６Ｇに成長させ、このグレイン１０
６Ｇで構成されるＷＳｉ１０６が形成される。この加熱
アニールに際しても、窒素雰囲気中で９５０℃〜１１０
０℃、１５〜６０秒のランプアニールによる急速加熱処
理（ＲＴＡ）で行う。この加熱アニールにより、ＷＳｉ
１０６のグレイン１０６Ｇはその粒径寸法が１５０ｎｍ
〜２００ｎｍに成長される。しかる上で、図示は省略す
るが、前記シリコン酸化膜１０８、ＷＳｉ１０６、多結
晶シリコン膜１０４を一括して所要のパターンに形成
し、配線幅が１００ｎｍのポリサイド配線を形成する。
コン酸化膜１０８を１００ｎｍ程度の厚さに形成し、前
記ＷＳｉ１０５の表面を前記シリコン酸化膜１０８によ
って被覆する。しかる上で、第１の実施形態と同様に、
前記ＷＳｉ１０５に対して加熱アニールを行い、図９に
示すように、前記針状結晶１０５Ｇを成長させ、粒径の
大きなグレイン１０６Ｇに成長させ、このグレイン１０
６Ｇで構成されるＷＳｉ１０６が形成される。この加熱
アニールに際しても、窒素雰囲気中で９５０℃〜１１０
０℃、１５〜６０秒のランプアニールによる急速加熱処
理（ＲＴＡ）で行う。この加熱アニールにより、ＷＳｉ
１０６のグレイン１０６Ｇはその粒径寸法が１５０ｎｍ
〜２００ｎｍに成長される。しかる上で、図示は省略す
るが、前記シリコン酸化膜１０８、ＷＳｉ１０６、多結
晶シリコン膜１０４を一括して所要のパターンに形成
し、配線幅が１００ｎｍのポリサイド配線を形成する。
【００１８】この第２の実施形態においても、１５０ｎ
ｍ〜２００ｎｍ以上のグレインサイズのＷＳｉを形成す
ることが可能であり、膜厚が１００〜１５０ｎｍ、配線
幅が１００ｎｍのポリサイド配線を形成した場合でも、
ＷＳｉのグレインサイズがＷＳｉの膜厚又は配線幅の少
なくとも一方よりも大きくされた構成の配線を形成する
ことができ、配線抵抗が低いポリサイド配線を形成する
ことが実現し、高集積度の半導体装置が実現できる。ま
た、この第２の実施形態では、ＷＳｉ１０５の加熱アニ
ール時にＷＳｉ１０５がシリコン酸化膜１０８によって
被覆されているため、ＷＳｉ１０５の厚さ方向のグレイ
ン成長が抑制され、その分平面方向のグレイン成長が促
進され易くなる。そのため、アニールされたＷＳｉ１０
６ではグレイン１０６Ｇは平面方向でのグレインサイズ
がより大きくなり、特に配線幅の低減に制限を受けるよ
うなポリサイド配線を形成する場合にも本発明の適用が
可能となる。
ｍ〜２００ｎｍ以上のグレインサイズのＷＳｉを形成す
ることが可能であり、膜厚が１００〜１５０ｎｍ、配線
幅が１００ｎｍのポリサイド配線を形成した場合でも、
ＷＳｉのグレインサイズがＷＳｉの膜厚又は配線幅の少
なくとも一方よりも大きくされた構成の配線を形成する
ことができ、配線抵抗が低いポリサイド配線を形成する
ことが実現し、高集積度の半導体装置が実現できる。ま
た、この第２の実施形態では、ＷＳｉ１０５の加熱アニ
ール時にＷＳｉ１０５がシリコン酸化膜１０８によって
被覆されているため、ＷＳｉ１０５の厚さ方向のグレイ
ン成長が抑制され、その分平面方向のグレイン成長が促
進され易くなる。そのため、アニールされたＷＳｉ１０
６ではグレイン１０６Ｇは平面方向でのグレインサイズ
がより大きくなり、特に配線幅の低減に制限を受けるよ
うなポリサイド配線を形成する場合にも本発明の適用が
可能となる。
【００１９】ここで、本発明においては、ポリサイド配
線を構成するＷＳｉを含む高融点金属シリサイドのグレ
インの全ての粒径が高融点金属シリサイドの膜厚又は配
線幅の少なくとも一方よりも大きくなくともよい。すな
わち、全てのグレインの粒径が膜厚や配線幅よりも大き
いことが好ましいが、実際には全てのグレインの粒径が
このような条件を満たすことは難しいため、高融点金属
シリサイドの少なくとも１つのグレインが前記した条件
を満たすものであれば、本発明による作用効果を享受す
ることが可能である。以上の実施の形態では、ＷＳｉの
配線幅を１００ｎｍとして説明してきたが、これに限定
されるものではなく、配線幅としては現在４０ｎｍ〜２
５０ｎｍの幅まで前記効果が得られることが確認されて
いる。
線を構成するＷＳｉを含む高融点金属シリサイドのグレ
インの全ての粒径が高融点金属シリサイドの膜厚又は配
線幅の少なくとも一方よりも大きくなくともよい。すな
わち、全てのグレインの粒径が膜厚や配線幅よりも大き
いことが好ましいが、実際には全てのグレインの粒径が
このような条件を満たすことは難しいため、高融点金属
シリサイドの少なくとも１つのグレインが前記した条件
を満たすものであれば、本発明による作用効果を享受す
ることが可能である。以上の実施の形態では、ＷＳｉの
配線幅を１００ｎｍとして説明してきたが、これに限定
されるものではなく、配線幅としては現在４０ｎｍ〜２
５０ｎｍの幅まで前記効果が得られることが確認されて
いる。
【００２０】
【発明の効果】以上説明したように本発明は、多結晶シ
リコン上に高融点金属シリサイドを積層したポリサイド
配線における前記高融点金属シリサイドを構成する少な
くとも１つのグレインサイズを、高融点金属シリサイド
の膜厚又は配線幅の少なくとも一方以上にしているの
で、高融点金属シリサイドを構成するグレイン間の界面
は、膜厚方向或いは配線幅方向に連続された状態とされ
る割合が高められ、ポリサイド配線の配線長を横切る界
面の面積が低減される。このため、グレイン間の界面に
Ｓｉが生成されるような状況が生じても、Ｓｉによる配
線抵抗の増大が抑制でき、低抵抗のポリサイド配線が実
現可能となる。特に、本発明をＷＳｉに適用した場合に
は、ＷＳｉの成膜時の条件として、ＷとＳｉが１：２．
０〜２．２の比で反応されること、及びその後の加熱ア
ニールを９５０℃以上，６０秒以内のＲＴＡで行うこと
により、１５０ｎｍ〜２００ｎｍ以上のグレインサイズ
のＷＳｉを形成することが可能となり、膜厚が１００〜
１５０ｎｍ、配線幅が４０〜２５０ｎｍのポリサイド配
線を形成した場合でも、ＷＳｉのグレインサイズがＷＳ
ｉの膜厚又は配線幅の少なくとも一方よりも大きいポリ
サイド配線が形成できる。これにより、高集積化及び動
作速度の高速化を図った半導体装置が実現できる。
リコン上に高融点金属シリサイドを積層したポリサイド
配線における前記高融点金属シリサイドを構成する少な
くとも１つのグレインサイズを、高融点金属シリサイド
の膜厚又は配線幅の少なくとも一方以上にしているの
で、高融点金属シリサイドを構成するグレイン間の界面
は、膜厚方向或いは配線幅方向に連続された状態とされ
る割合が高められ、ポリサイド配線の配線長を横切る界
面の面積が低減される。このため、グレイン間の界面に
Ｓｉが生成されるような状況が生じても、Ｓｉによる配
線抵抗の増大が抑制でき、低抵抗のポリサイド配線が実
現可能となる。特に、本発明をＷＳｉに適用した場合に
は、ＷＳｉの成膜時の条件として、ＷとＳｉが１：２．
０〜２．２の比で反応されること、及びその後の加熱ア
ニールを９５０℃以上，６０秒以内のＲＴＡで行うこと
により、１５０ｎｍ〜２００ｎｍ以上のグレインサイズ
のＷＳｉを形成することが可能となり、膜厚が１００〜
１５０ｎｍ、配線幅が４０〜２５０ｎｍのポリサイド配
線を形成した場合でも、ＷＳｉのグレインサイズがＷＳ
ｉの膜厚又は配線幅の少なくとも一方よりも大きいポリ
サイド配線が形成できる。これにより、高集積化及び動
作速度の高速化を図った半導体装置が実現できる。
【図１】本発明にかかる製造方法の成膜工程を説明する
ための断面図である。
ための断面図である。
【図２】本発明にかかる製造方法のアニール工程を説明
するための模式的斜視図である。
するための模式的斜視図である。
【図３】アニール温度とグレイン粒径の相関関係を示す
図である。
図である。
【図４】グレイン粒径とシート抵抗との相関関係を示す
図である。
図である。
【図５】アニール条件とシート抵抗との相関関係を示す
図である。
図である。
【図６】本発明により製造されたポリサイド配線を示す
模式的な斜視図である。
模式的な斜視図である。
【図７】図６の平面図と断面図である。
【図８】本発明の第２の実施形態における成膜工程を説
明するための図である。
明するための図である。
【図９】本発明の第２の実施形態におけるアニール工程
を説明するための図である。
を説明するための図である。
【図１０】従来のポリサイド配線の平面図と断面図であ
る。
る。
１０１ シリコン基板 １０２ トレンチ分離絶縁膜 １０３ ゲート絶縁膜 １０４ 多結晶シリコン膜 １０５ ＷＳｉ（アニール前） １０５Ｇ 針状結晶 １０６ ＷＳｉ（アニール後） １０６Ｇ ＷＳｉグレイン １０７ ポリサイド配線 １０８ シリコン酸化膜
Claims (7)
- 【請求項１】 多結晶シリコン上に高融点金属シリサイ
ドを積層したポリサイド配線を備える半導体装置におい
て、前記高融点金属シリサイドを構成する少なくとも１
つのグレインの粒径寸法が、前記高融点金属シリサイド
の膜厚寸法又は配線幅寸法の少なくとも一方の寸法以上
であることを特徴とする半導体装置。 - 【請求項２】 前記高融点金属シリサイドを構成するグ
レインのうち、隣接するグレイン間の境界面が前記高融
点金属シリサイドの膜厚方向または配線幅方向の少なく
一方において前記高融点金属シリサイドを横断している
請求項１に記載の半導体装置。 - 【請求項３】 前記高融点金属シリサイドは、タングス
テンシリサイドである請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記高融点金属シリサイドの膜厚は１０
０〜１５０ｎｍ、配線幅は４０〜２５０ｎｍであり、前
記グレインの粒径寸法は１５０〜２００ｎｍである請求
項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 半導体装置を構成する基板上に不純物を
ドープした多結晶シリコンを成膜する工程と、前記多結
晶シリコン上に高融点金属シリサイドを堆積する工程
と、前記高融点金属シリサイドを加熱アニールして前記
高融点金属シリサイドを構成するグレインを成長させる
工程と、前記多結晶シリコン及び高融点金属シリサイド
をパターン形成してポリサイド配線を形成する工程とを
含み、前記加熱アニールは前記グレインの粒径寸法が前
記ポリサイド配線における前記高融点金属シリサイドの
膜厚寸法又は配線幅寸法の少なくとも一方の寸法以上に
なるまで行うことを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体装置を構成する基板上に不純物を
ドープした多結晶シリコンを成膜する工程と、前記多結
晶シリコン上に高融点金属シリサイドを堆積する工程
と、前記高融点金属シリサイド上に絶縁膜を形成する工
程と、前記高融点金属シリサイドを加熱アニールして前
記高融点金属シリサイドを構成するグレインを成長させ
る工程と、前記多結晶シリコン及び高融点金属シリサイ
ドをパターン形成してポリサイド配線を形成する工程と
を含み、前記加熱アニールは前記グレインの粒径寸法が
前記ポリサイド配線における前記高融点金属シリサイド
の膜厚寸法又は配線幅寸法の少なくとも一方の寸法以上
になるまで行うことを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記高融点金属シリサイドはタングステ
ンシリサイドであり、前記タングステンシリサイドの成
膜工程はタングステンとシリコンを１：２．０〜２．２
の比で反応させるＣＶＤ法により行い、かつ前記加熱ア
ニールは９５０℃以上、６０秒以内での急速加熱処理を
行う請求項５又は６に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223998A JP3204212B2 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
| KR1019990014582A KR100323638B1 (ko) | 1998-05-01 | 1999-04-23 | 낮은 저항의 배선층을 갖는 반도체 장치 및 그 제조 방법 |
| US09/299,076 US6265777B1 (en) | 1998-05-01 | 1999-04-26 | Semiconductor device with a low resistance wiring layer composed of a polysilicon and a refractory metal |
| US09/730,562 US20010000114A1 (en) | 1998-05-01 | 2000-12-07 | Semiconductor device with wiring layer of low resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223998A JP3204212B2 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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