JPH11330478A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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- JPH11330478A JPH11330478A JP10136316A JP13631698A JPH11330478A JP H11330478 A JPH11330478 A JP H11330478A JP 10136316 A JP10136316 A JP 10136316A JP 13631698 A JP13631698 A JP 13631698A JP H11330478 A JPH11330478 A JP H11330478A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 熱酸化工程によって、欠陥が補償された結晶
性珪素膜を用いたＴＦＴの作製方法において、熱酸化し
て形成される熱酸化膜の凹凸を小さくする。 【解決手段】 活性層として用いる結晶性珪素膜４０３
の上に、窒素、酸素または炭素等の結晶化を抑制する不
純物が添加された非晶質珪素膜４０１を形成する。この
非晶質珪素膜４０１は結晶化が抑制されているため、非
晶質若しくは微結晶の状態で熱酸化でき、凹凸の小さな
熱酸化膜４０２を得ることができる。この熱酸化工程を
用いることによって、ゲートリークの発生を抑え、また
同一基板内でのＴＦＴの特性のばらつきを最小限に抑
え、高速動作可能な半導体装置を作製することができ
る。
性珪素膜を用いたＴＦＴの作製方法において、熱酸化し
て形成される熱酸化膜の凹凸を小さくする。 【解決手段】 活性層として用いる結晶性珪素膜４０３
の上に、窒素、酸素または炭素等の結晶化を抑制する不
純物が添加された非晶質珪素膜４０１を形成する。この
非晶質珪素膜４０１は結晶化が抑制されているため、非
晶質若しくは微結晶の状態で熱酸化でき、凹凸の小さな
熱酸化膜４０２を得ることができる。この熱酸化工程を
用いることによって、ゲートリークの発生を抑え、また
同一基板内でのＴＦＴの特性のばらつきを最小限に抑
え、高速動作可能な半導体装置を作製することができ
る。
Description
【０００１】
【発明が属する技術分野】本発明は半導体膜を用いた半
導体装置の作製方法に関する技術であり、特に結晶性珪
素膜を利用した薄膜トランジスタ（Thin Film Transist
or：以下ＴＦＴと略称する）を有する半導体装置の作製
方法に関する。
導体装置の作製方法に関する技術であり、特に結晶性珪
素膜を利用した薄膜トランジスタ（Thin Film Transist
or：以下ＴＦＴと略称する）を有する半導体装置の作製
方法に関する。
【０００２】なお、本明細書において、半導体装置とは
半導体を用いて機能する装置全般を指すものであり、Ｔ
ＦＴの如き単体素子のみならず、電気光学装置や半導体
回路及びそれを搭載した電子機器をも半導体装置に含む
ものとする。
半導体を用いて機能する装置全般を指すものであり、Ｔ
ＦＴの如き単体素子のみならず、電気光学装置や半導体
回路及びそれを搭載した電子機器をも半導体装置に含む
ものとする。
【０００３】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置の様な電気光学装置に用いられるＴＦＴの開発が活
発に進められている。
装置の様な電気光学装置に用いられるＴＦＴの開発が活
発に進められている。
【０００４】アクティブマトリクス型液晶表示装置は、
同一基板上に液晶表示部と駆動回路部とを設けたモノリ
シック型表示装置が主流となりつつある。また、さらに
γ補正回路、メモリ回路、クロック発生回路等のロジッ
ク回路部を内蔵したシステムオンパネルの開発も進めら
れている。このような駆動回路部やロジック回路部は高
移動度が要求されることから結晶性珪素膜（ポリシリコ
ン膜）を用いたＴＦＴが用いられている。特に、結晶性
珪素膜の結晶粒径が大きい場合には非常に高移動度なＴ
ＦＴが得られる。
同一基板上に液晶表示部と駆動回路部とを設けたモノリ
シック型表示装置が主流となりつつある。また、さらに
γ補正回路、メモリ回路、クロック発生回路等のロジッ
ク回路部を内蔵したシステムオンパネルの開発も進めら
れている。このような駆動回路部やロジック回路部は高
移動度が要求されることから結晶性珪素膜（ポリシリコ
ン膜）を用いたＴＦＴが用いられている。特に、結晶性
珪素膜の結晶粒径が大きい場合には非常に高移動度なＴ
ＦＴが得られる。
【０００５】結晶性珪素膜を用いたＴＦＴは一般にコプ
ラナ型であり、熱酸化やイオン注入などの半導体技術を
応用することができる。特に、熱酸化工程を用いると、
珪素膜の欠陥が補償されるため、移動度、サブスレッシ
ョルド係数、しきい値電圧等のＴＦＴ特性が向上し、極
めて優れたスイッチング特性および高速動作特性が実現
可能であると考えられる。
ラナ型であり、熱酸化やイオン注入などの半導体技術を
応用することができる。特に、熱酸化工程を用いると、
珪素膜の欠陥が補償されるため、移動度、サブスレッシ
ョルド係数、しきい値電圧等のＴＦＴ特性が向上し、極
めて優れたスイッチング特性および高速動作特性が実現
可能であると考えられる。
【０００６】熱酸化による欠陥補償の機構は以下のよう
に考えられている。珪素膜の熱酸化は酸素が熱酸化膜
（酸化珪素膜）中を拡散し、ＳｉＯ2 ／Ｓｉ界面に到達
して、そこで酸化反応が起こり、新しい熱酸化膜が形成
される。また、シリコンが酸化されて酸化珪素となると
約２倍の体積膨張が起こる。界面という閉ざされた状態
で酸化が進行するためには、体積の膨張分を確保する必
要がある。その一部は、余分なシリコン原子が未反応の
まま格子間シリコン原子として、酸化珪素膜中もしくは
珪素膜中を拡散していく。熱酸化工程によって、結晶性
珪素膜を用いたＴＦＴの特性が向上する理由は、この格
子間シリコン原子が結晶性珪素膜の粒界や粒内欠陥など
の格子欠陥に供給され、欠陥を補償するためと考えられ
ている。熱酸化工程によって欠陥の補償された結晶性珪
素膜を作製できるため、高移動度なＴＦＴを作製するに
あたって、熱酸化工程は非常に有用な技術である。
に考えられている。珪素膜の熱酸化は酸素が熱酸化膜
（酸化珪素膜）中を拡散し、ＳｉＯ2 ／Ｓｉ界面に到達
して、そこで酸化反応が起こり、新しい熱酸化膜が形成
される。また、シリコンが酸化されて酸化珪素となると
約２倍の体積膨張が起こる。界面という閉ざされた状態
で酸化が進行するためには、体積の膨張分を確保する必
要がある。その一部は、余分なシリコン原子が未反応の
まま格子間シリコン原子として、酸化珪素膜中もしくは
珪素膜中を拡散していく。熱酸化工程によって、結晶性
珪素膜を用いたＴＦＴの特性が向上する理由は、この格
子間シリコン原子が結晶性珪素膜の粒界や粒内欠陥など
の格子欠陥に供給され、欠陥を補償するためと考えられ
ている。熱酸化工程によって欠陥の補償された結晶性珪
素膜を作製できるため、高移動度なＴＦＴを作製するに
あたって、熱酸化工程は非常に有用な技術である。
【０００７】しかし、図２（Ａ）に示す結晶性珪素膜３
０１を熱酸化すると、図２（Ｂ）のように熱酸化膜３０
２と結晶性珪素膜３０３の界面や熱酸化膜３０２の表面
に凹凸が発生し、活性層として用いる結晶性珪素膜３０
３の膜厚が不均一となり、そのため同一基板内でのＴＦ
Ｔ特性のばらつきが生じる等の問題点が発生し、このま
までは熱酸化工程を用いることはできなかった。また、
熱酸化膜は緻密な膜のため絶縁性がよく、ゲート絶縁膜
として用いるのに好適な膜であるが、結晶性珪素膜を熱
酸化した熱酸化膜３０２をゲート絶縁膜として用いよう
とすると凹凸の発生によって膜厚が均一とならないた
め、膜厚の薄い部分にゲート電圧が集中し、絶縁破壊を
引き起こす原因となりかねなかった。
０１を熱酸化すると、図２（Ｂ）のように熱酸化膜３０
２と結晶性珪素膜３０３の界面や熱酸化膜３０２の表面
に凹凸が発生し、活性層として用いる結晶性珪素膜３０
３の膜厚が不均一となり、そのため同一基板内でのＴＦ
Ｔ特性のばらつきが生じる等の問題点が発生し、このま
までは熱酸化工程を用いることはできなかった。また、
熱酸化膜は緻密な膜のため絶縁性がよく、ゲート絶縁膜
として用いるのに好適な膜であるが、結晶性珪素膜を熱
酸化した熱酸化膜３０２をゲート絶縁膜として用いよう
とすると凹凸の発生によって膜厚が均一とならないた
め、膜厚の薄い部分にゲート電圧が集中し、絶縁破壊を
引き起こす原因となりかねなかった。
【０００８】熱酸化膜の凹凸の発生は、結晶性珪素膜の
酸化速度が場所により異なることが原因である。酸化速
度はそれぞれの結晶の面方位の違いによって異なり、ま
た、結晶と結晶粒界でも異なる。特に結晶と比較して結
晶粒界の酸化速度は速く、結晶粒界から選択的に酸化さ
れることが、凹凸の発生に大きく起因している。特に、
粒径の大きな結晶を熱酸化すると不規則に凹凸が発生す
るため好ましくなかった。しかし上記したように、高移
動度のＴＦＴを実現するためには活性層として用いる結
晶性珪素膜の結晶粒径を大きくした方が好ましい。従っ
て、活性層を直接熱酸化せず、活性層に用いる結晶性珪
素膜上に結晶の粒径を小さく揃えた珪素膜を形成し、こ
の珪素膜を熱酸化する等の対策がなされていた。
酸化速度が場所により異なることが原因である。酸化速
度はそれぞれの結晶の面方位の違いによって異なり、ま
た、結晶と結晶粒界でも異なる。特に結晶と比較して結
晶粒界の酸化速度は速く、結晶粒界から選択的に酸化さ
れることが、凹凸の発生に大きく起因している。特に、
粒径の大きな結晶を熱酸化すると不規則に凹凸が発生す
るため好ましくなかった。しかし上記したように、高移
動度のＴＦＴを実現するためには活性層として用いる結
晶性珪素膜の結晶粒径を大きくした方が好ましい。従っ
て、活性層を直接熱酸化せず、活性層に用いる結晶性珪
素膜上に結晶の粒径を小さく揃えた珪素膜を形成し、こ
の珪素膜を熱酸化する等の対策がなされていた。
【０００９】
【発明が解決しようとする課題】このように、活性層に
用いる結晶性珪素膜の上に、結晶粒径を小さく揃えた結
晶性珪素膜を形成してその粒径の小さい結晶性珪素膜を
熱酸化すると、確かに熱酸化膜の凹凸を小さくすること
ができる。ただし、熱酸化する珪素膜中に粒径の大きな
結晶が一つでも含まれていると、その下の活性層の膜厚
が不均一となり、同一基板内でのＴＦＴ特性のばらつき
が生じるため好ましくない。この問題を解決するために
は結晶粒径の厳密な制御が不可欠であった。粒径を厳密
に制御する方法として、成膜時に成膜スピードや温度を
コントロールできる点で、成膜と同時に結晶化する方法
が優れている。この方法を用いて条件を厳密にコントロ
ールすることによって、結晶を１００nm以下の粒径に揃
えることは可能であったが、コントロール条件が厳しく
容易なことではなかった。また、高速動作の要望に応え
るため、活性層やゲート絶縁膜の薄膜化が進み、さらに
小さな粒径に揃えることが求められていた。
用いる結晶性珪素膜の上に、結晶粒径を小さく揃えた結
晶性珪素膜を形成してその粒径の小さい結晶性珪素膜を
熱酸化すると、確かに熱酸化膜の凹凸を小さくすること
ができる。ただし、熱酸化する珪素膜中に粒径の大きな
結晶が一つでも含まれていると、その下の活性層の膜厚
が不均一となり、同一基板内でのＴＦＴ特性のばらつき
が生じるため好ましくない。この問題を解決するために
は結晶粒径の厳密な制御が不可欠であった。粒径を厳密
に制御する方法として、成膜時に成膜スピードや温度を
コントロールできる点で、成膜と同時に結晶化する方法
が優れている。この方法を用いて条件を厳密にコントロ
ールすることによって、結晶を１００nm以下の粒径に揃
えることは可能であったが、コントロール条件が厳しく
容易なことではなかった。また、高速動作の要望に応え
るため、活性層やゲート絶縁膜の薄膜化が進み、さらに
小さな粒径に揃えることが求められていた。
【００１０】そもそも、非晶質珪素膜を直接熱酸化する
ことができさえすれば、問題なく熱酸化工程を用いるこ
とができる。しかし、それは困難なことと考えられてい
た。それは、一般に非晶質珪素膜を熱酸化するには８０
０℃以上の温度が必要とされ、その昇温過程の６００℃
付近から結晶化が進行してしまうためである。更に、こ
のようにして結晶化された珪素膜は、結晶化工程におけ
る核発生や結晶粒径等の制御が困難なためランダムで不
均一な結晶となり、この膜を熱酸化すると熱酸化膜に不
規則な凹凸が発生するため好ましくなかった。
ことができさえすれば、問題なく熱酸化工程を用いるこ
とができる。しかし、それは困難なことと考えられてい
た。それは、一般に非晶質珪素膜を熱酸化するには８０
０℃以上の温度が必要とされ、その昇温過程の６００℃
付近から結晶化が進行してしまうためである。更に、こ
のようにして結晶化された珪素膜は、結晶化工程におけ
る核発生や結晶粒径等の制御が困難なためランダムで不
均一な結晶となり、この膜を熱酸化すると熱酸化膜に不
規則な凹凸が発生するため好ましくなかった。
【００１１】本発明は上記した問題点を解決し、熱酸化
工程によって優れた特性を有するＴＦＴを作製すること
を課題とする。さらに、そのＴＦＴを用いて性能のよい
半導体装置を作製することを課題とする。そのため、非
晶質珪素膜をできれば直接熱酸化することを課題とす
る。
工程によって優れた特性を有するＴＦＴを作製すること
を課題とする。さらに、そのＴＦＴを用いて性能のよい
半導体装置を作製することを課題とする。そのため、非
晶質珪素膜をできれば直接熱酸化することを課題とす
る。
【００１２】
【課題を解決するための手段】本発明の構成は、基板上
に結晶性半導体膜を形成する工程と、前記結晶性半導体
膜上に非晶質半導体膜を形成する工程と、前記非晶質半
導体膜を熱酸化して熱酸化膜を形成する工程と、を有
し、前記非晶質半導体膜には結晶化を抑制する不純物が
添加されていることを特徴とする半導体装置の作製方法
である。
に結晶性半導体膜を形成する工程と、前記結晶性半導体
膜上に非晶質半導体膜を形成する工程と、前記非晶質半
導体膜を熱酸化して熱酸化膜を形成する工程と、を有
し、前記非晶質半導体膜には結晶化を抑制する不純物が
添加されていることを特徴とする半導体装置の作製方法
である。
【００１３】また、他の本発明の構成は、基板上に結晶
性珪素膜を形成する工程と、前記結晶性珪素膜上に非晶
質珪素膜を形成する工程と、前記非晶質珪素膜を熱酸化
して熱酸化膜を形成する工程と、を有し、前記非晶質珪
素膜には、窒素、酸素または炭素から選ばれた不純物が
添加されていることを特徴とする半導体装置の作製方法
である。
性珪素膜を形成する工程と、前記結晶性珪素膜上に非晶
質珪素膜を形成する工程と、前記非晶質珪素膜を熱酸化
して熱酸化膜を形成する工程と、を有し、前記非晶質珪
素膜には、窒素、酸素または炭素から選ばれた不純物が
添加されていることを特徴とする半導体装置の作製方法
である。
【００１４】また、他の本発明の構成は、基板上に結晶
性珪素膜を形成する工程と、前記結晶性珪素膜上に非晶
質珪素膜を形成する工程と、前記非晶質珪素膜を熱酸化
してゲート絶縁膜を形成する工程と、を有し、前記非晶
質珪素膜には、窒素、酸素または炭素から選ばれた不純
物が添加されていることを特徴とする半導体装置の作製
方法である。
性珪素膜を形成する工程と、前記結晶性珪素膜上に非晶
質珪素膜を形成する工程と、前記非晶質珪素膜を熱酸化
してゲート絶縁膜を形成する工程と、を有し、前記非晶
質珪素膜には、窒素、酸素または炭素から選ばれた不純
物が添加されていることを特徴とする半導体装置の作製
方法である。
【００１５】非晶質珪素膜に酸素を添加すると結晶化が
抑制されることが本願の発明者により確認されている。
結晶化は、隣合うシリコン原子どうしが順々に結合して
ネットワークを形成していくことにより進行する。この
ネットワーク形成過程において、シリコン原子間に酸素
のような不純物が存在するとシリコン原子間の結合が途
切れるため、結晶化の抑制が起こると考えることができ
る。そのため、意図的に非晶質珪素膜に酸素を添加して
やれば、非晶質珪素膜の結晶化を抑制でき、容易に非晶
質若しくは微結晶の状態で熱酸化することができる。ま
た、非晶質珪素膜に添加する不純物は酸素でなくとも、
シリコン原子間に容易に拡散し、かつシリコン原子と結
合することが知られているような原子であってシリコン
原子間の結合を途切れさせることができるような原子な
らばよく、酸素のほかに窒素や炭素等を用いることがで
きる。
抑制されることが本願の発明者により確認されている。
結晶化は、隣合うシリコン原子どうしが順々に結合して
ネットワークを形成していくことにより進行する。この
ネットワーク形成過程において、シリコン原子間に酸素
のような不純物が存在するとシリコン原子間の結合が途
切れるため、結晶化の抑制が起こると考えることができ
る。そのため、意図的に非晶質珪素膜に酸素を添加して
やれば、非晶質珪素膜の結晶化を抑制でき、容易に非晶
質若しくは微結晶の状態で熱酸化することができる。ま
た、非晶質珪素膜に添加する不純物は酸素でなくとも、
シリコン原子間に容易に拡散し、かつシリコン原子と結
合することが知られているような原子であってシリコン
原子間の結合を途切れさせることができるような原子な
らばよく、酸素のほかに窒素や炭素等を用いることがで
きる。
【００１６】図１に示すように、本発明は、非晶質珪素
膜に結晶化を抑制する不純物を添加して、その非晶質珪
素膜４０１を熱酸化するものであり、その結果、従来に
比較して容易に、凹凸がほとんどなく膜厚が概略均一な
熱酸化膜４０２を形成することができる。それは、不純
物を添加することによって結晶化が抑制され、非晶質若
しくは微結晶の状態の珪素膜を熱酸化できるためであ
る。結晶化の抑制力を高めるためには不純物の添加濃度
を高くすればよいが、あまり高すぎると絶縁膜となって
しまい熱酸化工程が困難となる。そのため、不純物の濃
度をコントロールする必要がある。また、不純物の添加
によって結晶化が抑制されるため、もしも不純物の添加
されていない部分があるとその部分だけ結晶化されてし
まい、熱酸化速度が場所によって異なってしまうため、
熱酸化膜に凹凸が発生する原因となる。そのため、不純
物は偏りなく均一に添加される必要がある。これら、不
純物の濃度をコントロールし、かつ不純物を偏りなく均
一に添加する方法として、非晶質珪素膜の成膜時に成膜
ガスに不純物ガスを混合する方法がある。この方法を用
いると、目的の濃度の不純物が偏りなく添加された非晶
質珪素膜を形成することができる。また、非晶質珪素膜
を形成後にイオン注入等の方法によって不純物を添加す
る方法も有効である。
膜に結晶化を抑制する不純物を添加して、その非晶質珪
素膜４０１を熱酸化するものであり、その結果、従来に
比較して容易に、凹凸がほとんどなく膜厚が概略均一な
熱酸化膜４０２を形成することができる。それは、不純
物を添加することによって結晶化が抑制され、非晶質若
しくは微結晶の状態の珪素膜を熱酸化できるためであ
る。結晶化の抑制力を高めるためには不純物の添加濃度
を高くすればよいが、あまり高すぎると絶縁膜となって
しまい熱酸化工程が困難となる。そのため、不純物の濃
度をコントロールする必要がある。また、不純物の添加
によって結晶化が抑制されるため、もしも不純物の添加
されていない部分があるとその部分だけ結晶化されてし
まい、熱酸化速度が場所によって異なってしまうため、
熱酸化膜に凹凸が発生する原因となる。そのため、不純
物は偏りなく均一に添加される必要がある。これら、不
純物の濃度をコントロールし、かつ不純物を偏りなく均
一に添加する方法として、非晶質珪素膜の成膜時に成膜
ガスに不純物ガスを混合する方法がある。この方法を用
いると、目的の濃度の不純物が偏りなく添加された非晶
質珪素膜を形成することができる。また、非晶質珪素膜
を形成後にイオン注入等の方法によって不純物を添加す
る方法も有効である。
【００１７】本発明の作製方法を用いると、微結晶の粒
径を２０nm以下に揃えることができる。更に不純物の添
加濃度や熱酸化時の昇温速度をコントロールすることに
よって、粒径が１０nm以下の結晶に揃えることも可能で
ある。この微結晶珪素膜を熱酸化して形成された熱酸化
膜の凹凸の間隔は粒径以下である２０nm以下（条件によ
っては１０nm以下）とすることができ、非常に小さく実
質的に凹凸のない熱酸化膜を形成することができる。こ
のように本発明は、熱酸化膜の凹凸の大きさを従来の１
／１０程度にすることができるため、活性層やゲート絶
縁膜の薄膜化に対応可能な技術であり、高速動作可能な
半導体装置を作製することができる。
径を２０nm以下に揃えることができる。更に不純物の添
加濃度や熱酸化時の昇温速度をコントロールすることに
よって、粒径が１０nm以下の結晶に揃えることも可能で
ある。この微結晶珪素膜を熱酸化して形成された熱酸化
膜の凹凸の間隔は粒径以下である２０nm以下（条件によ
っては１０nm以下）とすることができ、非常に小さく実
質的に凹凸のない熱酸化膜を形成することができる。こ
のように本発明は、熱酸化膜の凹凸の大きさを従来の１
／１０程度にすることができるため、活性層やゲート絶
縁膜の薄膜化に対応可能な技術であり、高速動作可能な
半導体装置を作製することができる。
【００１８】
【発明の実施の形態】図１に示すように、本発明は、活
性層として用いる結晶性珪素膜４０３の上に、非晶質珪
素膜４０１を形成する。この非晶質珪素膜４０１には、
窒素、酸素、または炭素等の結晶化を抑制する不純物が
添加されている。この非晶質珪素膜４０１が熱酸化され
るに従って、即ちＳｉ−Ｏ結合が形成されるに従って、
未反応の格子間シリコン原子が生成、拡散し、結晶性珪
素膜４０３の格子欠陥に供給される。こうして結晶性珪
素膜の格子欠陥が補償され、この結晶性珪素膜を用いた
ＴＦＴの移動度を向上させることができる。また、この
非晶質珪素膜４０１は不純物の添加により結晶化が抑制
されているため、非晶質若しくは微結晶の状態で熱酸化
でき、凹凸の小さな熱酸化膜４０２を得ることができ
る。この熱酸化工程を用いることによって、ゲートリー
クの発生を抑え、また同一基板内でのＴＦＴの特性のば
らつきを最小限に抑え、高速動作可能な半導体装置を作
製することができる。
性層として用いる結晶性珪素膜４０３の上に、非晶質珪
素膜４０１を形成する。この非晶質珪素膜４０１には、
窒素、酸素、または炭素等の結晶化を抑制する不純物が
添加されている。この非晶質珪素膜４０１が熱酸化され
るに従って、即ちＳｉ−Ｏ結合が形成されるに従って、
未反応の格子間シリコン原子が生成、拡散し、結晶性珪
素膜４０３の格子欠陥に供給される。こうして結晶性珪
素膜の格子欠陥が補償され、この結晶性珪素膜を用いた
ＴＦＴの移動度を向上させることができる。また、この
非晶質珪素膜４０１は不純物の添加により結晶化が抑制
されているため、非晶質若しくは微結晶の状態で熱酸化
でき、凹凸の小さな熱酸化膜４０２を得ることができ
る。この熱酸化工程を用いることによって、ゲートリー
クの発生を抑え、また同一基板内でのＴＦＴの特性のば
らつきを最小限に抑え、高速動作可能な半導体装置を作
製することができる。
【００１９】ここで、窒素、酸素、または炭素等の不純
物が添加された非晶質珪素膜を形成する方法は、成膜ガ
スにこれらの不純物を混合し、減圧ＣＶＤ法、プラズマ
ＣＶＤ法等により成膜と同時に添加する方法を用いれば
よい。混合する不純物ガスとしては、ＣＯ，ＣＯ2 等の
酸化炭素、メタン等の炭化水素、ＮＯ，ＮＯ2 ，Ｎ2 Ｏ
等の窒化酸素、アンモニア，ヒドラジン等の窒化水素
や、窒素ガス、酸素ガス等がある。また、非晶質珪素膜
を成膜後に、イオン注入、イオンドーピング、イオンプ
ランテーション、プラズマドーピング、レーザードーピ
ング等によって不純物を添加する方法を用いてもよい
し、前記の成膜と同時に添加する方法とこの方法を組み
合わせてもよい。また、添加する不純物の濃度はＳＩＭ
Ｓ（２次イオン分析法）によって得られる最小値が１×
１０19ａｔｏｍｓ／ｃｍ3 以上、５×１０21ａｔｏｍｓ
／ｃｍ3 以下、好ましくは１×１０20ａｔｏｍｓ／ｃｍ
3 以上１×１０21ａｔｏｍｓ／ｃｍ3 以下であることが
望ましい。
物が添加された非晶質珪素膜を形成する方法は、成膜ガ
スにこれらの不純物を混合し、減圧ＣＶＤ法、プラズマ
ＣＶＤ法等により成膜と同時に添加する方法を用いれば
よい。混合する不純物ガスとしては、ＣＯ，ＣＯ2 等の
酸化炭素、メタン等の炭化水素、ＮＯ，ＮＯ2 ，Ｎ2 Ｏ
等の窒化酸素、アンモニア，ヒドラジン等の窒化水素
や、窒素ガス、酸素ガス等がある。また、非晶質珪素膜
を成膜後に、イオン注入、イオンドーピング、イオンプ
ランテーション、プラズマドーピング、レーザードーピ
ング等によって不純物を添加する方法を用いてもよい
し、前記の成膜と同時に添加する方法とこの方法を組み
合わせてもよい。また、添加する不純物の濃度はＳＩＭ
Ｓ（２次イオン分析法）によって得られる最小値が１×
１０19ａｔｏｍｓ／ｃｍ3 以上、５×１０21ａｔｏｍｓ
／ｃｍ3 以下、好ましくは１×１０20ａｔｏｍｓ／ｃｍ
3 以上１×１０21ａｔｏｍｓ／ｃｍ3 以下であることが
望ましい。
【００２０】
【実施例】〔実施例１〕
【００２１】本実施例では、結晶性珪素膜を覆う熱酸化
膜をゲート絶縁膜として用いた例を図１、および図３〜
図５を用いて説明する。まず、図３（Ａ）に示すよう
に、耐熱性の高い基板（本実施例では石英基板）１０１
を用意し、その上に下地膜として300nm厚の絶縁膜１０
２を形成する。絶縁膜は、酸化珪素膜（ＳｉＯx ）、窒
化珪素膜（Ｓｉx Ｎy ）、酸化窒化珪素膜（ＳｉＯx Ｎ
y ）のいずれか若しくはそれらの積層膜である。また
石英基板の代わりにシリコン基板を用いても良い。その
場合、下地膜は熱酸化膜としても良い。
膜をゲート絶縁膜として用いた例を図１、および図３〜
図５を用いて説明する。まず、図３（Ａ）に示すよう
に、耐熱性の高い基板（本実施例では石英基板）１０１
を用意し、その上に下地膜として300nm厚の絶縁膜１０
２を形成する。絶縁膜は、酸化珪素膜（ＳｉＯx ）、窒
化珪素膜（Ｓｉx Ｎy ）、酸化窒化珪素膜（ＳｉＯx Ｎ
y ）のいずれか若しくはそれらの積層膜である。また
石英基板の代わりにシリコン基板を用いても良い。その
場合、下地膜は熱酸化膜としても良い。
【００２２】こうして絶縁表面を有する基板が準備でき
たら、減圧熱ＣＶＤ法により非晶質珪素膜１０３を形成
する。非晶質珪素膜の膜厚は20〜100 nm（好ましくは40
〜75nm）とすれば良い。本実施例では成膜膜厚を50nmと
する。なお、減圧熱ＣＶＤ法で形成した非晶質珪素膜と
同等の膜質が得られるのであればプラズマＣＶＤ法を用
いても良い。また、非晶質珪素膜の代わりに非晶質珪素
膜中にゲルマニウムを含有させたSix Ge1-x (0<X<1) 等
の他の非晶質半導体膜を用いても良い。
たら、減圧熱ＣＶＤ法により非晶質珪素膜１０３を形成
する。非晶質珪素膜の膜厚は20〜100 nm（好ましくは40
〜75nm）とすれば良い。本実施例では成膜膜厚を50nmと
する。なお、減圧熱ＣＶＤ法で形成した非晶質珪素膜と
同等の膜質が得られるのであればプラズマＣＶＤ法を用
いても良い。また、非晶質珪素膜の代わりに非晶質珪素
膜中にゲルマニウムを含有させたSix Ge1-x (0<X<1) 等
の他の非晶質半導体膜を用いても良い。
【００２３】その後、４５０℃１時間程度の水素出しの
後、不活性雰囲気、水素雰囲気、または酸素雰囲気にお
いて５００〜７００℃（代表的には５５０〜６５０℃、
好ましくは５７０℃）の温度で４〜２４時間の加熱処理
を加えて非晶質の結晶化を行う。本実施例では５７０
℃、１４時間の加熱処理を行い、結晶化を進行させる。
なお、結晶性珪素膜の形成方法はレーザーアニールを用
いた方法など公知のあらゆる手段を用いることができ
る。その後、図３（Ｂ）に示すように、結晶性珪素膜を
パターニングし、活性層４０３ａ、４０３ｂ、４０３ｃ
を得る。
後、不活性雰囲気、水素雰囲気、または酸素雰囲気にお
いて５００〜７００℃（代表的には５５０〜６５０℃、
好ましくは５７０℃）の温度で４〜２４時間の加熱処理
を加えて非晶質の結晶化を行う。本実施例では５７０
℃、１４時間の加熱処理を行い、結晶化を進行させる。
なお、結晶性珪素膜の形成方法はレーザーアニールを用
いた方法など公知のあらゆる手段を用いることができ
る。その後、図３（Ｂ）に示すように、結晶性珪素膜を
パターニングし、活性層４０３ａ、４０３ｂ、４０３ｃ
を得る。
【００２４】得られた活性層４０３ａ、４０３ｂ、４０
３ｃを覆うようにしてプラズマＣＶＤ法または減圧ＣＶ
Ｄ法により非晶質珪素膜４０１を形成する（図３
（Ｃ））。成膜ガスとしてＮ2 ＯとＳｉＨ4 を用い、導
入するＮ2 ＯとＳｉＨ4 の比をＲ比（Ｒ比＝Ｎ2 Ｏ／Ｓ
ｉＨ4 ）とし、Ｒ比を１〜１０程度にして、酸素と窒素
が添加された非晶質珪素膜４０１を得る。本実施例で
は、この非晶質珪素膜４０１を熱酸化した熱酸化膜をゲ
ート絶縁膜として用いるため、この非晶質珪素膜４０１
の膜厚を20〜100 nmとする必要がある。本実施例では、
その膜厚を５０ｎｍとした。
３ｃを覆うようにしてプラズマＣＶＤ法または減圧ＣＶ
Ｄ法により非晶質珪素膜４０１を形成する（図３
（Ｃ））。成膜ガスとしてＮ2 ＯとＳｉＨ4 を用い、導
入するＮ2 ＯとＳｉＨ4 の比をＲ比（Ｒ比＝Ｎ2 Ｏ／Ｓ
ｉＨ4 ）とし、Ｒ比を１〜１０程度にして、酸素と窒素
が添加された非晶質珪素膜４０１を得る。本実施例で
は、この非晶質珪素膜４０１を熱酸化した熱酸化膜をゲ
ート絶縁膜として用いるため、この非晶質珪素膜４０１
の膜厚を20〜100 nmとする必要がある。本実施例では、
その膜厚を５０ｎｍとした。
【００２５】その後、図１および図３（Ｄ）に示すよう
に、この非晶質珪素膜４０１を酸化性雰囲気で 800〜11
00℃（好ましくは 950〜1050℃）の温度で加熱処理し、
熱酸化膜４０２を形成する。この熱酸化工程において、
熱酸化する非晶質珪素膜４０１の結晶化を抑制するため
に、目的の加熱処理温度まで速やかに昇温させることが
重要である。非晶質珪素膜４０１が熱酸化されるに従っ
て、即ちＳｉ−Ｏ結合が形成されるに従って、未反応の
格子間シリコン原子が生成、拡散し、結晶性珪素膜４０
３からなる活性層の格子欠陥に供給される。こうして結
晶性珪素膜の格子欠陥を補償し、この結晶性珪素膜を活
性層としたＴＦＴの移動度を向上させることができる。
なお、酸化性雰囲気はドライＯ2 雰囲気、ウェットＯ2
雰囲気又はハロゲン元素（代表的には塩化水素）を含む
雰囲気とすれば良い。熱酸化工程の温度と時間は、本実
施例では100nm の熱酸化膜を形成する条件（ 950℃60mi
n ）とする。
に、この非晶質珪素膜４０１を酸化性雰囲気で 800〜11
00℃（好ましくは 950〜1050℃）の温度で加熱処理し、
熱酸化膜４０２を形成する。この熱酸化工程において、
熱酸化する非晶質珪素膜４０１の結晶化を抑制するため
に、目的の加熱処理温度まで速やかに昇温させることが
重要である。非晶質珪素膜４０１が熱酸化されるに従っ
て、即ちＳｉ−Ｏ結合が形成されるに従って、未反応の
格子間シリコン原子が生成、拡散し、結晶性珪素膜４０
３からなる活性層の格子欠陥に供給される。こうして結
晶性珪素膜の格子欠陥を補償し、この結晶性珪素膜を活
性層としたＴＦＴの移動度を向上させることができる。
なお、酸化性雰囲気はドライＯ2 雰囲気、ウェットＯ2
雰囲気又はハロゲン元素（代表的には塩化水素）を含む
雰囲気とすれば良い。熱酸化工程の温度と時間は、本実
施例では100nm の熱酸化膜を形成する条件（ 950℃60mi
n ）とする。
【００２６】なお、この様に、活性層を覆って非晶質珪
素膜を形成し、熱酸化工程を行う構成は本発明において
重要である。なぜならば、活性層の結晶粒径は大きいた
め、活性層を熱酸化すると大きくて不規則な凹凸が発生
してしまい、同一基板内のＴＦＴ特性にばらつきが生じ
るという問題が発生するからである。
素膜を形成し、熱酸化工程を行う構成は本発明において
重要である。なぜならば、活性層の結晶粒径は大きいた
め、活性層を熱酸化すると大きくて不規則な凹凸が発生
してしまい、同一基板内のＴＦＴ特性にばらつきが生じ
るという問題が発生するからである。
【００２７】また、本発明における熱酸化工程は、加熱
によって生ずる基板の歪みや、変形等が許容可能な条件
下で実施する必要がある。例えば、加熱温度の上限は基
板の歪み点を目安にすればよく、石英基板を用いる場合
は１０００℃程度となる。
によって生ずる基板の歪みや、変形等が許容可能な条件
下で実施する必要がある。例えば、加熱温度の上限は基
板の歪み点を目安にすればよく、石英基板を用いる場合
は１０００℃程度となる。
【００２８】以上の様にして結晶性珪素膜の欠陥の補償
を行ったら、図４（Ａ）に示す、導電性を呈する結晶性
珪素膜でなるゲート電極１１４〜１１６を形成する。本
実施例ではＮ型を呈する不純物（リン）を含む結晶性珪
素膜（膜厚は 200〜300 nm）を用いる。
を行ったら、図４（Ａ）に示す、導電性を呈する結晶性
珪素膜でなるゲート電極１１４〜１１６を形成する。本
実施例ではＮ型を呈する不純物（リン）を含む結晶性珪
素膜（膜厚は 200〜300 nm）を用いる。
【００２９】ゲート電極１１４〜１１６を形成したら、
ゲート電極１１４〜１１６をマスクとしてドライエッチ
ング法により熱酸化膜４０２をエッチングする。本実施
例では酸化珪素膜をエッチングするためにＣＨＦ3 ガス
を用いる。
ゲート電極１１４〜１１６をマスクとしてドライエッチ
ング法により熱酸化膜４０２をエッチングする。本実施
例では酸化珪素膜をエッチングするためにＣＨＦ3 ガス
を用いる。
【００３０】この工程によりゲート電極（及びゲート配
線）の直下のみにゲート絶縁膜が形成される。勿論、ゲ
ート電極の下に残った部分が実際にゲート絶縁膜として
機能する部分である。
線）の直下のみにゲート絶縁膜が形成される。勿論、ゲ
ート電極の下に残った部分が実際にゲート絶縁膜として
機能する部分である。
【００３１】次に、ＰＴＦＴとなる領域をレジストマス
ク１１７で隠し、Ｎ型を付与する不純物（本実施例では
リン）をイオンインプランテーション法またはプラズマ
ドーピング法により添加する。この時形成される低濃度
不純物領域１１８、１１９の一部は後にＬＤＤ（Lightl
y Doped Drain ）領域となるので、 1×1017〜 5×1018
atoms/cm3 の濃度でリンを添加しておく。（図４
（Ｂ））
ク１１７で隠し、Ｎ型を付与する不純物（本実施例では
リン）をイオンインプランテーション法またはプラズマ
ドーピング法により添加する。この時形成される低濃度
不純物領域１１８、１１９の一部は後にＬＤＤ（Lightl
y Doped Drain ）領域となるので、 1×1017〜 5×1018
atoms/cm3 の濃度でリンを添加しておく。（図４
（Ｂ））
【００３２】次に、レジストマスク１１７を除去した
後、ＮＴＦＴとなる領域をレジストマスク１２０で隠
し、Ｐ型を付与する不純物（本実施例ではボロン）をイ
オンインプランテーション法またはプラズマドーピング
法により添加する。この時も、リンの場合と同様に低濃
度不純物領域１２１を形成する。（図４（Ｃ））
後、ＮＴＦＴとなる領域をレジストマスク１２０で隠
し、Ｐ型を付与する不純物（本実施例ではボロン）をイ
オンインプランテーション法またはプラズマドーピング
法により添加する。この時も、リンの場合と同様に低濃
度不純物領域１２１を形成する。（図４（Ｃ））
【００３３】こうして図４（Ｃ）の状態が得られたら、
レジストマスク１２０を除去した後、エッチバック法を
用いてサイドウォール１２２〜１２４を形成する。本実
施例ではサイドウォール１２２〜１２４を窒化珪素膜を
用いて構成する。他にも酸化珪素膜や酸化窒化珪素膜を
用いても良い。（図４（Ｄ））
レジストマスク１２０を除去した後、エッチバック法を
用いてサイドウォール１２２〜１２４を形成する。本実
施例ではサイドウォール１２２〜１２４を窒化珪素膜を
用いて構成する。他にも酸化珪素膜や酸化窒化珪素膜を
用いても良い。（図４（Ｄ））
【００３４】こうしてサイドウォール１２２〜１２４を
形成したら、再びＰＴＦＴとなる領域をレジストマスク
１２５で隠し、リンを添加する。この時は先程の添加工
程よりもドーズ量を高くする。
形成したら、再びＰＴＦＴとなる領域をレジストマスク
１２５で隠し、リンを添加する。この時は先程の添加工
程よりもドーズ量を高くする。
【００３５】このリンの添加工程によりＣＭＯＳ回路を
構成するＮＴＦＴのソース領域１２６、ドレイン領域１
２７、低濃度不純物領域（ＬＤＤ領域）１２８、チャネ
ル形成領域１２９が画定する。また、画素マトリクス回
路を構成するＮＴＦＴのソース領域１３０、ドレイン領
域１３１、低濃度不純物領域（ＬＤＤ領域）１３２、チ
ャネル形成領域１３３が画定する。（図５（Ａ））
構成するＮＴＦＴのソース領域１２６、ドレイン領域１
２７、低濃度不純物領域（ＬＤＤ領域）１２８、チャネ
ル形成領域１２９が画定する。また、画素マトリクス回
路を構成するＮＴＦＴのソース領域１３０、ドレイン領
域１３１、低濃度不純物領域（ＬＤＤ領域）１３２、チ
ャネル形成領域１３３が画定する。（図５（Ａ））
【００３６】次に、レジストマスク１２５を除去した
後、レジストマスク１３４でＮＴＦＴとなる領域を隠
し、ボロンを先程よりも高いドーズ量で添加する。この
ボロンの添加工程によりＣＭＯＳ回路を構成するＰＴＦ
Ｔのソース領域１３５、ドレイン領域１３６、低濃度不
純物領域（ＬＤＤ領域）１３７、チャネル形成領域１３
８が画定する。（図５（Ｂ））
後、レジストマスク１３４でＮＴＦＴとなる領域を隠
し、ボロンを先程よりも高いドーズ量で添加する。この
ボロンの添加工程によりＣＭＯＳ回路を構成するＰＴＦ
Ｔのソース領域１３５、ドレイン領域１３６、低濃度不
純物領域（ＬＤＤ領域）１３７、チャネル形成領域１３
８が画定する。（図５（Ｂ））
【００３７】以上の様にして、活性層への不純物の添加
工程が終了したら、ファーネスアニール、レーザーアニ
ールまたはランプアニールによって熱処理を行い、添加
した不純物の活性化を行う。また、この時、不純物の添
加時に活性層が受けた損傷も回復される。
工程が終了したら、ファーネスアニール、レーザーアニ
ールまたはランプアニールによって熱処理を行い、添加
した不純物の活性化を行う。また、この時、不純物の添
加時に活性層が受けた損傷も回復される。
【００３８】なお、チャネル形成領域１２９、１３３、
１３８は全く不純物元素が添加されず、真性または実質
的に真性な領域である。ここで実質的に真性であると
は、Ｎ型又はＰ型を付与する不純物濃度がチャネル形成
領域のスピン密度以下であること、或いは同不純物濃度
が 1×1014〜 1×1017atoms/cm3 の範囲に収まっている
ことを指す。
１３８は全く不純物元素が添加されず、真性または実質
的に真性な領域である。ここで実質的に真性であると
は、Ｎ型又はＰ型を付与する不純物濃度がチャネル形成
領域のスピン密度以下であること、或いは同不純物濃度
が 1×1014〜 1×1017atoms/cm3 の範囲に収まっている
ことを指す。
【００３９】次に、25nm厚の窒化珪素膜と 900nm厚の酸
化珪素膜との積層膜からなる第１の層間絶縁膜１３９を
形成する。そして、Ti/Al/Ti（膜厚は順に100/500/100
nm）からなる積層膜で構成されるソース電極１４０〜１
４２、ドレイン電極１４３、１４４を形成する。
化珪素膜との積層膜からなる第１の層間絶縁膜１３９を
形成する。そして、Ti/Al/Ti（膜厚は順に100/500/100
nm）からなる積層膜で構成されるソース電極１４０〜１
４２、ドレイン電極１４３、１４４を形成する。
【００４０】次に、50nm厚の窒化珪素膜１４５、20nm厚
の酸化珪素膜（図示せず）、１μｍ厚のポリイミド膜１
４６の積層構造からなる第２の層間絶縁膜を形成する。
なお、ポリイミド以外にもアクリル、ポリアミド等の他
の有機性樹脂膜を用いることができる。また、この場合
の20nm厚の酸化珪素膜はポリイミド膜１４６をドライエ
ッチングする際のエッチングストッパーとして機能す
る。
の酸化珪素膜（図示せず）、１μｍ厚のポリイミド膜１
４６の積層構造からなる第２の層間絶縁膜を形成する。
なお、ポリイミド以外にもアクリル、ポリアミド等の他
の有機性樹脂膜を用いることができる。また、この場合
の20nm厚の酸化珪素膜はポリイミド膜１４６をドライエ
ッチングする際のエッチングストッパーとして機能す
る。
【００４１】第２の層間絶縁膜を形成したら、後に補助
容量を形成する領域においてポリイミド膜１４６をエッ
チングして開口部を設ける。この時、開口部の底部には
窒化珪素膜１４５のみ残すか、窒化珪素膜１４５と酸化
珪素膜（図示せず）を残すかのいずれかの状態とする。
容量を形成する領域においてポリイミド膜１４６をエッ
チングして開口部を設ける。この時、開口部の底部には
窒化珪素膜１４５のみ残すか、窒化珪素膜１４５と酸化
珪素膜（図示せず）を残すかのいずれかの状態とする。
【００４２】そして、300 nm厚のチタン膜を成膜し、パ
ターニングによりブラックマスク１４７を形成する。こ
のブラックマスク１４７は画素マトリクス回路上におい
て、ＴＦＴや配線部など遮光を要する部分に配置され
る。
ターニングによりブラックマスク１４７を形成する。こ
のブラックマスク１４７は画素マトリクス回路上におい
て、ＴＦＴや配線部など遮光を要する部分に配置され
る。
【００４３】この時、前述の開口部では画素マトリクス
回路のドレイン電極１４４とブラックマスク１４７とが
窒化珪素膜１４５（又は窒化珪素膜と酸化珪素膜との積
層膜）を挟んで近接した状態となる。本実施例ではブラ
ックマスク１４７を固定電位に保持して、ドレイン電極
１４４を下部電極、ブラックマスク１４７を上部電極と
する補助容量１４８を構成する。この場合、誘電体が非
常に薄く比誘電率が高いため、大きな容量を確保するこ
とが可能である。
回路のドレイン電極１４４とブラックマスク１４７とが
窒化珪素膜１４５（又は窒化珪素膜と酸化珪素膜との積
層膜）を挟んで近接した状態となる。本実施例ではブラ
ックマスク１４７を固定電位に保持して、ドレイン電極
１４４を下部電極、ブラックマスク１４７を上部電極と
する補助容量１４８を構成する。この場合、誘電体が非
常に薄く比誘電率が高いため、大きな容量を確保するこ
とが可能である。
【００４４】こうしてブラックマスク１４７及び補助容
量１４８を形成したら、１μｍ厚のポリイミド膜を形成
して第３の層間絶縁膜１４９とする。そして、コンタク
トホールを形成して透明導電膜（代表的にはＩＴＯ）で
構成される画素電極１５０を120nmの厚さに形成する。
量１４８を形成したら、１μｍ厚のポリイミド膜を形成
して第３の層間絶縁膜１４９とする。そして、コンタク
トホールを形成して透明導電膜（代表的にはＩＴＯ）で
構成される画素電極１５０を120nmの厚さに形成する。
【００４５】最後に、水素雰囲気中で 350℃２時間程度
の加熱処理を行い、素子全体の水素化を行う。こうして
図５（Ｃ）に示す様なアクティブマトリクス基板が完成
する。後は、公知のセル組み工程によって対向基板との
間に液晶層を挟持すればアクティブマトリクス型の液晶
表示装置（透過型）が完成する。
の加熱処理を行い、素子全体の水素化を行う。こうして
図５（Ｃ）に示す様なアクティブマトリクス基板が完成
する。後は、公知のセル組み工程によって対向基板との
間に液晶層を挟持すればアクティブマトリクス型の液晶
表示装置（透過型）が完成する。
【００４６】なお、アクティブマトリクス基板の構造は
本実施例に限定されず、あらゆる構造とすることができ
る。即ち、本発明の構成要件を満たしうる構造であれ
ば、ＴＦＴ構造や回路配置等は実施者が自由に設計する
ことができる。
本実施例に限定されず、あらゆる構造とすることができ
る。即ち、本発明の構成要件を満たしうる構造であれ
ば、ＴＦＴ構造や回路配置等は実施者が自由に設計する
ことができる。
【００４７】例えば、本実施例では画素電極として透明
導電膜を用いているが、これをアルミニウム合金膜など
反射性の高い材料に変えれば容易に反射型のアクティブ
マトリクス型液晶表示装置を実現することができる。ま
た、透過型ではアクティブマトリクス基板として透光性
基板を用いる必要があるが、反射型の場合には透光性基
板を用いる必要はなく、遮光性の基板を用いても構わな
い。
導電膜を用いているが、これをアルミニウム合金膜など
反射性の高い材料に変えれば容易に反射型のアクティブ
マトリクス型液晶表示装置を実現することができる。ま
た、透過型ではアクティブマトリクス基板として透光性
基板を用いる必要があるが、反射型の場合には透光性基
板を用いる必要はなく、遮光性の基板を用いても構わな
い。
【００４８】本実施例の熱酸化工程を用いることによっ
て、熱酸化膜の凹凸を小さくすることができるので、欠
陥が補償された活性層と、緻密で絶縁性の高いゲート絶
縁膜を、信頼性よく得ることができる。即ち、ゲートリ
ークの発生を抑え、同一基板内でのＴＦＴの特性のばら
つきを最小限に抑え、高速動作が可能な半導体装置を作
製することができる。なお、本実施例では非晶質珪素膜
に添加する不純物として酸素と窒素を用いたが、窒素、
酸素、または炭素から選ばれた一種類以上の不純物が添
加された非晶質珪素膜を用いれば、本実施例と同様の効
果が得られる。
て、熱酸化膜の凹凸を小さくすることができるので、欠
陥が補償された活性層と、緻密で絶縁性の高いゲート絶
縁膜を、信頼性よく得ることができる。即ち、ゲートリ
ークの発生を抑え、同一基板内でのＴＦＴの特性のばら
つきを最小限に抑え、高速動作が可能な半導体装置を作
製することができる。なお、本実施例では非晶質珪素膜
に添加する不純物として酸素と窒素を用いたが、窒素、
酸素、または炭素から選ばれた一種類以上の不純物が添
加された非晶質珪素膜を用いれば、本実施例と同様の効
果が得られる。
【００４９】〔実施例２〕実施例１に示した作製工程で
は、不純物が添加された非晶質珪素膜を形成する方法と
して、成膜ガスに不純物を混合し、減圧ＣＶＤ法により
成膜と同時に添加する方法を用いたが、非晶質珪素膜を
成膜後に、イオン注入法等によって不純物を添加する方
法を用いてもよい。その場合、非晶質珪素膜に例えばＮ
Ｈ3 をイオン化し、注入すればよい。また、アンモニア
のかわりに、窒素、酸素、または炭素を含む物質をイオ
ン化し、注入してもよい。 〔実施例３〕実施例１に示した作製工程では、熱酸化膜
をゲート絶縁膜として用いているが、この熱酸化膜は必
ずしもゲート絶縁膜として機能するものでなくても良
い。その場合、格子欠陥の低減を図るために結晶性珪素
膜を非晶質珪素膜で覆い熱酸化工程を行う。
は、不純物が添加された非晶質珪素膜を形成する方法と
して、成膜ガスに不純物を混合し、減圧ＣＶＤ法により
成膜と同時に添加する方法を用いたが、非晶質珪素膜を
成膜後に、イオン注入法等によって不純物を添加する方
法を用いてもよい。その場合、非晶質珪素膜に例えばＮ
Ｈ3 をイオン化し、注入すればよい。また、アンモニア
のかわりに、窒素、酸素、または炭素を含む物質をイオ
ン化し、注入してもよい。 〔実施例３〕実施例１に示した作製工程では、熱酸化膜
をゲート絶縁膜として用いているが、この熱酸化膜は必
ずしもゲート絶縁膜として機能するものでなくても良
い。その場合、格子欠陥の低減を図るために結晶性珪素
膜を非晶質珪素膜で覆い熱酸化工程を行う。
【００５０】そして、一旦、熱酸化膜を除去した後に改
めてゲート絶縁膜を形成する様な構成とすることも可能
である。なお、改めてゲート絶縁膜を形成した後に、再
び熱酸化工程を行っても良い。
めてゲート絶縁膜を形成する様な構成とすることも可能
である。なお、改めてゲート絶縁膜を形成した後に、再
び熱酸化工程を行っても良い。
【００５１】〔実施例４〕実施例１乃至３に示した構成
を有するアクティブマトリクス基板を用い、液晶表示装
置を構成した例を図６に示す。図６は液晶表示装置の本
体に相当する部位であり、液晶モジュールとも呼ばれ
る。
を有するアクティブマトリクス基板を用い、液晶表示装
置を構成した例を図６に示す。図６は液晶表示装置の本
体に相当する部位であり、液晶モジュールとも呼ばれ
る。
【００５２】図６において、５０１は基板（石英、シリ
コンウェハ、結晶化ガラスのいずれでも良い）、５０２
は下地となる絶縁膜であり、その上に本発明の作製工程
に従って作製された半導体膜でもって複数のＴＦＴが形
成されている。
コンウェハ、結晶化ガラスのいずれでも良い）、５０２
は下地となる絶縁膜であり、その上に本発明の作製工程
に従って作製された半導体膜でもって複数のＴＦＴが形
成されている。
【００５３】これらのＴＦＴは基板上に画素マトリクス
回路５０３、ゲート側駆動回路５０４、ソース側駆動回
路５０５、ロジック回路５０６を構成する。その様なア
クティブマトリクス基板に対して対向基板５０７が貼り
合わされる。アクティブマトリクス基板と対向基板５０
７との間には液晶層（図示せず）が挟持される。
回路５０３、ゲート側駆動回路５０４、ソース側駆動回
路５０５、ロジック回路５０６を構成する。その様なア
クティブマトリクス基板に対して対向基板５０７が貼り
合わされる。アクティブマトリクス基板と対向基板５０
７との間には液晶層（図示せず）が挟持される。
【００５４】また、図６に示す構成では、アクティブマ
トリクス基板の側面と対向基板の側面とをある一辺を除
いて全て揃えることが望ましい。こうすることで大版基
板からの多面取り数を効率良く増やすことができる。
トリクス基板の側面と対向基板の側面とをある一辺を除
いて全て揃えることが望ましい。こうすることで大版基
板からの多面取り数を効率良く増やすことができる。
【００５５】また、その一辺では、対向基板の一部を除
去してアクティブマトリクス基板の一部を露出させ、そ
こにＦＰＣ（フレキシブル・プリント・サーキット）５
０８を取り付ける。ここには必要に応じてＩＣチップ
（単結晶シリコン上に形成されたMOSFETで構成される半
導体回路）を搭載しても構わない。
去してアクティブマトリクス基板の一部を露出させ、そ
こにＦＰＣ（フレキシブル・プリント・サーキット）５
０８を取り付ける。ここには必要に応じてＩＣチップ
（単結晶シリコン上に形成されたMOSFETで構成される半
導体回路）を搭載しても構わない。
【００５６】本発明で利用する半導体膜を活性層とした
ＴＦＴは極めて高い動作速度を有しているため、数百Ｍ
Ｈｚ〜数ＧＨｚの高周波数で駆動する信号処理回路を画
素マトリクス回路と同一の基板上に一体形成することが
可能である。即ち、図６に示す液晶モジュールはシステ
ム・オン・パネルを具現化したものである。
ＴＦＴは極めて高い動作速度を有しているため、数百Ｍ
Ｈｚ〜数ＧＨｚの高周波数で駆動する信号処理回路を画
素マトリクス回路と同一の基板上に一体形成することが
可能である。即ち、図６に示す液晶モジュールはシステ
ム・オン・パネルを具現化したものである。
【００５７】なお、本実施例では本発明を液晶表示装置
に適用した場合について記載しているが、アクティブマ
トリクス型ＥＬ（エレクトロルミネッセンス）表示装置
などを構成することも可能である。また、光電変換層を
具備したイメージセンサ等を同一基板上に形成すること
も可能である。
に適用した場合について記載しているが、アクティブマ
トリクス型ＥＬ（エレクトロルミネッセンス）表示装置
などを構成することも可能である。また、光電変換層を
具備したイメージセンサ等を同一基板上に形成すること
も可能である。
【００５８】なお、上述の液晶表示装置、ＥＬ表示装置
及びイメージセンサの様に光学信号を電気信号に変換す
る、又は電気信号を光学信号に変換する機能を有する装
置を電気光学装置と定義する。本発明は絶縁表面を有す
る基板上に半導体膜を利用して形成しうる電気光学装置
ならば全てに適用することができる。
及びイメージセンサの様に光学信号を電気信号に変換す
る、又は電気信号を光学信号に変換する機能を有する装
置を電気光学装置と定義する。本発明は絶縁表面を有す
る基板上に半導体膜を利用して形成しうる電気光学装置
ならば全てに適用することができる。
【００５９】〔実施例５〕本発明は実施例４に示した様
な電気光学装置だけでなく、機能回路を集積化した薄膜
集積回路（または半導体回路）を構成することもでき
る。例えば、マイクロプロセッサ等の演算回路や携帯機
器用の高周波回路（ＭＭＩＣ：マイクロウェイブ・モジ
ュール・ＩＣ）などを構成することもできる。
な電気光学装置だけでなく、機能回路を集積化した薄膜
集積回路（または半導体回路）を構成することもでき
る。例えば、マイクロプロセッサ等の演算回路や携帯機
器用の高周波回路（ＭＭＩＣ：マイクロウェイブ・モジ
ュール・ＩＣ）などを構成することもできる。
【００６０】さらには、薄膜を用いるＴＦＴの利点を生
かして三次元構造の半導体回路を構成し、超高密度に集
積化されたＶＬＳＩ回路を構成することも可能である。
この様に、本発明のＴＦＴを用いて非常に機能性に富ん
だ半導体回路を構成することが可能である。なお、本明
細書中において、半導体回路とは半導体特性を利用して
電気信号の制御、変換を行う電気回路と定義する。
かして三次元構造の半導体回路を構成し、超高密度に集
積化されたＶＬＳＩ回路を構成することも可能である。
この様に、本発明のＴＦＴを用いて非常に機能性に富ん
だ半導体回路を構成することが可能である。なお、本明
細書中において、半導体回路とは半導体特性を利用して
電気信号の制御、変換を行う電気回路と定義する。
【００６１】〔実施例６〕本実施例では、実施例４や実
施例５に示された電気光学装置や半導体回路を搭載した
電子機器（応用製品）の一例を図７に示す。なお、電子
機器とは半導体回路および／または電気光学装置を搭載
した製品と定義する。
施例５に示された電気光学装置や半導体回路を搭載した
電子機器（応用製品）の一例を図７に示す。なお、電子
機器とは半導体回路および／または電気光学装置を搭載
した製品と定義する。
【００６２】本発明を適用しうる電子機器としてはビデ
オカメラ、電子スチルカメラ、プロジェクター、ヘッド
マウントディスプレイ、カーナビゲーション、パーソナ
ルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話、ＰＨＳ等）などが挙げられる。
オカメラ、電子スチルカメラ、プロジェクター、ヘッド
マウントディスプレイ、カーナビゲーション、パーソナ
ルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話、ＰＨＳ等）などが挙げられる。
【００６３】図７（Ａ）は携帯電話であり、本体２００
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本発明は音声出力部２００２、音声出力
部２００３、表示装置２００４等に適用することができ
る。
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本発明は音声出力部２００２、音声出力
部２００３、表示装置２００４等に適用することができ
る。
【００６４】図７（Ｂ）はビデオカメラであり、本体２
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明は表示装置２１０２、音声入力
部２１０３、受像部２１０６等に適用することができ
る。
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明は表示装置２１０２、音声入力
部２１０３、受像部２１０６等に適用することができ
る。
【００６５】図７（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本発明はカメラ部２２０
２、受像部２２０３、表示装置２２０５等に適用でき
る。
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本発明はカメラ部２２０
２、受像部２２０３、表示装置２２０５等に適用でき
る。
【００６６】図７（Ｄ）はヘッドマウントディスプレイ
であり、本体２３０１、表示装置２３０２、バンド部２
３０３で構成される。本発明は表示装置２３０２に適用
することができる。
であり、本体２３０１、表示装置２３０２、バンド部２
３０３で構成される。本発明は表示装置２３０２に適用
することができる。
【００６７】図７（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【００６８】図７（Ｆ）はフロント型プロジェクターで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【００６９】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、電気光学装置や半導体回路を必要とする製品
であれば全てに適用できる。
く、あらゆる分野の電子機器に適用することが可能であ
る。また、電気光学装置や半導体回路を必要とする製品
であれば全てに適用できる。
【００７０】
【発明の効果】本発明により、熱酸化膜の凹凸を非常に
小さくすることができ、実質的に凹凸のない熱酸化膜を
得ることができる。その結果、高移動度を有し、ゲート
リークの発生を抑え、ＴＦＴの特性のばらつきを最小限
に抑え、高速動作可能な半導体装置を得ることができ
る。
小さくすることができ、実質的に凹凸のない熱酸化膜を
得ることができる。その結果、高移動度を有し、ゲート
リークの発生を抑え、ＴＦＴの特性のばらつきを最小限
に抑え、高速動作可能な半導体装置を得ることができ
る。
【図１】 本発明の熱酸化工程の概念図
【図２】 従来の熱酸化工程の概念図
【図３】 実施例１のＴＦＴの作製工程
【図４】 実施例１のＴＦＴの作製工程
【図５】 実施例１のＴＦＴの作製工程
【図６】 実施例３の液晶モジュール
【図７】 実施例５の電子装置
４０１ 非晶質珪素膜 ４０２ 熱酸化膜 ４０３ 結晶性珪素膜 ３０１ 結晶性珪素膜 ３０２ 熱酸化膜 ３０３ 結晶性珪素膜 １０１ 基板 １０２ 絶縁膜
Claims (5)
- 【請求項１】基板上に結晶性半導体膜を形成する工程
と、前記結晶性半導体膜上に非晶質半導体膜を形成する
工程と、前記非晶質半導体膜を熱酸化して熱酸化膜を形
成する工程と、を有し、前記非晶質半導体膜には結晶化
を抑制する不純物が添加されていることを特徴とする半
導体装置の作製方法。 - 【請求項２】請求項１において、前記不純物は窒素、酸
素または炭素から選ばれた不純物であることを特徴とす
る半導体装置の作製方法。 - 【請求項３】基板上に結晶性珪素膜を形成する工程と、
前記結晶性珪素膜上に非晶質珪素膜を形成する工程と、
前記非晶質珪素膜を熱酸化して熱酸化膜を形成する工程
と、を有し、前記非晶質珪素膜には、窒素、酸素または
炭素から選ばれた不純物が添加されていることを特徴と
する半導体装置の作製方法。 - 【請求項４】基板上に結晶性珪素膜を形成する工程と、
前記結晶性珪素膜上に非晶質珪素膜を形成する工程と、
前記非晶質珪素膜を熱酸化してゲート絶縁膜を形成する
工程と、を有し、前記非晶質珪素膜には、窒素、酸素ま
たは炭素から選ばれた不純物が添加されていることを特
徴とする半導体装置の作製方法。 - 【請求項５】請求項１乃至４のいずれか一において、前
記不純物は１０19ａｔｏｍｓ／ｃｍ3以上の濃度である
ことを特徴とする半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631698A JP4223092B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置の作製方法 |
| US09/313,081 US6261971B1 (en) | 1998-05-19 | 1999-05-17 | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US09/901,619 US6518104B2 (en) | 1998-05-19 | 2001-07-11 | Method of manufacturing a semiconductor device by thermal oxidation of an impurity doped amorphous semiconductor film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631698A JP4223092B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11330478A true JPH11330478A (ja) | 1999-11-30 |
| JPH11330478A5 JPH11330478A5 (ja) | 2005-09-29 |
| JP4223092B2 JP4223092B2 (ja) | 2009-02-12 |
Family
ID=15172372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13631698A Expired - Fee Related JP4223092B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6261971B1 (ja) |
| JP (1) | JP4223092B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015109421A (ja) * | 2013-10-21 | 2015-06-11 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| JP2015115435A (ja) * | 2013-12-11 | 2015-06-22 | 東京エレクトロン株式会社 | アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4223092B2 (ja) * | 1998-05-19 | 2009-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3439412B2 (ja) * | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
| JP3767305B2 (ja) * | 2000-03-01 | 2006-04-19 | ソニー株式会社 | 表示装置およびその製造方法 |
| JP2001297996A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
| JP3873012B2 (ja) * | 2002-07-29 | 2007-01-24 | 株式会社東芝 | 半導体装置の製造方法 |
| TW575926B (en) * | 2002-11-28 | 2004-02-11 | Au Optronics Corp | Method of forming polysilicon layer and manufacturing method of polysilicon thin film transistor using the same |
| TWI377620B (en) * | 2007-09-26 | 2012-11-21 | Chunghwa Picture Tubes Ltd | Fabricating method for a polysilicon layer |
| US8465795B2 (en) * | 2008-05-20 | 2013-06-18 | Palo Alto Research Center Incorporated | Annealing a buffer layer for fabricating electronic devices on compliant substrates |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126131A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| EP0486047B1 (en) * | 1990-11-16 | 1999-09-01 | Seiko Epson Corporation | Process for fabricating a thin film semiconductor device |
| JPH0613607A (ja) | 1992-06-25 | 1994-01-21 | Toshiba Corp | 多結晶シリコン薄膜トランジスタ |
| JPH0730122A (ja) | 1993-07-15 | 1995-01-31 | Toshiba Corp | 多結晶シリコン薄膜トランジスタの製造方法 |
| US5631189A (en) * | 1994-07-13 | 1997-05-20 | Nippon Telegraph And Telephone Corporation | Method of forming element isolation region |
| JP3725169B2 (ja) * | 1996-05-15 | 2005-12-07 | セイコーエプソン株式会社 | 塗布膜を有する薄膜デバイスの製造方法 |
| US6022751A (en) * | 1996-10-24 | 2000-02-08 | Canon Kabushiki Kaisha | Production of electronic device |
| US5930643A (en) * | 1997-12-22 | 1999-07-27 | International Business Machines Corporation | Defect induced buried oxide (DIBOX) for throughput SOI |
| US6096614A (en) * | 1998-02-06 | 2000-08-01 | Texas Instruments - Acer Incorporated | Method to fabricate deep sub-μm CMOSFETS |
| US6136636A (en) * | 1998-03-25 | 2000-10-24 | Texas Instruments - Acer Incorporated | Method of manufacturing deep sub-micron CMOS transistors |
| US5930617A (en) * | 1998-03-25 | 1999-07-27 | Texas Instruments-Acer Incorporated | Method of forming deep sub-micron CMOS transistors with self-aligned silicided contact and extended S/D junction |
| US6268842B1 (en) * | 1998-04-13 | 2001-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and semiconductor display device using the same |
| JP4223092B2 (ja) * | 1998-05-19 | 2009-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1998
- 1998-05-19 JP JP13631698A patent/JP4223092B2/ja not_active Expired - Fee Related
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1999
- 1999-05-17 US US09/313,081 patent/US6261971B1/en not_active Expired - Fee Related
-
2001
- 2001-07-11 US US09/901,619 patent/US6518104B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015109421A (ja) * | 2013-10-21 | 2015-06-11 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
| JP2015115435A (ja) * | 2013-12-11 | 2015-06-22 | 東京エレクトロン株式会社 | アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置 |
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| Publication number | Publication date |
|---|---|
| JP4223092B2 (ja) | 2009-02-12 |
| US20010046729A1 (en) | 2001-11-29 |
| US6518104B2 (en) | 2003-02-11 |
| US6261971B1 (en) | 2001-07-17 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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