JPH11345221A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH11345221A JPH11345221A JP10150309A JP15030998A JPH11345221A JP H11345221 A JPH11345221 A JP H11345221A JP 10150309 A JP10150309 A JP 10150309A JP 15030998 A JP15030998 A JP 15030998A JP H11345221 A JPH11345221 A JP H11345221A
- Authority
- JP
- Japan
- Prior art keywords
- slave
- processor
- multiprocessor system
- unit
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 マスタユニットと接続されたスレーブユニッ
ト内のＲＯＭやＲＡＭ、Ｉ／Ｏの内部記憶資源がデュア
ルポートの構成を持ち、マスタユニット側から外部デー
タバスを介して直接アクセス可能なマルチプロセッサシ
ステムを提供すること。 【解決手段】 スレーブユニット１２内の内部資源とし
て、デュアルポートＲＯＭ１５，デュアルポートＲＡＭ
１６，デュアルポートＩ／Ｏ機器１７を用い、これらの
ポートの片方を内部データバス１８に接続してスレーブ
プロセッサからアクセス可能とし、他方のポートを外部
データバス１４に直接接続し、実動作時およびデバッグ
時にマスタプロセッサ１１から上記内部資源に対してデ
ータの読み書きを可能にしている。
ト内のＲＯＭやＲＡＭ、Ｉ／Ｏの内部記憶資源がデュア
ルポートの構成を持ち、マスタユニット側から外部デー
タバスを介して直接アクセス可能なマルチプロセッサシ
ステムを提供すること。 【解決手段】 スレーブユニット１２内の内部資源とし
て、デュアルポートＲＯＭ１５，デュアルポートＲＡＭ
１６，デュアルポートＩ／Ｏ機器１７を用い、これらの
ポートの片方を内部データバス１８に接続してスレーブ
プロセッサからアクセス可能とし、他方のポートを外部
データバス１４に直接接続し、実動作時およびデバッグ
時にマスタプロセッサ１１から上記内部資源に対してデ
ータの読み書きを可能にしている。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタユニットと
接続されたスレーブユニット内のメモリやＩ／Ｏ（Inpu
t/Output：入出力）機器がデュアルポートの構成を持つ
マルチプロセッサシステムに関する。
接続されたスレーブユニット内のメモリやＩ／Ｏ（Inpu
t/Output：入出力）機器がデュアルポートの構成を持つ
マルチプロセッサシステムに関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムについ
て図２を用いて説明する。図２は従来例によるマルチプ
ロセッサシステムのブロック図である。図２に示すよう
に、マスタユニット１０内のマスタプロセッサ１１とス
レーブユニット１２内のスレーブプロセッサ１３とは外
部データバス１４で電気的に接続されている。スレーブ
プロセッサ１３はマスタプロセッサ１１の管理下におい
て動作する。
て図２を用いて説明する。図２は従来例によるマルチプ
ロセッサシステムのブロック図である。図２に示すよう
に、マスタユニット１０内のマスタプロセッサ１１とス
レーブユニット１２内のスレーブプロセッサ１３とは外
部データバス１４で電気的に接続されている。スレーブ
プロセッサ１３はマスタプロセッサ１１の管理下におい
て動作する。
【０００３】スレーブユニット１２内に設けられて、ス
レーブプロセッサ１３の使用する内部資源である、ＲＯ
Ｍ（Read Only Memory：読み出し専用メモリ）２５，Ｒ
ＡＭ（Random Access Memory：書き込み可能メモリ）２
６，Ｉ／Ｏ機器２７等の記憶用の素子や機器は、スレー
ブユニット１２内の内部データバス１８によって、電気
的に相互に接続されていて、スレーブプロセッサ１３か
らはこの内部データバス１８を介してアクセスする。こ
のため、本マルチプロセッサシステムの実使用中にスレ
ーブユニット１２内の上記の記憶用素子や機器に外部か
らアクセスするためには、スレーブプロセッサ１３を経
由する必要があり、またこのために、スレーブユニット
１２のデバッグに際しては、専用のデバッグ装置（図示
せず）を別途に用意する必要があった。
レーブプロセッサ１３の使用する内部資源である、ＲＯ
Ｍ（Read Only Memory：読み出し専用メモリ）２５，Ｒ
ＡＭ（Random Access Memory：書き込み可能メモリ）２
６，Ｉ／Ｏ機器２７等の記憶用の素子や機器は、スレー
ブユニット１２内の内部データバス１８によって、電気
的に相互に接続されていて、スレーブプロセッサ１３か
らはこの内部データバス１８を介してアクセスする。こ
のため、本マルチプロセッサシステムの実使用中にスレ
ーブユニット１２内の上記の記憶用素子や機器に外部か
らアクセスするためには、スレーブプロセッサ１３を経
由する必要があり、またこのために、スレーブユニット
１２のデバッグに際しては、専用のデバッグ装置（図示
せず）を別途に用意する必要があった。
【０００４】
【発明が解決しようとする課題】上記の従来装置の例で
は、スレーブユニット１２内の内部資源である、ＲＯＭ
２５，ＲＡＭ２６，Ｉ／Ｏ２７等の記憶用の素子や機器
は、デバッグの際には、スレーブユニット専用のデバッ
グ装置を使用してその状態を知らねばならず、また、そ
の場合には、スレーブプロセッサ１３が動作状態である
必要があった。さらに、マルチプロセッサシステム内に
おいて、スレーブユニットが複数個存在する場合には、
個々のスレーブユニットに対して別々のデバッグ装置が
必要であり、デバッグ装置が単一の場合には、全てのス
レーブユニットを同時にデバッグする事はできなかっ
た。また、マルチプロセッサシステムにおいて、上記の
デバッグ時以外の実動作時に、スレーブユニット内の記
憶用の素子や機器に、マスタユニット等のスレーブユニ
ット外部からアクセスし、その内容を読み込んだり、さ
らに変更したりすることは不可能であった。
は、スレーブユニット１２内の内部資源である、ＲＯＭ
２５，ＲＡＭ２６，Ｉ／Ｏ２７等の記憶用の素子や機器
は、デバッグの際には、スレーブユニット専用のデバッ
グ装置を使用してその状態を知らねばならず、また、そ
の場合には、スレーブプロセッサ１３が動作状態である
必要があった。さらに、マルチプロセッサシステム内に
おいて、スレーブユニットが複数個存在する場合には、
個々のスレーブユニットに対して別々のデバッグ装置が
必要であり、デバッグ装置が単一の場合には、全てのス
レーブユニットを同時にデバッグする事はできなかっ
た。また、マルチプロセッサシステムにおいて、上記の
デバッグ時以外の実動作時に、スレーブユニット内の記
憶用の素子や機器に、マスタユニット等のスレーブユニ
ット外部からアクセスし、その内容を読み込んだり、さ
らに変更したりすることは不可能であった。
【０００５】本発明はこのような事情に鑑みてなされた
もので、スレーブユニット内のＲＯＭ，ＲＡＭ，Ｉ／Ｏ
にデュアルポート型のものを使用することにより、外部
バスを介してマスタプロセッサから上記ＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏにアクセスすることが可能なために、実動作
時にそれらのプログラムやデータを変更したり、デバッ
グ時にスレーブプロセッサの動作／非動作に関わらず上
記ＲＯＭ，ＲＡＭ，Ｉ／Ｏの状態を知ってデバッグ処理
を行うことの可能なマルチプロセッサシステムを提供す
ることを目的とする。
もので、スレーブユニット内のＲＯＭ，ＲＡＭ，Ｉ／Ｏ
にデュアルポート型のものを使用することにより、外部
バスを介してマスタプロセッサから上記ＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏにアクセスすることが可能なために、実動作
時にそれらのプログラムやデータを変更したり、デバッ
グ時にスレーブプロセッサの動作／非動作に関わらず上
記ＲＯＭ，ＲＡＭ，Ｉ／Ｏの状態を知ってデバッグ処理
を行うことの可能なマルチプロセッサシステムを提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
マスタプロセッサを含むマスタユニットと、該マスタプ
ロセッサと外部バスを介して電気的に接続され上記マス
タプロセッサの管理下で動作するスレーブプロセッサを
含むスレーブユニットとを有するマルチプロセッサシス
テムにおいて、上記スレーブユニット内に設けられる記
憶部および入出力部は、上記マスタプロセッサと上記ス
レーブプロセッサの双方からアクセス可能であるように
上記外部バスに直接に電気的に接続されてなることを特
徴とするマルチプロセッサシステムである。請求項２記
載の発明は、請求項１記載のマルチプロセッサシステム
において、上記記憶部および上記入出力部は、デュアル
ポート構成の素子あるいは機器であることを特徴とす
る。請求項３記載の発明は、請求項２記載のマルチプロ
セッサシステムにおいて、上記記憶部は、実行プログラ
ムを記憶する第１の記憶部と、処理データを記憶する第
２の記憶部とを備え、上記第１の記憶部は上記外部バス
を介して電気的に書き換え可能な素子からなることを特
徴とする。
マスタプロセッサを含むマスタユニットと、該マスタプ
ロセッサと外部バスを介して電気的に接続され上記マス
タプロセッサの管理下で動作するスレーブプロセッサを
含むスレーブユニットとを有するマルチプロセッサシス
テムにおいて、上記スレーブユニット内に設けられる記
憶部および入出力部は、上記マスタプロセッサと上記ス
レーブプロセッサの双方からアクセス可能であるように
上記外部バスに直接に電気的に接続されてなることを特
徴とするマルチプロセッサシステムである。請求項２記
載の発明は、請求項１記載のマルチプロセッサシステム
において、上記記憶部および上記入出力部は、デュアル
ポート構成の素子あるいは機器であることを特徴とす
る。請求項３記載の発明は、請求項２記載のマルチプロ
セッサシステムにおいて、上記記憶部は、実行プログラ
ムを記憶する第１の記憶部と、処理データを記憶する第
２の記憶部とを備え、上記第１の記憶部は上記外部バス
を介して電気的に書き換え可能な素子からなることを特
徴とする。
【０００７】
【発明の実施の形態】以下、本発明の一実施形態による
マルチプロセッサシステムを図面を参照しつつ説明す
る。図１は、同実施形態によるマルチプロセッサシステ
ムのブロック図である。図１において、上述した従来技
術による図２と同じ構成部品には同一の符号を付し、再
説は割愛する。本実施形態では、スレーブユニット１２
内の内部記憶資源として、２組の異なるデータポートを
有し、各ポートからデータの入出力が可能である、デュ
アルポート型のものを使用している。図１に示すよう
に、実行用プログラムや固定データを収めるＲＯＭとし
てデュアルポートＲＯＭ１５、書き換えデータを収める
ＲＡＭとしてデュアルポートＲＡＭ１６，入出力機器と
してデュアルポートＩ／Ｏ機器１７をそれぞれ使用す
る。
マルチプロセッサシステムを図面を参照しつつ説明す
る。図１は、同実施形態によるマルチプロセッサシステ
ムのブロック図である。図１において、上述した従来技
術による図２と同じ構成部品には同一の符号を付し、再
説は割愛する。本実施形態では、スレーブユニット１２
内の内部記憶資源として、２組の異なるデータポートを
有し、各ポートからデータの入出力が可能である、デュ
アルポート型のものを使用している。図１に示すよう
に、実行用プログラムや固定データを収めるＲＯＭとし
てデュアルポートＲＯＭ１５、書き換えデータを収める
ＲＡＭとしてデュアルポートＲＡＭ１６，入出力機器と
してデュアルポートＩ／Ｏ機器１７をそれぞれ使用す
る。
【０００８】これらのデュアルポートＲＯＭ１５、デュ
アルポートＲＡＭ１６、デュアルポートＩ／Ｏ機器１７
は、上説のデュアルポート型であり、一方のポートは外
部データバス１４に直接に電気的に接続され、他方のポ
ートは内部データバス１８に接続されている。その結
果、外部データバス１４を介してマスタプロセッサ１１
からこれらスレーブユニットの内部資源にアクセスが可
能であり、また、スレーブユニット１２内においては、
スレーブプロセッサ１３は内部データバス１８を使って
アクセスを行う。
アルポートＲＡＭ１６、デュアルポートＩ／Ｏ機器１７
は、上説のデュアルポート型であり、一方のポートは外
部データバス１４に直接に電気的に接続され、他方のポ
ートは内部データバス１８に接続されている。その結
果、外部データバス１４を介してマスタプロセッサ１１
からこれらスレーブユニットの内部資源にアクセスが可
能であり、また、スレーブユニット１２内においては、
スレーブプロセッサ１３は内部データバス１８を使って
アクセスを行う。
【０００９】この結果、スレーブユニット外部から、ス
レーブプロセッサの動作／非動作に無関係に外部データ
バス１４を介してスレーブユニット内部資源に対してデ
ータの読み書きを行うことが可能となり、例えば、デバ
ッグ時には、特別のデバッグ装置を使用せずに、デバッ
グが可能となった。つまり、デバッグ中には、スレーブ
プロセッサの動作に関わらず、デュアルポートＲＯＭ１
５に外部データバスを使用してマスタプロセッサから変
更を施した実行プログラムに書き換えることにより、更
新したプログラムでスレーブプロセッサを動作させ、こ
の処理を繰り返すことによりデバッグ処理を効率よく速
やかに進めることが可能となる。
レーブプロセッサの動作／非動作に無関係に外部データ
バス１４を介してスレーブユニット内部資源に対してデ
ータの読み書きを行うことが可能となり、例えば、デバ
ッグ時には、特別のデバッグ装置を使用せずに、デバッ
グが可能となった。つまり、デバッグ中には、スレーブ
プロセッサの動作に関わらず、デュアルポートＲＯＭ１
５に外部データバスを使用してマスタプロセッサから変
更を施した実行プログラムに書き換えることにより、更
新したプログラムでスレーブプロセッサを動作させ、こ
の処理を繰り返すことによりデバッグ処理を効率よく速
やかに進めることが可能となる。
【００１０】また、デバッグ中だけでなく、実動作中に
も、スレーブプロセッサの動作に関わらず、マスタプロ
セッサ側からスレーブユニット内の内部資源に対して直
接にデータの読み書きが可能となったので、これらの資
源に対するアクセス待ち等の空き時間がなくなりマスタ
プロセッサのスループットが向上する。さらに、スレー
ブプロセッサ側も、外部からスレーブユニット内の内部
資源に対するアクセス要求を管理する付加的な処理の必
要が無くなりスレーブプロセッサの処理効率が向上す
る。
も、スレーブプロセッサの動作に関わらず、マスタプロ
セッサ側からスレーブユニット内の内部資源に対して直
接にデータの読み書きが可能となったので、これらの資
源に対するアクセス待ち等の空き時間がなくなりマスタ
プロセッサのスループットが向上する。さらに、スレー
ブプロセッサ側も、外部からスレーブユニット内の内部
資源に対するアクセス要求を管理する付加的な処理の必
要が無くなりスレーブプロセッサの処理効率が向上す
る。
【００１１】上述の実施形態においては、スレーブユニ
ットが一つの場合を想定して述べたが、本発明はこの例
に限定されるものでは無く、複数のスレーブユニットが
並列に外部データバスに接続される場合においても適用
可能であり、その場合にも本発明の効果は十分に発揮さ
れる。
ットが一つの場合を想定して述べたが、本発明はこの例
に限定されるものでは無く、複数のスレーブユニットが
並列に外部データバスに接続される場合においても適用
可能であり、その場合にも本発明の効果は十分に発揮さ
れる。
【００１２】
【発明の効果】以上説明したように、この発明によるマ
ルチプロセッサシステムによれば、下記の効果を得るこ
とができる。 １．マスタプロセッサから外部データバスを介して、ス
レーブユニットの内部資源に直接データを読み書きする
ことにより、マルチプロセッサシステムの実動作中にプ
ログラムやデータの変更がマスタプロセッサ側から可能
になり、処理効率とシステム全体の柔軟性が向上する。 ２．スレーブユニットの内部資源にアクセスする際のア
クセス要求の管理のためのマスタプロセッサとスレーブ
プロセッサの双方の負荷が軽減され、スループットが向
上する。 ３．同様にして、スレーブユニットのデバッグ時に特別
なデバッグ装置が不要となり、マスタプロセッサ側から
直接スレーブユニット内の内部資源にアクセスしてデバ
ッグが可能になったことにより、デバッグに必要な資源
の節約ができ、デバッグ効率が向上する。
ルチプロセッサシステムによれば、下記の効果を得るこ
とができる。 １．マスタプロセッサから外部データバスを介して、ス
レーブユニットの内部資源に直接データを読み書きする
ことにより、マルチプロセッサシステムの実動作中にプ
ログラムやデータの変更がマスタプロセッサ側から可能
になり、処理効率とシステム全体の柔軟性が向上する。 ２．スレーブユニットの内部資源にアクセスする際のア
クセス要求の管理のためのマスタプロセッサとスレーブ
プロセッサの双方の負荷が軽減され、スループットが向
上する。 ３．同様にして、スレーブユニットのデバッグ時に特別
なデバッグ装置が不要となり、マスタプロセッサ側から
直接スレーブユニット内の内部資源にアクセスしてデバ
ッグが可能になったことにより、デバッグに必要な資源
の節約ができ、デバッグ効率が向上する。
【図１】 本発明による一実施形態によるマルチプロセ
ッサシステムのブロック図である。
ッサシステムのブロック図である。
【図２】 従来技術によるマルチプロセッサシステムの
ブロック図である。
ブロック図である。
１０…マスタユニット １１…マスタプロセッサ １２…スレーブユニット １３…スレーブプロセッサ １４…外部データバス １５…デュアルポートＲＯＭ １６…デュアルポートＲＡＭ １７…デュアルポートＩ／Ｏ機器 １８…内部データバス ２５…ＲＯＭ ２６…ＲＡＭ ２７…Ｉ／Ｏ機器
Claims (3)
- 【請求項１】 マスタプロセッサを含むマスタユニット
と、該マスタプロセッサと外部バスを介して電気的に接
続され上記マスタプロセッサの管理下で動作するスレー
ブプロセッサを含むスレーブユニットとを有するマルチ
プロセッサシステムにおいて、 上記スレーブユニット内に設けられる記憶部および入出
力部は、上記マスタプロセッサと上記スレーブプロセッ
サの双方からアクセス可能であるように上記外部バスに
直接に電気的に接続されてなることを特徴とするマルチ
プロセッサシステム。 - 【請求項２】 上記記憶部および上記入出力部は、デュ
アルポート構成の素子あるいは機器であることを特徴と
する請求項１記載のマルチプロセッサシステム。 - 【請求項３】 上記記憶部は、実行プログラムを記憶す
る第１の記憶部と、処理データを記憶する第２の記憶部
とを備え、上記第１の記憶部は上記外部バスを介して電
気的に書き換え可能な素子からなることを特徴とする請
求項２記載のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150309A JPH11345221A (ja) | 1998-05-29 | 1998-05-29 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150309A JPH11345221A (ja) | 1998-05-29 | 1998-05-29 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345221A true JPH11345221A (ja) | 1999-12-14 |
Family
ID=15494204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10150309A Withdrawn JPH11345221A (ja) | 1998-05-29 | 1998-05-29 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382939B1 (ko) * | 2001-07-19 | 2003-05-09 | 엘지전자 주식회사 | 슬레이브 씨피유의 통신 제어 방법 및 장치 |
-
1998
- 1998-05-29 JP JP10150309A patent/JPH11345221A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382939B1 (ko) * | 2001-07-19 | 2003-05-09 | 엘지전자 주식회사 | 슬레이브 씨피유의 통신 제어 방법 및 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |