JPH11354538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11354538A JPH11354538A JP10159073A JP15907398A JPH11354538A JP H11354538 A JPH11354538 A JP H11354538A JP 10159073 A JP10159073 A JP 10159073A JP 15907398 A JP15907398 A JP 15907398A JP H11354538 A JPH11354538 A JP H11354538A
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- Japan
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- insulating film
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Abstract
(57)【要約】 （修正有）
【課題】 半導体基板とゲート電極との容量が小さく、
かつソース抵抗の小さな電界効果型トランジスタを製造
する。 【解決手段】 半導体基板１００上にキャップ層１０２
と、第１の絶縁膜１０３と、第２の絶縁膜１０４とを順
次形成し、前記第２の絶縁膜に、第１の開口１０４ｈを
形成し、この開口をマスクとする等方性エッチングを行
うことにより、前記第１の絶縁膜１０３に、前記第１の
開口よりも大きい第２の開口１０３ｈを形成し、前記第
２の絶縁膜１０４上に、前記第１の開口よりも広い第３
の開口１０７ｈを有するレジストマスクを形成し、ドラ
イエッチングにより前記キャップ層をリセスエッチング
し、蒸着によりゲート電極１０８を形成する。
かつソース抵抗の小さな電界効果型トランジスタを製造
する。 【解決手段】 半導体基板１００上にキャップ層１０２
と、第１の絶縁膜１０３と、第２の絶縁膜１０４とを順
次形成し、前記第２の絶縁膜に、第１の開口１０４ｈを
形成し、この開口をマスクとする等方性エッチングを行
うことにより、前記第１の絶縁膜１０３に、前記第１の
開口よりも大きい第２の開口１０３ｈを形成し、前記第
２の絶縁膜１０４上に、前記第１の開口よりも広い第３
の開口１０７ｈを有するレジストマスクを形成し、ドラ
イエッチングにより前記キャップ層をリセスエッチング
し、蒸着によりゲート電極１０８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体基板
を材料としたＦＥＴの構造及び製造方法に関するもので
ある。
を材料としたＦＥＴの構造及び製造方法に関するもので
ある。
【０００２】
【従来の技術】まず、従来の半導体装置の製造方法につ
いて説明する。
いて説明する。
【０００３】図２（ａ）ないし図２（ｉ）は、従来の半
導体装置の製造工程図である。図２(a)において、金属
半導体電界効果トランジスタ（MESFET）を形成するため
の、GaAsで構成された半導体基板２００上に、ゲートと
ショットキーコンタクトをとる目的でAlxGa1-xAs（0<x<
1 以下同様）で構成されたショットキー層２０１と、
オーミックコンタクトをとる目的でエピタキシャル成長
したGaAsで構成されるキャップ層２０２とから構成され
るヘテロ接合構造を形成する。
導体装置の製造工程図である。図２(a)において、金属
半導体電界効果トランジスタ（MESFET）を形成するため
の、GaAsで構成された半導体基板２００上に、ゲートと
ショットキーコンタクトをとる目的でAlxGa1-xAs（0<x<
1 以下同様）で構成されたショットキー層２０１と、
オーミックコンタクトをとる目的でエピタキシャル成長
したGaAsで構成されるキャップ層２０２とから構成され
るヘテロ接合構造を形成する。
【０００４】次に、図２(b)に示すように、キャップ層
２０２上に、酸化シリコンで構成される第１の絶縁膜２
０３を５０ｎｍ、窒化シリコンで構成される第２の絶縁
膜２０４を１５０ｎｍ、それぞれ順次CVD法で堆積す
る。
２０２上に、酸化シリコンで構成される第１の絶縁膜２
０３を５０ｎｍ、窒化シリコンで構成される第２の絶縁
膜２０４を１５０ｎｍ、それぞれ順次CVD法で堆積す
る。
【０００５】次に、図２(c)に示すように、第２の絶縁
膜２０４上にPMMAで構成されるレジストマスク２０５を
塗布する。その後、電子ビームにより、レジストマスク
２０５上のゲート形成領域にゲートパターンを直接描画
する。次にMIBKとIPAの混合液によってPMMAを現像する
ことにより、レジストマスク２０５に、サブクオータミ
クロン長の開口２０５ｈを形成する。
膜２０４上にPMMAで構成されるレジストマスク２０５を
塗布する。その後、電子ビームにより、レジストマスク
２０５上のゲート形成領域にゲートパターンを直接描画
する。次にMIBKとIPAの混合液によってPMMAを現像する
ことにより、レジストマスク２０５に、サブクオータミ
クロン長の開口２０５ｈを形成する。
【０００６】次に、図２（ｄ）に示すように、レジスト
マスク２０５をマスクとして、CF4ガスを用いた異方性
ドライエッチングを行うことにより、第２の絶縁層２０
４に第１の開口２０４ｈを設ける。ここで、窒化シリコ
ンと酸化シリコンとはCF4エッチングに対し選択性を有
するので、エッチングは第１の絶縁膜２０３の上面で制
御良く止めることができる。そして、レジストマスク２
０５を有機溶剤、例えばアセトンとメタノールを用い、
アッシングによって除去する。
マスク２０５をマスクとして、CF4ガスを用いた異方性
ドライエッチングを行うことにより、第２の絶縁層２０
４に第１の開口２０４ｈを設ける。ここで、窒化シリコ
ンと酸化シリコンとはCF4エッチングに対し選択性を有
するので、エッチングは第１の絶縁膜２０３の上面で制
御良く止めることができる。そして、レジストマスク２
０５を有機溶剤、例えばアセトンとメタノールを用い、
アッシングによって除去する。
【０００７】次に、通常のレジストをマスクとして、第
２の絶縁膜 ２０４、第１の絶縁膜２０３のオーミック
電極形成領域を、エッチングにより窓開けをし、キャッ
プ層２０１を露出した後、オーミック金属AuGeNi、Au
を連続的に蒸着し、リフトオフし、４５０℃で５分程度
の熱処理を施すことによって、図２(e)に示すように、
ソース電極２０６S、ドレイン電極２０６Dがそれぞれ形
成される。
２の絶縁膜 ２０４、第１の絶縁膜２０３のオーミック
電極形成領域を、エッチングにより窓開けをし、キャッ
プ層２０１を露出した後、オーミック金属AuGeNi、Au
を連続的に蒸着し、リフトオフし、４５０℃で５分程度
の熱処理を施すことによって、図２(e)に示すように、
ソース電極２０６S、ドレイン電極２０６Dがそれぞれ形
成される。
【０００８】さらに図２（f）に示すように、第２の絶
縁層２０４上に、i線に感光するフォトレジスト２０７
を塗布し、フォトリソグラフィーの技術で第１の開口２
０４ｈよりも幅が広い、幅０．５μｍないし１．０μｍ
程度の第３の開口２０７ｈを形成する。これは、ゲート
長が短く、ゲートの断面積が小さくなるとゲート抵抗が
増大し高周波特性を劣化の要因となる。これを防止する
ために、ゲート電極上部の断面積を大きくする。
縁層２０４上に、i線に感光するフォトレジスト２０７
を塗布し、フォトリソグラフィーの技術で第１の開口２
０４ｈよりも幅が広い、幅０．５μｍないし１．０μｍ
程度の第３の開口２０７ｈを形成する。これは、ゲート
長が短く、ゲートの断面積が小さくなるとゲート抵抗が
増大し高周波特性を劣化の要因となる。これを防止する
ために、ゲート電極上部の断面積を大きくする。
【０００９】次に、図２(g)に示すように、第１の絶縁
層２０３のゲート形成領域を緩衝沸酸溶液でウェットエ
ッチングすることにより、第２の開口２０３ｈを設け、
キャップ層 ２０２を露出する。このエッチングは等方
的であり、第２の開口２０３ｈは、縦方向と同じ厚さ以
上に横方向にも広がる。酸化シリコンと窒化シリコンと
は沸酸のエッチングに対し選択性を有するため、沸酸で
第１の絶縁層２０３のエッチングを行っても、第１の開
口２０４ｈが広がることはほとんどない。
層２０３のゲート形成領域を緩衝沸酸溶液でウェットエ
ッチングすることにより、第２の開口２０３ｈを設け、
キャップ層 ２０２を露出する。このエッチングは等方
的であり、第２の開口２０３ｈは、縦方向と同じ厚さ以
上に横方向にも広がる。酸化シリコンと窒化シリコンと
は沸酸のエッチングに対し選択性を有するため、沸酸で
第１の絶縁層２０３のエッチングを行っても、第１の開
口２０４ｈが広がることはほとんどない。
【００１０】次に、図２(h)に示すように、第２の開口
２０３ｈをマスクとして、燐酸と過酸化水素と水の混合
液を用い、所望のソースドレイン電流が得られる程度に
キャップ層２０２をリセスエッチングする。
２０３ｈをマスクとして、燐酸と過酸化水素と水の混合
液を用い、所望のソースドレイン電流が得られる程度に
キャップ層２０２をリセスエッチングする。
【００１１】その後、Ti、Pt、Auを順に蒸着し、リフト
オフすることによって図２(i)に示すようにゲート電極
２０８が形成される。
オフすることによって図２(i)に示すようにゲート電極
２０８が形成される。
【００１２】
【発明が解決しようとする課題】電界効果型トランジス
タの高周波特性を向上させる方法として、ゲート電極と
半導体基板間の容量を小さくする方法と、ソース抵抗を
小さくする方法とがある。
タの高周波特性を向上させる方法として、ゲート電極と
半導体基板間の容量を小さくする方法と、ソース抵抗を
小さくする方法とがある。
【００１３】しかしながら、上記従来の製造方法では、
ゲート電極と半導体基板間の容量を低減し、かつソース
抵抗も低減することは困難である。その理由について、
次に述べる。
ゲート電極と半導体基板間の容量を低減し、かつソース
抵抗も低減することは困難である。その理由について、
次に述べる。
【００１４】従来の半導体装置の製造方法においては、
ゲート電極と半導体基板との間の容量を低減するには、
第１の絶縁層の膜厚を厚くして、ゲート電極傘部と半導
体基板の間隔を大きくすれば良い。ところが、第１の絶
縁層の膜厚を厚くする程、エッチングの際に、第２の開
口が広がってしまい、その結果、ソース側のキャップ層
とゲート電極との距離が広がり、ソース抵抗が増大して
しまう。
ゲート電極と半導体基板との間の容量を低減するには、
第１の絶縁層の膜厚を厚くして、ゲート電極傘部と半導
体基板の間隔を大きくすれば良い。ところが、第１の絶
縁層の膜厚を厚くする程、エッチングの際に、第２の開
口が広がってしまい、その結果、ソース側のキャップ層
とゲート電極との距離が広がり、ソース抵抗が増大して
しまう。
【００１５】また、キャップ層下にＡｌを有するショッ
トキー層が存在する場合、キャップ層をエッチングした
後、再度緩衝沸酸で、第１の絶縁層を横方向に広げるた
めのエッチングすることによってキャップ層とゲート電
極との間の容量を低減する方法が考えられるが、この方
法では、ショットキー接合をとるショットキー層が露出
された状態で、沸酸で再び第１の絶縁層を除去するた
め、ショットキー層と反応性の強い沸酸が直接接触して
しまうという問題が発生してしまう。その理由につい
て、次に述べる。高周波用のデバイスとして用いられる
ヘテロ接合半導体基板のショットキー層は、AlxGa1-xAs
やInxAl1-xAsのようにAlを含む場合がほとんどである。
Alと反応性の強い沸酸が反応し、表面層が変性し、ショ
ットキー特性が劣化してしまう。したがって、この方法
は用いることができない。
トキー層が存在する場合、キャップ層をエッチングした
後、再度緩衝沸酸で、第１の絶縁層を横方向に広げるた
めのエッチングすることによってキャップ層とゲート電
極との間の容量を低減する方法が考えられるが、この方
法では、ショットキー接合をとるショットキー層が露出
された状態で、沸酸で再び第１の絶縁層を除去するた
め、ショットキー層と反応性の強い沸酸が直接接触して
しまうという問題が発生してしまう。その理由につい
て、次に述べる。高周波用のデバイスとして用いられる
ヘテロ接合半導体基板のショットキー層は、AlxGa1-xAs
やInxAl1-xAsのようにAlを含む場合がほとんどである。
Alと反応性の強い沸酸が反応し、表面層が変性し、ショ
ットキー特性が劣化してしまう。したがって、この方法
は用いることができない。
【００１６】本発明は、半導体基板とゲート電極との容
量が小さく、かつソース抵抗の小さな電界効果型トラン
ジスタを製造することを目的とする。
量が小さく、かつソース抵抗の小さな電界効果型トラン
ジスタを製造することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、キャップ層と、第１の絶縁
膜と、第２の絶縁膜とを順次形成し、前記第２の絶縁膜
に、第１の開口を形成し、この開口をマスクとする等方
性エッチングを行うことにより、前記第１の絶縁膜に、
前記第１の開口よりも広い第２の開口を形成し、前記第
２の絶縁膜上に、前記第１の開口よりも広い第３の開口
を有するレジストマスクを形成し、ドライエッチングに
より前記キャップ層をリセスエッチングし、蒸着により
ゲート電極を形成するものである。
造方法は、半導体基板上に、キャップ層と、第１の絶縁
膜と、第２の絶縁膜とを順次形成し、前記第２の絶縁膜
に、第１の開口を形成し、この開口をマスクとする等方
性エッチングを行うことにより、前記第１の絶縁膜に、
前記第１の開口よりも広い第２の開口を形成し、前記第
２の絶縁膜上に、前記第１の開口よりも広い第３の開口
を有するレジストマスクを形成し、ドライエッチングに
より前記キャップ層をリセスエッチングし、蒸着により
ゲート電極を形成するものである。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態におけ
る半導体装置の製造方法について説明する。
る半導体装置の製造方法について説明する。
【００１９】図１（ａ）ないし図１（ｉ）は、従来の半
導体装置の製造工程を示す図である。図１（ａ）におい
て、金属半導体電界効果トランジスタ（MESFET）を形成
するための、GaAsで構成された半導体基板１００上に、
ゲートとショットキーコンタクトをとる目的でAlxGa1-x
Asで構成されたショットキー層１０１と、オーミックコ
ンタクトをとる目的でエピタキシャル成長されたGaAsで
構成されたキャップ層１０２とから構成されるヘテロ接
合構造を形成する。
導体装置の製造工程を示す図である。図１（ａ）におい
て、金属半導体電界効果トランジスタ（MESFET）を形成
するための、GaAsで構成された半導体基板１００上に、
ゲートとショットキーコンタクトをとる目的でAlxGa1-x
Asで構成されたショットキー層１０１と、オーミックコ
ンタクトをとる目的でエピタキシャル成長されたGaAsで
構成されたキャップ層１０２とから構成されるヘテロ接
合構造を形成する。
【００２０】次に、図１（b）に示すように、キャップ
層１０２上に酸化シリコンで構成される第１の絶縁膜１
０３を従来例よりも厚く１５０ｎｍ、続いて窒化シリコ
ンで構成される第２の絶縁膜１０４を５０ｎｍ、順次CV
D法で堆積する。
層１０２上に酸化シリコンで構成される第１の絶縁膜１
０３を従来例よりも厚く１５０ｎｍ、続いて窒化シリコ
ンで構成される第２の絶縁膜１０４を５０ｎｍ、順次CV
D法で堆積する。
【００２１】次に、図１(c)に示すように、第２の絶縁
膜１０４上にPMMAで構成されるレジストマスク１０５を
塗布する。そして、このレジストマスク１０５上のゲー
ト形成領域にゲートパターンを電子ビームにより直接描
画する。次にMIBKとIPAの混合液によってPMMAを現像す
ることにより、レジストマスク１０５に、サブクオータ
ミクロン長の開口１０５ｈを形成する。そして、従来の
半導体装置の製造方法と同様に、レジストマスク１０５
をマスクとして、CF4ガスを用いた異方性ドライエッチ
ングを行うことにより、第２の絶縁層１０４に第１の開
口１０４ｈする。
膜１０４上にPMMAで構成されるレジストマスク１０５を
塗布する。そして、このレジストマスク１０５上のゲー
ト形成領域にゲートパターンを電子ビームにより直接描
画する。次にMIBKとIPAの混合液によってPMMAを現像す
ることにより、レジストマスク１０５に、サブクオータ
ミクロン長の開口１０５ｈを形成する。そして、従来の
半導体装置の製造方法と同様に、レジストマスク１０５
をマスクとして、CF4ガスを用いた異方性ドライエッチ
ングを行うことにより、第２の絶縁層１０４に第１の開
口１０４ｈする。
【００２２】次に、通常のレジストをマスクとして、第
２の絶縁膜 １０４、第１の絶縁膜１０３のオーミック
電極形成領域を、エッチングにより窓開けをし、キャッ
プ層１０２を露出した後、オーミック金属AuGeNi、Au
を連続的に蒸着し、リフトオフし、４５０℃で５分程度
の熱処理を施すことによって、図１(ｄ)に示すように、
ソース電極１０６S、ドレイン電極１０６Dがそれぞれ形
成される。
２の絶縁膜 １０４、第１の絶縁膜１０３のオーミック
電極形成領域を、エッチングにより窓開けをし、キャッ
プ層１０２を露出した後、オーミック金属AuGeNi、Au
を連続的に蒸着し、リフトオフし、４５０℃で５分程度
の熱処理を施すことによって、図１(ｄ)に示すように、
ソース電極１０６S、ドレイン電極１０６Dがそれぞれ形
成される。
【００２３】さらに図１（ｅ）に示すように、i線に感
光するフォトレジスト１０７を塗布し、フォトリソグラ
フィーの技術で第１の開口１０４ｈよりも幅が広い、幅
０．５μｍないし１．０μｍ程度の第３の開口１０７ｈ
を形成する。
光するフォトレジスト１０７を塗布し、フォトリソグラ
フィーの技術で第１の開口１０４ｈよりも幅が広い、幅
０．５μｍないし１．０μｍ程度の第３の開口１０７ｈ
を形成する。
【００２４】次に、図１(ｆ)に示すように、第１の開口
１０４ｈをマスクとして、第１の絶縁層１０３を緩衝沸
酸溶液でウェットエッチングし、第３の開口１０７ｈよ
りも広くなる程度に横方向にエッチングする。
１０４ｈをマスクとして、第１の絶縁層１０３を緩衝沸
酸溶液でウェットエッチングし、第３の開口１０７ｈよ
りも広くなる程度に横方向にエッチングする。
【００２５】さらに、図１(g)に示すように、キャップ
層１０２をリセスエッチングする。このリセスエッチン
グは次のとおり行う。まず、塩素と沸素から構成される
混合ガスを用いて、異方性のエッチングを行う。このエ
ッチングガスは、キャップ層１０２のGaAsをエッチング
するが、Alを含むAl xGa1-xAs層に対しては、AlとFの不
揮発性の化合物が形成されるため、エッチングが進行し
ないという選択性を有する。よって、キャップ層１０２
のみを削ることができる。このとき、エッチングは、前
に述べたように最初は異方性であるため、第２の開口１
０３ｈと同じ幅の開口１０２ｈが形成される。その後、
ガスの種類を変えてエッチングモードを変化させ、選択
性を保持したまま等方性エッチングを行い、図１(h)に
示すように、開口１０２ｈを横方向に広げる。広げる量
は、エッチング時間によって制御可能で、必要なゲート
耐圧を満足するように広げれば良い。
層１０２をリセスエッチングする。このリセスエッチン
グは次のとおり行う。まず、塩素と沸素から構成される
混合ガスを用いて、異方性のエッチングを行う。このエ
ッチングガスは、キャップ層１０２のGaAsをエッチング
するが、Alを含むAl xGa1-xAs層に対しては、AlとFの不
揮発性の化合物が形成されるため、エッチングが進行し
ないという選択性を有する。よって、キャップ層１０２
のみを削ることができる。このとき、エッチングは、前
に述べたように最初は異方性であるため、第２の開口１
０３ｈと同じ幅の開口１０２ｈが形成される。その後、
ガスの種類を変えてエッチングモードを変化させ、選択
性を保持したまま等方性エッチングを行い、図１(h)に
示すように、開口１０２ｈを横方向に広げる。広げる量
は、エッチング時間によって制御可能で、必要なゲート
耐圧を満足するように広げれば良い。
【００２６】最後に、図１(i)に示すように、Ti、Pt、A
u を連続的に蒸着し、リフトオフすることにより、ゲー
ト電極１０８を形成する。
u を連続的に蒸着し、リフトオフすることにより、ゲー
ト電極１０８を形成する。
【００２７】以上、説明したように半導体装置を製造す
ることにより、半導体基板とゲート電極との容量が小さ
く、かつソース抵抗の小さな電界効果型トランジスタを
製造することができる。
ることにより、半導体基板とゲート電極との容量が小さ
く、かつソース抵抗の小さな電界効果型トランジスタを
製造することができる。
【００２８】なお、半導体基板はGaAs基板でなく、他の
化合物、例えばInPであっても良く、また、ショトキー
層１０１をInxAl1-xAsで構成してもよい。また、ソース
電極およびドレイン電極の形成は、ゲート電極の前後い
ずれに行っても良い。
化合物、例えばInPであっても良く、また、ショトキー
層１０１をInxAl1-xAsで構成してもよい。また、ソース
電極およびドレイン電極の形成は、ゲート電極の前後い
ずれに行っても良い。
【００２９】また、第２の絶縁膜の形成方法は、電子ビ
ームを用いた方法に限られない。また、ゲート抵抗低減
のためには、蒸着膜厚は厚い方が有効であるが、逆にリ
フトオフが困難となる。そのため、厚い蒸着膜厚に対し
てリフトオフを容易にするため、傘部を形成するための
マスクは、レジストマスクの下にスペーサ層を挿入した
構造であっても良い。
ームを用いた方法に限られない。また、ゲート抵抗低減
のためには、蒸着膜厚は厚い方が有効であるが、逆にリ
フトオフが困難となる。そのため、厚い蒸着膜厚に対し
てリフトオフを容易にするため、傘部を形成するための
マスクは、レジストマスクの下にスペーサ層を挿入した
構造であっても良い。
【００３０】
【発明の効果】以上説明したように、第３の開口を広げ
ることなく、第１の絶縁膜を厚くすることができるの
で、ゲート電極−半導体基板間容量を低減し、かつソー
ス抵抗の小さな半導体素子を製造することができる。
ることなく、第１の絶縁膜を厚くすることができるの
で、ゲート電極−半導体基板間容量を低減し、かつソー
ス抵抗の小さな半導体素子を製造することができる。
【図１】従来の製造方法を示す工程断面図
【図２】本発明の製造方法を示す工程断面図
１００，２００ 半導体基板 １０１，２０１ ショットキー層 １０２，２０２ キャップ層 １０３，２０３ 第１の絶縁層 １０４，２０４ 第２の絶縁層 １０５，２０５ レジストマスク １０６Ｓ，２０６Ｓ ソース側オーミック電極 １０６Ｄ，２０６Ｄ ドレイン側オーミック電極 １０７，２０７ レジストマスク １０８，２０８ ゲート電極 １０４ｈ，２０４ｈ 第１の開口 １０３ｈ，２０３ｈ 第２の開口 １０７ｈ，２０７ｈ 第３の開口 １０２ｈ，１０５ｈ，２０２ｈ，２０５ｈ 開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田 智哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田邊 充 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤本 和久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 半導体基板上に、キャップ層と、第１の
絶縁膜と、第２の絶縁膜とを順次形成し、前記第２の絶
縁膜に、第１の開口を形成し、この開口をマスクとする
等方性エッチングを行うことにより、前記第１の絶縁膜
に、前記第１の開口よりも広い第２の開口を形成し、前
記第２の絶縁膜上に、前記第１の開口よりも広い第３の
開口を有するレジストマスクを形成し、ドライエッチン
グにより前記キャップ層をリセスエッチングし、蒸着に
よりゲート電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板上にキャップ層と、第１の絶
縁膜と、第２の絶縁膜とを順次形成し、前記第２の絶縁
膜に、第１の開口を形成し、この開口をマスクとする異
方性エッチングを行うことにより、前記第１の絶縁膜
に、第２の開口を形成し、続いて等方性エッチングを行
うことにより、第２の開口を前記第１の開口よりも大き
く広げ、前記第２の絶縁膜上に、前記第１の開口よりも
広い第３の開口を有するレジストマスクを形成し、ドラ
イエッチングにより前記キャップ層をリセスエッチング
し、蒸着によりゲート電極を形成することを特徴とする
半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜が酸化シリコンで構成
され、前記第２の絶縁膜が窒化シリコンで構成されるこ
とを特徴とする請求項１または請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 前記第２の開口が第３の開口よりも広い
ことを特徴とする請求項１ないし請求項３のいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159073A JPH11354538A (ja) | 1998-06-08 | 1998-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159073A JPH11354538A (ja) | 1998-06-08 | 1998-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354538A true JPH11354538A (ja) | 1999-12-24 |
Family
ID=15685637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159073A Pending JPH11354538A (ja) | 1998-06-08 | 1998-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354538A (ja) |
-
1998
- 1998-06-08 JP JP10159073A patent/JPH11354538A/ja active Pending
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