JPH1140793A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1140793A JPH1140793A JP9196688A JP19668897A JPH1140793A JP H1140793 A JPH1140793 A JP H1140793A JP 9196688 A JP9196688 A JP 9196688A JP 19668897 A JP19668897 A JP 19668897A JP H1140793 A JPH1140793 A JP H1140793A
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Abstract
(57)【要約】
【課題】 電荷転送電極の層抵抗低減を図り、多画素で
かつ高速動作を行っても信号波形のなまりを生じにくく
させ、転送効率の向上を図ることである。 【解決手段】 シリコン基板１表面近傍に光電変換領域
５を有し、その横にＰウェル２を介して電荷転送領域４
を有し、またシリコン基板上にはゲート絶縁膜７を有
し、その上に比較的は微細加工の容易なポリシリコン膜
８とポリシリコン膜８上にのみ選択的に形成される金属
膜９の２層からなる電荷転送電極を有して構成されてい
る。
かつ高速動作を行っても信号波形のなまりを生じにくく
させ、転送効率の向上を図ることである。 【解決手段】 シリコン基板１表面近傍に光電変換領域
５を有し、その横にＰウェル２を介して電荷転送領域４
を有し、またシリコン基板上にはゲート絶縁膜７を有
し、その上に比較的は微細加工の容易なポリシリコン膜
８とポリシリコン膜８上にのみ選択的に形成される金属
膜９の２層からなる電荷転送電極を有して構成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にゲート電極の抵抗を低減した固体撮像素子に関す
る。
特にゲート電極の抵抗を低減した固体撮像素子に関す
る。
【０００２】
【従来の技術】従来の第１の固体撮像装置の平面図を図
２１に、また図２１のＡ−Ａ′線断面図を図２２に、Ｂ
−Ｂ′線断面図を図２３に示す。固体撮像装置としては
主として電荷結合型固体撮像装置（以下ＣＣＤ型固体撮
像装置と呼ぶ）が広く用いられている。従来の固体撮像
装置に用いられる半導体装置（以下、第１の従来技術と
呼ぶ）は、図２２および図２３に示すように、シリコン
基板１表面近傍に光電変換領域５を有し、その横にＰウ
ェル２を介して電荷転送領域４を有し、またシリコン基
板上にはゲート絶縁膜７を有し、その上にポリシリコン
膜８の電荷転送電極を有している。
２１に、また図２１のＡ−Ａ′線断面図を図２２に、Ｂ
−Ｂ′線断面図を図２３に示す。固体撮像装置としては
主として電荷結合型固体撮像装置（以下ＣＣＤ型固体撮
像装置と呼ぶ）が広く用いられている。従来の固体撮像
装置に用いられる半導体装置（以下、第１の従来技術と
呼ぶ）は、図２２および図２３に示すように、シリコン
基板１表面近傍に光電変換領域５を有し、その横にＰウ
ェル２を介して電荷転送領域４を有し、またシリコン基
板上にはゲート絶縁膜７を有し、その上にポリシリコン
膜８の電荷転送電極を有している。
【０００３】実際にテレビカメラや電子スチルカメラに
用いられるＣＣＤ型固体撮像装置は、単位画素（図２１
中に縦１画素、横１画素を示している）が縦横ともに数
百から数千回繰り返されている。電荷転送電極８は横に
数百から数千回繰り返され配置され、数百以上の画素全
体から構成されているイメージ部の外側の両端において
金属配線に接続されている。
用いられるＣＣＤ型固体撮像装置は、単位画素（図２１
中に縦１画素、横１画素を示している）が縦横ともに数
百から数千回繰り返されている。電荷転送電極８は横に
数百から数千回繰り返され配置され、数百以上の画素全
体から構成されているイメージ部の外側の両端において
金属配線に接続されている。
【０００４】次に上記した構成の固体撮像装置の動作に
ついて説明する。遮光膜１２に設けられた開口部１３よ
り入った光は光電変換領域５において電荷に変換され、
この電荷は、光電変換領域５、電荷転送領域４、および
電荷転送電極８で構成されるＭＯＳトランジスタのゲー
トがオンすることにより、光電変換領域５から電荷転送
領域８に移される。その後、図２３に示す電荷転送電極
８群により順次下方向に転送し、さらに画素最下部（図
示せず）において横方向に転送し出力される。
ついて説明する。遮光膜１２に設けられた開口部１３よ
り入った光は光電変換領域５において電荷に変換され、
この電荷は、光電変換領域５、電荷転送領域４、および
電荷転送電極８で構成されるＭＯＳトランジスタのゲー
トがオンすることにより、光電変換領域５から電荷転送
領域８に移される。その後、図２３に示す電荷転送電極
８群により順次下方向に転送し、さらに画素最下部（図
示せず）において横方向に転送し出力される。
【０００５】ハイビジョンテレビカメラ用撮像素子のよ
うに画素数が増加しこれによりチップサイズの大型化ま
たは単位画素の縮小が行われる。また多くの画素の信号
電荷を画像１コマ（ハイビジョンは通常１／３０秒）の
限られた時間内に出力する必要があるため、電荷転送速
度も高速化する必要がある。
うに画素数が増加しこれによりチップサイズの大型化ま
たは単位画素の縮小が行われる。また多くの画素の信号
電荷を画像１コマ（ハイビジョンは通常１／３０秒）の
限られた時間内に出力する必要があるため、電荷転送速
度も高速化する必要がある。
【０００６】ところが上記した第１の従来技術に係る半
導体装置では電荷転送電極４は横に数百から数千回繰り
返され配置され、イメージ部外の両端において金属配線
に接続されているため電荷転送電極４の直列寄生抵抗は
大きなものになる。例えば層抵抗３０Ωのポリシリコン
を用いた場合、横１画素の寄生抵抗は約１５０Ω、これ
が例えばハイビジョンテレビカメラ用撮像素子のように
横が約２０００画素あった場合、中央付近の寄生抵抗
は、１５０（１画素あたりの抵抗）×１０００（直列画
素数）／２（線の数：左右２本）＝７５ｋΩと非常に大
きな値となる。このためこの直列寄生抵抗とゲート絶縁
膜７を挟んだＰ+ 領域６との寄生容量による時定数によ
り、画素中央付近での電荷転送電極にかかる波形がなま
り、電荷転送に支障が生じた。
導体装置では電荷転送電極４は横に数百から数千回繰り
返され配置され、イメージ部外の両端において金属配線
に接続されているため電荷転送電極４の直列寄生抵抗は
大きなものになる。例えば層抵抗３０Ωのポリシリコン
を用いた場合、横１画素の寄生抵抗は約１５０Ω、これ
が例えばハイビジョンテレビカメラ用撮像素子のように
横が約２０００画素あった場合、中央付近の寄生抵抗
は、１５０（１画素あたりの抵抗）×１０００（直列画
素数）／２（線の数：左右２本）＝７５ｋΩと非常に大
きな値となる。このためこの直列寄生抵抗とゲート絶縁
膜７を挟んだＰ+ 領域６との寄生容量による時定数によ
り、画素中央付近での電荷転送電極にかかる波形がなま
り、電荷転送に支障が生じた。
【０００７】この直列寄生抵抗の低減を図るため、図２
４に示すような半導体装置（以下、第２の従来技術と呼
ぶ）が提案された。これはＩＥＤＭ（インターナショナ
ル・エレクトロン・デバイス・ミーティング）１９９２
年、予稿集１０５〜１８ページに記載されたものであ
る。
４に示すような半導体装置（以下、第２の従来技術と呼
ぶ）が提案された。これはＩＥＤＭ（インターナショナ
ル・エレクトロン・デバイス・ミーティング）１９９２
年、予稿集１０５〜１８ページに記載されたものであ
る。
【０００８】図２４に示すように、拡散層１０１上にゲ
ート絶縁膜１０２を有し、この上に多数の電荷転送電極
１０３，１０４を有し、さらにその上の絶縁膜１０５に
設けられたコンタクト１０６により、電荷転送電極１０
３，１０４をタングステン配線（図のＷで示した斜線部
分）に接続している。これにより、イメージ領域内に金
属配線を設けることができるため直列寄生抵抗は大幅に
低減した。
ート絶縁膜１０２を有し、この上に多数の電荷転送電極
１０３，１０４を有し、さらにその上の絶縁膜１０５に
設けられたコンタクト１０６により、電荷転送電極１０
３，１０４をタングステン配線（図のＷで示した斜線部
分）に接続している。これにより、イメージ領域内に金
属配線を設けることができるため直列寄生抵抗は大幅に
低減した。
【０００９】
【発明が解決しようとする課題】上記した第１の従来技
術に係る半導体装置は、電荷転送電極の引き出し抵抗が
高く、信号波形のなまりが生じるという問題点が生じ
る。
術に係る半導体装置は、電荷転送電極の引き出し抵抗が
高く、信号波形のなまりが生じるという問題点が生じ
る。
【００１０】又、上記した第２の従来技術に係る半導体
装置は、遮光膜を金属配線として使用するため、隣接す
る横の画素と分けなければならず、遮光が不完全となり
スミヤが増大するという問題点が生ずる。
装置は、遮光膜を金属配線として使用するため、隣接す
る横の画素と分けなければならず、遮光が不完全となり
スミヤが増大するという問題点が生ずる。
【００１１】又、電荷転送電極は電荷結合素子の隣接す
る電荷転送電極とのギャップは効率よく電荷を転送する
必要上０．２μｍ程度のごく狭いスペースを必要とする
ため、ポリシリコンと金属膜の２層をエッチングする場
合、金属膜を０．２μｍ程度の微細加工が必要であっ
た。ところがＤＲＡＭやＣＭＯＳロジックＬＳＩにおい
て微細ゲート電極形成が行われているポリシリコンに比
べ、タングステンやアルミなどの金属膜の微細エッチン
グ技術はゲート電極に比べ幅の広い配線のための技術で
あり微細度が低く、電荷転送電極の必要とする０．２μ
ｍを形成することが難しかった。このため、上記した第
１の従来技術に係る半導体装置のようにポリシリコン膜
を０．２μｍ幅に形成することは可能であっても、金属
を０．２μｍ幅に加工することは困難である。
る電荷転送電極とのギャップは効率よく電荷を転送する
必要上０．２μｍ程度のごく狭いスペースを必要とする
ため、ポリシリコンと金属膜の２層をエッチングする場
合、金属膜を０．２μｍ程度の微細加工が必要であっ
た。ところがＤＲＡＭやＣＭＯＳロジックＬＳＩにおい
て微細ゲート電極形成が行われているポリシリコンに比
べ、タングステンやアルミなどの金属膜の微細エッチン
グ技術はゲート電極に比べ幅の広い配線のための技術で
あり微細度が低く、電荷転送電極の必要とする０．２μ
ｍを形成することが難しかった。このため、上記した第
１の従来技術に係る半導体装置のようにポリシリコン膜
を０．２μｍ幅に形成することは可能であっても、金属
を０．２μｍ幅に加工することは困難である。
【００１２】本発明の目的は、比較的微細加工の容易な
ポリシリコン膜で電荷転送電極を微細加工後に、このポ
リシリコン上にのみ金属膜を形成することにより、ポリ
シリコンと金属の２層膜を形成し、微細でかつ低抵抗の
電荷転送電極を形成することである。
ポリシリコン膜で電荷転送電極を微細加工後に、このポ
リシリコン上にのみ金属膜を形成することにより、ポリ
シリコンと金属の２層膜を形成し、微細でかつ低抵抗の
電荷転送電極を形成することである。
【００１３】
【課題を解決するための手段】本発明によれば、半導体
基板上に第１の絶縁膜を有し、該第１の絶縁膜上に多数
の電荷転送電極を有する電荷結合素子において、前記電
荷転送電極が、第１の導電層と、該第１の導電層よりも
非抵抗の低い第２の導電層からなり、隣接する前記電荷
転送電極間に第２の絶縁膜よりなる空隙を有することを
特徴とする半導体装置が得られる。
基板上に第１の絶縁膜を有し、該第１の絶縁膜上に多数
の電荷転送電極を有する電荷結合素子において、前記電
荷転送電極が、第１の導電層と、該第１の導電層よりも
非抵抗の低い第２の導電層からなり、隣接する前記電荷
転送電極間に第２の絶縁膜よりなる空隙を有することを
特徴とする半導体装置が得られる。
【００１４】さらに、本発明によれば、前記第１の導電
層が不純物を含むシリコンであることを特徴とする半導
体装置が得られる。
層が不純物を含むシリコンであることを特徴とする半導
体装置が得られる。
【００１５】さらに、本発明によれば、前記第２の絶縁
膜の長手方向両端部は前記第２の導電層よりも高いこと
を特徴とする半導体装置が得られる。
膜の長手方向両端部は前記第２の導電層よりも高いこと
を特徴とする半導体装置が得られる。
【００１６】さらに、本発明によれば、前記第１の絶縁
膜上に液相成長シリコン酸化膜を有することを特徴とす
る半導体装置が得られる。
膜上に液相成長シリコン酸化膜を有することを特徴とす
る半導体装置が得られる。
【００１７】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（７）上に第２の絶縁膜（１０）を堆
積する工程と、前記第１の絶縁膜（７）上の前記第２の
絶縁膜（１０）を除去し、前記第１の導電層（８）を露
出させる工程と、露出した前記第１の導電層（８）の上
部をエッチング除去する工程と、前記第１導電層（８）
の露出している部分に選択的に第２の導電層（９）を堆
積する工程を有することを特徴とする半導体装置の製造
方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（７）上に第２の絶縁膜（１０）を堆
積する工程と、前記第１の絶縁膜（７）上の前記第２の
絶縁膜（１０）を除去し、前記第１の導電層（８）を露
出させる工程と、露出した前記第１の導電層（８）の上
部をエッチング除去する工程と、前記第１導電層（８）
の露出している部分に選択的に第２の導電層（９）を堆
積する工程を有することを特徴とする半導体装置の製造
方法が得られる。
【００１８】さらに、本発明によれば、前記第１の導電
層（８）上の前記第２の絶縁膜（１０）の除去を研磨に
よって行うことを特徴とする半導体装置の製造方法が得
られる。
層（８）上の前記第２の絶縁膜（１０）の除去を研磨に
よって行うことを特徴とする半導体装置の製造方法が得
られる。
【００１９】さらに、本発明によれば、前記第１の導電
層（８）上の前記第２の絶縁膜（１０）の除去を異方性
エッチングによって行うことを特徴とする半導体装置の
製造方法が得られる。
層（８）上の前記第２の絶縁膜（１０）の除去を異方性
エッチングによって行うことを特徴とする半導体装置の
製造方法が得られる。
【００２０】さらに、本発明によれば、前記第１の導電
層（８）が多結晶シリコンで、また前記第２の導電層
（９）がタングステンであることを特徴とする半導体装
置の製造方法が得られる。
層（８）が多結晶シリコンで、また前記第２の導電層
（９）がタングステンであることを特徴とする半導体装
置の製造方法が得られる。
【００２１】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（８）の周囲に第２の絶縁膜（１０）
を堆積する工程と、前記第１の絶縁膜（７）上に、か
つ、前記各第１の導電層間に、第３の導電層（１４）を
堆積する工程と、前記第３の導電層（１４）および前記
第１の導電層（８）上の前記第２の絶縁膜（１０）を除
去して前記第１の導電層（８）を露出させる工程と、露
出した前記第１の導電層の上部をエッチング除去する工
程と、前記第１導電層の露出している部分に選択的に第
２の導電層（９）を堆積する工程を有することを特徴と
する半導体装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（８）の周囲に第２の絶縁膜（１０）
を堆積する工程と、前記第１の絶縁膜（７）上に、か
つ、前記各第１の導電層間に、第３の導電層（１４）を
堆積する工程と、前記第３の導電層（１４）および前記
第１の導電層（８）上の前記第２の絶縁膜（１０）を除
去して前記第１の導電層（８）を露出させる工程と、露
出した前記第１の導電層の上部をエッチング除去する工
程と、前記第１導電層の露出している部分に選択的に第
２の導電層（９）を堆積する工程を有することを特徴と
する半導体装置の製造方法が得られる。
【００２２】さらに、本発明によれば、前記第３の導電
層（１４）および前記第２の絶縁膜（１０）の除去を研
磨法により行うことを特徴とする半導体装置の製造方法
が得られる。
層（１４）および前記第２の絶縁膜（１０）の除去を研
磨法により行うことを特徴とする半導体装置の製造方法
が得られる。
【００２３】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）上に第１のダミー膜（１５）
を堆積する工程と、前記第１のダミー膜（１５）および
前記第１の導電層（８）をパターニングする工程と、前
記第１の導電層（８）の周囲に第２の絶縁膜（１０）を
堆積する工程と、前記第１の導電層（８）上の第２の絶
縁膜（１０）を除去して前記第１のダミー膜（１５）を
露出させる工程と、露出した前記第１のダミー膜（１
５）をエッチング除去する工程と、前記第１の導電層
（８）の露出している部分に第２の導電層（９）を形成
する工程を有することを特徴とする半導体装置の製造方
法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）上に第１のダミー膜（１５）
を堆積する工程と、前記第１のダミー膜（１５）および
前記第１の導電層（８）をパターニングする工程と、前
記第１の導電層（８）の周囲に第２の絶縁膜（１０）を
堆積する工程と、前記第１の導電層（８）上の第２の絶
縁膜（１０）を除去して前記第１のダミー膜（１５）を
露出させる工程と、露出した前記第１のダミー膜（１
５）をエッチング除去する工程と、前記第１の導電層
（８）の露出している部分に第２の導電層（９）を形成
する工程を有することを特徴とする半導体装置の製造方
法が得られる。
【００２４】さらに、本発明によれば、前記第１のダミ
ー膜（１５）がＢＳＧ膜であり、前記第１のダミー膜
（１５）の除去に気相フッ酸エッチング法を用いること
を特徴とする半導体装置の製造方法が得られる。
ー膜（１５）がＢＳＧ膜であり、前記第１のダミー膜
（１５）の除去に気相フッ酸エッチング法を用いること
を特徴とする半導体装置の製造方法が得られる。
【００２５】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）上に第１のダミー膜（１６）
を堆積する工程と、該第１のダミー膜（１６）上に第２
のダミー膜（１７）を形成する工程と、前記第１のダミ
ー膜（１６）、前記第２のダミー膜（１７）、および前
記第１の導電層（８）をパターニングする工程と、前記
第１の導電層（８）の周囲に第２の絶縁膜（１０）を堆
積する工程と、前記第１の導電層（８）の上の第２の絶
縁膜（１０）を除去して前記第２のダミー膜（１７）を
露出させる工程と、露出した前記第２のダミー膜（１
７）をエッチング除去する工程と、前記第１のダミー膜
（１６）をエッチング除去して前記第１の導電層（８）
を露出させる工程と、該第１の導電層（８）の露出して
いる部分に第２の導電層（１０）を形成する工程を有す
ることを特徴とする半導体装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）上に第１のダミー膜（１６）
を堆積する工程と、該第１のダミー膜（１６）上に第２
のダミー膜（１７）を形成する工程と、前記第１のダミ
ー膜（１６）、前記第２のダミー膜（１７）、および前
記第１の導電層（８）をパターニングする工程と、前記
第１の導電層（８）の周囲に第２の絶縁膜（１０）を堆
積する工程と、前記第１の導電層（８）の上の第２の絶
縁膜（１０）を除去して前記第２のダミー膜（１７）を
露出させる工程と、露出した前記第２のダミー膜（１
７）をエッチング除去する工程と、前記第１のダミー膜
（１６）をエッチング除去して前記第１の導電層（８）
を露出させる工程と、該第１の導電層（８）の露出して
いる部分に第２の導電層（１０）を形成する工程を有す
ることを特徴とする半導体装置の製造方法が得られる。
【００２６】さらに、本発明によれば、前記第１のダミ
ー膜（１７）がシリコン酸化膜であって、前記第２のダ
ミー膜（１６）がポリシリコンであることを特徴とする
半導体装置の製造方法が得られる。
ー膜（１７）がシリコン酸化膜であって、前記第２のダ
ミー膜（１６）がポリシリコンであることを特徴とする
半導体装置の製造方法が得られる。
【００２７】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（８）の周囲に第２の絶縁膜（１０）
を堆積する工程と、前記第１の導電層（８）の上の第２
の絶縁膜（１０）を除去して前記第１の導電層（８）を
露出させる工程と、前記第２の絶縁膜（１０）上にシリ
コン酸化膜を選択的に液層成長させる工程と、前記第１
の導電層（８）の露出している部分に第２の導電層
（９）を堆積する工程を有することを特徴とする半導体
装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の導電層（８）の周囲に第２の絶縁膜（１０）
を堆積する工程と、前記第１の導電層（８）の上の第２
の絶縁膜（１０）を除去して前記第１の導電層（８）を
露出させる工程と、前記第２の絶縁膜（１０）上にシリ
コン酸化膜を選択的に液層成長させる工程と、前記第１
の導電層（８）の露出している部分に第２の導電層
（９）を堆積する工程を有することを特徴とする半導体
装置の製造方法が得られる。
【００２８】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、前記第１の導電層（８）上の前
記第２の絶縁膜（１０）を除去して前記第１の導電層
（８）を露出させる工程と、前記第１の導電層（８）お
よび前記第２の絶縁膜（１０）全面を覆うように第２の
導電層（９）を堆積する工程と、前記第２の導電層（２
４）と前記第１の導電層（８）とを熱処理によって反応
させ、第３の導電層（２５）を生成する工程と、未反応
の前記第２の導電層（２４）を除去する工程を有するこ
とを特徴とする半導体装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、前記第１の導電層（８）上の前
記第２の絶縁膜（１０）を除去して前記第１の導電層
（８）を露出させる工程と、前記第１の導電層（８）お
よび前記第２の絶縁膜（１０）全面を覆うように第２の
導電層（９）を堆積する工程と、前記第２の導電層（２
４）と前記第１の導電層（８）とを熱処理によって反応
させ、第３の導電層（２５）を生成する工程と、未反応
の前記第２の導電層（２４）を除去する工程を有するこ
とを特徴とする半導体装置の製造方法が得られる。
【００２９】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、前記第１の導電層（８）の上の
第２の絶縁膜（１０）を除去して前記第１の導電層
（８）を露出させる工程と、前記第１の導電層（８）お
よび前記第２の絶縁膜（１０）全面を覆うように第２の
導電層（２４）を堆積する工程と、前記第１の導電層
（８）と前記第２の導電層（２４）を反応させ、第３の
導電層（２５）を生成する工程と、前記第３の導電層
（２５）上部をエッチングして薄膜化させる工程と、未
反応の前記第２の導電層（２４）を除去する工程を有す
ることを特徴とする半導体装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、前記第１の導電層（８）の上の
第２の絶縁膜（１０）を除去して前記第１の導電層
（８）を露出させる工程と、前記第１の導電層（８）お
よび前記第２の絶縁膜（１０）全面を覆うように第２の
導電層（２４）を堆積する工程と、前記第１の導電層
（８）と前記第２の導電層（２４）を反応させ、第３の
導電層（２５）を生成する工程と、前記第３の導電層
（２５）上部をエッチングして薄膜化させる工程と、未
反応の前記第２の導電層（２４）を除去する工程を有す
ることを特徴とする半導体装置の製造方法が得られる。
【００３０】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（８）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、該第２の絶縁膜（１０）上にダ
ミー膜（２１）を堆積する工程と、前記第１の導電層
（８）上の前記ダミー膜（２１）および前記第２の絶縁
膜（１０）を除去し前記第１の導電層（８）を露出させ
る工程と、前記第１の導電層（８）の露出部をエッチン
グして前記第１の導電層（８）上部を除去して薄膜化す
る工程と、前記第１の導電層（８）、前記第２の絶縁膜
（１０）、および残りのダミー膜（２１）全面を覆うよ
うに第２の導電層（９）を堆積する工程と、該第２の導
電層（９）の前記第１の導電層上以外の部分を除去する
工程と、前記ダミー膜（２１）を除去する工程を有する
ことを特徴とする半導体装置の製造方法が得られる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、該第１
の絶縁膜（８）上に第１の導電層（８）を堆積する工程
と、前記第１の導電層（８）をパターニングする工程
と、前記第１の導電層（８）の周囲に第２の絶縁膜（１
０）を堆積する工程と、該第２の絶縁膜（１０）上にダ
ミー膜（２１）を堆積する工程と、前記第１の導電層
（８）上の前記ダミー膜（２１）および前記第２の絶縁
膜（１０）を除去し前記第１の導電層（８）を露出させ
る工程と、前記第１の導電層（８）の露出部をエッチン
グして前記第１の導電層（８）上部を除去して薄膜化す
る工程と、前記第１の導電層（８）、前記第２の絶縁膜
（１０）、および残りのダミー膜（２１）全面を覆うよ
うに第２の導電層（９）を堆積する工程と、該第２の導
電層（９）の前記第１の導電層上以外の部分を除去する
工程と、前記ダミー膜（２１）を除去する工程を有する
ことを特徴とする半導体装置の製造方法が得られる。
【００３１】又、本発明によれば、第１導電型の半導体
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、第１の
絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の絶縁膜（７）および前記第１の導電層（８）
上にダミー膜（２３）を形成する工程と、前記第１の導
電層（８）上の前記ダミー膜を除去して前記第１の導電
層（８）を露出させる工程と、前記第１の導電層（８）
の露出している部分をエッチングして該第１の導電層
（８）上部を除去して薄膜化する工程と、前記第１の導
電層（８）および前記ダミー膜（２３）の全面を覆うよ
うに第２の導電層（９）を堆積する工程と、前記第２の
導電層（９）の前記第１の導電層（８）上以外の部分を
除去する工程と、前記ダミー膜（２３）を除去する工程
を有することを特徴とする半導体装置の製造方法が得ら
れる。
基板表面に第２導電型の電荷転送領域（４）を形成する
工程と、第１の絶縁膜（７）を形成する工程と、第１の
絶縁膜（７）上に第１の導電層（８）を堆積する工程
と、該第１の導電層（８）をパターニングする工程と、
前記第１の絶縁膜（７）および前記第１の導電層（８）
上にダミー膜（２３）を形成する工程と、前記第１の導
電層（８）上の前記ダミー膜を除去して前記第１の導電
層（８）を露出させる工程と、前記第１の導電層（８）
の露出している部分をエッチングして該第１の導電層
（８）上部を除去して薄膜化する工程と、前記第１の導
電層（８）および前記ダミー膜（２３）の全面を覆うよ
うに第２の導電層（９）を堆積する工程と、前記第２の
導電層（９）の前記第１の導電層（８）上以外の部分を
除去する工程と、前記ダミー膜（２３）を除去する工程
を有することを特徴とする半導体装置の製造方法が得ら
れる。
【００３２】さらに、本発明によれば、前記第１の導電
層（８）上の前記ダミー膜（２３）を除去し前記第１の
導電層（８）を露出させる工程、または、前記第２の導
電層（９）の前記第１の導電層（８）上以外の部分を除
去する工程の少なくとも１つが、研磨法を用いているこ
とを特徴とする半導体装置の製造方法が得られる。
層（８）上の前記ダミー膜（２３）を除去し前記第１の
導電層（８）を露出させる工程、または、前記第２の導
電層（９）の前記第１の導電層（８）上以外の部分を除
去する工程の少なくとも１つが、研磨法を用いているこ
とを特徴とする半導体装置の製造方法が得られる。
【００３３】
【作用】本発明により金属膜を電荷結合素子の必要とす
るごく微細な形状に加工することができ、低抵抗化が達
成できる。
るごく微細な形状に加工することができ、低抵抗化が達
成できる。
【００３４】
【発明の実施の形態】以下、本発明の第１の実施の形態
について図１乃至図６を参照しながら説明する。本発明
の第１の実施の形態に係る固体撮像装置の平面図を図１
に、図１のＡ−Ａ′線断面図を図２に、Ｂ−Ｂ′線断面
図を図３に示す。図６中、（ａ）、（ｃ）、および
（ｅ）は図１のＡ−Ａ′線断面図であり、また（ｂ）、
（ｄ）、および（ｆ）はＢ−Ｂ′線断面図である。以
下、便宜上Ａ−Ａ′線断面図を横方向断面図と呼び、Ｂ
−Ｂ′線断面図を縦方向断面図と呼ぶ。
について図１乃至図６を参照しながら説明する。本発明
の第１の実施の形態に係る固体撮像装置の平面図を図１
に、図１のＡ−Ａ′線断面図を図２に、Ｂ−Ｂ′線断面
図を図３に示す。図６中、（ａ）、（ｃ）、および
（ｅ）は図１のＡ−Ａ′線断面図であり、また（ｂ）、
（ｄ）、および（ｆ）はＢ−Ｂ′線断面図である。以
下、便宜上Ａ−Ａ′線断面図を横方向断面図と呼び、Ｂ
−Ｂ′線断面図を縦方向断面図と呼ぶ。
【００３５】本実施の形態に係る半導体装置は、図２お
よび図３に示すように、シリコン基板１表面近傍に光電
変換領域５を有し、その横にＰウェル２を介して電荷転
送領域４を有し、またシリコン基板上にはゲート絶縁膜
７を有し、その上にポリシリコン膜８と金属膜９の２層
からなる電荷転送電極を有している。
よび図３に示すように、シリコン基板１表面近傍に光電
変換領域５を有し、その横にＰウェル２を介して電荷転
送領域４を有し、またシリコン基板上にはゲート絶縁膜
７を有し、その上にポリシリコン膜８と金属膜９の２層
からなる電荷転送電極を有している。
【００３６】次に、本実施の形態における半導体装置の
製造方法を図４〜図６を参照しながら説明する。図４お
よび図５において、Ｎ型シリコン基板１表面にＰ型不純
物を導入し、Ｐウェル２を形成する。次にＰ型の素子分
離領域３、Ｎ型の電荷転送領域４、Ｎ型の光電変換領域
５、Ｐ+ 領域６をそれぞれ不純物を導入して形成する。
製造方法を図４〜図６を参照しながら説明する。図４お
よび図５において、Ｎ型シリコン基板１表面にＰ型不純
物を導入し、Ｐウェル２を形成する。次にＰ型の素子分
離領域３、Ｎ型の電荷転送領域４、Ｎ型の光電変換領域
５、Ｐ+ 領域６をそれぞれ不純物を導入して形成する。
【００３７】次に、酸化膜、窒化膜の多層膜または単層
膜より成るゲート絶縁膜７を形成する。ゲート絶縁膜７
の膜厚は従来と同様に例えば５００〜１５００オングス
トローム程度を用いればよい。次にリンなどを含むポリ
シリコン膜８を例えば０．３〜０．８μｍ程度の膜厚に
堆積する。つぎにフォトレジストをマスクに、ポリシリ
コン膜８をパターニングする。このとき隣接するポリシ
リコン膜８の電極ギャップは例えば０．１〜０．３μｍ
程度がよく、このときに電荷転送領域４のポテンシャル
ギャップを解消するため、ギャップにボロンなどをイオ
ン注入してもよい。またこのとき、フォトレジストに替
え、フォトレジストでシリコン酸化膜などマスクを一旦
パターニングしてからこれをマスクにポリシリコン膜８
のエッチングを行ってもよい。またこのハードマスクを
パターニング後に、膜堆積−エッチバックを行い側壁部
に膜を残しこれによりパターンの幅を狭くしてもよい。
膜より成るゲート絶縁膜７を形成する。ゲート絶縁膜７
の膜厚は従来と同様に例えば５００〜１５００オングス
トローム程度を用いればよい。次にリンなどを含むポリ
シリコン膜８を例えば０．３〜０．８μｍ程度の膜厚に
堆積する。つぎにフォトレジストをマスクに、ポリシリ
コン膜８をパターニングする。このとき隣接するポリシ
リコン膜８の電極ギャップは例えば０．１〜０．３μｍ
程度がよく、このときに電荷転送領域４のポテンシャル
ギャップを解消するため、ギャップにボロンなどをイオ
ン注入してもよい。またこのとき、フォトレジストに替
え、フォトレジストでシリコン酸化膜などマスクを一旦
パターニングしてからこれをマスクにポリシリコン膜８
のエッチングを行ってもよい。またこのハードマスクを
パターニング後に、膜堆積−エッチバックを行い側壁部
に膜を残しこれによりパターンの幅を狭くしてもよい。
【００３８】図４および図５に示すように、絶縁膜１０
をゲート絶縁膜７およびポリシリコン膜８の全面を覆う
ように堆積する。この絶縁膜１０はシリコン酸化膜やシ
リコン窒化膜などで、膜厚はポリシリコン膜８からなる
電荷転送電極のギャップが埋設できる膜厚がよい。
をゲート絶縁膜７およびポリシリコン膜８の全面を覆う
ように堆積する。この絶縁膜１０はシリコン酸化膜やシ
リコン窒化膜などで、膜厚はポリシリコン膜８からなる
電荷転送電極のギャップが埋設できる膜厚がよい。
【００３９】次に、ＣＭＰ（ケミカル・メカニカル・ポ
リッシング）法により、図４および図５中の破線の位置
までポリシリコン膜８上の絶縁膜１０を除去し、ポリシ
リコン膜８を露出させる。このときの状態を図６
（ａ），（ｂ）に示す。
リッシング）法により、図４および図５中の破線の位置
までポリシリコン膜８上の絶縁膜１０を除去し、ポリシ
リコン膜８を露出させる。このときの状態を図６
（ａ），（ｂ）に示す。
【００４０】次に、希硝酸溶液などで露出しているポリ
シリコン膜８の上部をエッチングする。このときポリシ
リコン膜８のギャップ２２およびパターン周辺の絶縁膜
１０は希硝酸でエッチングされないのでそのまま残る。
このエッチング量が多いほど金属膜９が厚くなって層抵
抗を低減できるが、ポリシリコン膜８の残膜厚が薄くな
る。ポリシリコンの残膜厚の一例として２５００オング
ストローム、エッチング量を３５００オングストローム
という値を例示しておく。このときの状態を図６
（ｃ），（ｄ）に示す。
シリコン膜８の上部をエッチングする。このときポリシ
リコン膜８のギャップ２２およびパターン周辺の絶縁膜
１０は希硝酸でエッチングされないのでそのまま残る。
このエッチング量が多いほど金属膜９が厚くなって層抵
抗を低減できるが、ポリシリコン膜８の残膜厚が薄くな
る。ポリシリコンの残膜厚の一例として２５００オング
ストローム、エッチング量を３５００オングストローム
という値を例示しておく。このときの状態を図６
（ｃ），（ｄ）に示す。
【００４１】次に、ポリシリコン膜８の露出している部
分にタングステンなどの金属を選択成長させ金属膜９を
堆積する。金属膜９は選択成長するものであれば、それ
以外を用いてもよい。このとき、ポリシリコン膜８のパ
ターン周囲に沿って絶縁膜１０が壁状に存在するため、
金属膜９の上面が絶縁膜１０の頭部よりも低ければ、隣
接する電荷転送電極とは絶縁が保たれる。このときの状
態を図６（ｅ），（ｆ）に示す。次に、シリコン酸化膜
などの絶縁膜１１を堆積し、つぎにタングステンやアル
ミニウムなどの遮光膜１２を堆積し、フォトレジストを
マスクに開口部１３を形成し、図１に示した半導体装置
が完成する。この場合、金属膜９は例えば膜厚が０．４
μｍの場合、アルミならば数十ｍΩ、タングステンなら
ば数百ｍΩ程度とポリシリコンの数十Ωに比べ遥かに低
いため、電荷転送電極の直列寄生抵抗を大幅に低減する
ことができる。 次に、本発明の第２の実施の形態につ
いて図３を参照して説明する。本実施の形態は、ポリシ
リコン膜８上の絶縁膜１０の除去を上記した第１の実施
の形態におけるＣＭＰ法に代えて、エッチバック法を用
いていたものである。本実施の形態における半導体装置
の製造方法は、絶縁膜１０の堆積（図４および図５）ま
では上記した第１の実施の形態と同様である。
分にタングステンなどの金属を選択成長させ金属膜９を
堆積する。金属膜９は選択成長するものであれば、それ
以外を用いてもよい。このとき、ポリシリコン膜８のパ
ターン周囲に沿って絶縁膜１０が壁状に存在するため、
金属膜９の上面が絶縁膜１０の頭部よりも低ければ、隣
接する電荷転送電極とは絶縁が保たれる。このときの状
態を図６（ｅ），（ｆ）に示す。次に、シリコン酸化膜
などの絶縁膜１１を堆積し、つぎにタングステンやアル
ミニウムなどの遮光膜１２を堆積し、フォトレジストを
マスクに開口部１３を形成し、図１に示した半導体装置
が完成する。この場合、金属膜９は例えば膜厚が０．４
μｍの場合、アルミならば数十ｍΩ、タングステンなら
ば数百ｍΩ程度とポリシリコンの数十Ωに比べ遥かに低
いため、電荷転送電極の直列寄生抵抗を大幅に低減する
ことができる。 次に、本発明の第２の実施の形態につ
いて図３を参照して説明する。本実施の形態は、ポリシ
リコン膜８上の絶縁膜１０の除去を上記した第１の実施
の形態におけるＣＭＰ法に代えて、エッチバック法を用
いていたものである。本実施の形態における半導体装置
の製造方法は、絶縁膜１０の堆積（図４および図５）ま
では上記した第１の実施の形態と同様である。
【００４２】次に、異方性エッチングにより絶縁膜１０
をエッチングする。エッチング量はポリシリコン膜８上
の絶縁膜１０が完全に除去され、ポリシリコン膜８の周
囲の絶縁膜１０が残存する程度がよい。実際にエッチン
グを行う場合には、エッチング速度がウェハ面内、ウェ
ハ間、バッチ間でばらつきを生ずるため、その様な場合
もポリシリコン膜８上の絶縁膜１０が完全に除去されな
ければならない。したがって、ポリシリコン膜８上の絶
縁膜１０が無くなった後も、ある程度オーバーエッチを
かける必要がある。
をエッチングする。エッチング量はポリシリコン膜８上
の絶縁膜１０が完全に除去され、ポリシリコン膜８の周
囲の絶縁膜１０が残存する程度がよい。実際にエッチン
グを行う場合には、エッチング速度がウェハ面内、ウェ
ハ間、バッチ間でばらつきを生ずるため、その様な場合
もポリシリコン膜８上の絶縁膜１０が完全に除去されな
ければならない。したがって、ポリシリコン膜８上の絶
縁膜１０が無くなった後も、ある程度オーバーエッチを
かける必要がある。
【００４３】このときゲート絶縁膜７の上部がエッチン
グされゲート絶縁膜７の膜厚が減少する。ゲート絶縁膜
７と絶縁膜１０とで異なるもの、たとえば、シリコン酸
化膜とシリコン窒化膜をもちいれば、エッチングの選択
比つけることができ、絶縁膜１０をエッチングしたとき
ゲート絶縁膜７の膜減り量を小さくすることができる。
このときの状態を図７（ａ），（ｂ）に示す。この後、
希硝酸溶液などで露出しているポリシリコン膜８の上部
をエッチングし図６（ｃ），（ｄ）に示すような形状を
つくる工程以降は上記した第１の実施の形態と同様であ
る。
グされゲート絶縁膜７の膜厚が減少する。ゲート絶縁膜
７と絶縁膜１０とで異なるもの、たとえば、シリコン酸
化膜とシリコン窒化膜をもちいれば、エッチングの選択
比つけることができ、絶縁膜１０をエッチングしたとき
ゲート絶縁膜７の膜減り量を小さくすることができる。
このときの状態を図７（ａ），（ｂ）に示す。この後、
希硝酸溶液などで露出しているポリシリコン膜８の上部
をエッチングし図６（ｃ），（ｄ）に示すような形状を
つくる工程以降は上記した第１の実施の形態と同様であ
る。
【００４４】次に、本発明の第３の実施の形態について
図８〜図１０を参照して説明する。本実施の形態は、電
荷転送電極を多層のポリシリコン膜（８，１４）を用い
た例である。この場合、上記した第１の実施の形態のと
きのように、電極間ギャップの０．２μｍ程度の細いパ
ターンをリソグラフィーにより形成する必要がないた
め、高性能な露光機が必要であったが、本実施の形態で
は最小ルールが０μｍ程度の露光機でも十分に使用する
ことができる。
図８〜図１０を参照して説明する。本実施の形態は、電
荷転送電極を多層のポリシリコン膜（８，１４）を用い
た例である。この場合、上記した第１の実施の形態のと
きのように、電極間ギャップの０．２μｍ程度の細いパ
ターンをリソグラフィーにより形成する必要がないた
め、高性能な露光機が必要であったが、本実施の形態で
は最小ルールが０μｍ程度の露光機でも十分に使用する
ことができる。
【００４５】図８、図９（ａ）〜（ｄ）は途中工程図で
あり、図８および図１０は平面図であり、図９（ａ），
（ｂ）はそれぞれ図８のＡ−Ａ′線断面図，Ｂ−Ｂ′線
断面図であり、また同様に図９（ｃ），（ｄ）はそれぞ
れ図１０のＡ−Ａ′線断面図，Ｂ−Ｂ′線断面図であ
る。本実施の形態は、電荷転送電極をポリシリコン層８
形成後に絶縁膜１０をポリシリコン層８の酸化またはＣ
ＶＤ酸化膜堆積などによって形成し、さらにポリシリコ
ン層１４を形成したものである。
あり、図８および図１０は平面図であり、図９（ａ），
（ｂ）はそれぞれ図８のＡ−Ａ′線断面図，Ｂ−Ｂ′線
断面図であり、また同様に図９（ｃ），（ｄ）はそれぞ
れ図１０のＡ−Ａ′線断面図，Ｂ−Ｂ′線断面図であ
る。本実施の形態は、電荷転送電極をポリシリコン層８
形成後に絶縁膜１０をポリシリコン層８の酸化またはＣ
ＶＤ酸化膜堆積などによって形成し、さらにポリシリコ
ン層１４を形成したものである。
【００４６】次に、本実施の形態に係る半導体装置の製
造方法を説明する。ゲート絶縁膜７の形成までは上記し
た第１の実施の形態と同じである。次にリンなどを含む
ポリシリコン膜８を例えば０．３〜０．８μｍ程度の膜
厚に堆積する。つぎにフォトレジストをマスクに、ポリ
シリコン膜８をパターニングする。つぎに、ポリシリコ
ン膜８の熱酸化またはＣＶＤ酸化膜の堆積により絶縁膜
１０を形成する。図８には熱酸化を用いたときの形状を
示す。絶縁膜１０の膜厚は例えば５００オングストロー
ム〜３０００オングストローム程度でこれはＣＣＤの動
作等を考えて決定すればよい。
造方法を説明する。ゲート絶縁膜７の形成までは上記し
た第１の実施の形態と同じである。次にリンなどを含む
ポリシリコン膜８を例えば０．３〜０．８μｍ程度の膜
厚に堆積する。つぎにフォトレジストをマスクに、ポリ
シリコン膜８をパターニングする。つぎに、ポリシリコ
ン膜８の熱酸化またはＣＶＤ酸化膜の堆積により絶縁膜
１０を形成する。図８には熱酸化を用いたときの形状を
示す。絶縁膜１０の膜厚は例えば５００オングストロー
ム〜３０００オングストローム程度でこれはＣＣＤの動
作等を考えて決定すればよい。
【００４７】次に、リンなどを含むポリシリコン膜１４
を例えば０．３〜０．８μｍ程度の膜厚に堆積する。つ
ぎにフォトレジストをマスクに、ポリシリコン膜１４を
パターニングする。このときの平面図を図８に、またそ
の断面図を図９（ａ），（ｂ）に示す。
を例えば０．３〜０．８μｍ程度の膜厚に堆積する。つ
ぎにフォトレジストをマスクに、ポリシリコン膜１４を
パターニングする。このときの平面図を図８に、またそ
の断面図を図９（ａ），（ｂ）に示す。
【００４８】次に、図９（ａ），（ｂ）中の点線で示し
たところまでＣＭＰ法により研削し、ポリシリコン膜８
上の絶縁膜１０を除去し、ポリシリコン膜８を露出させ
る。このときの平面を図１０に、またその断面図を図９
（ｃ），（ｄ）に示す。
たところまでＣＭＰ法により研削し、ポリシリコン膜８
上の絶縁膜１０を除去し、ポリシリコン膜８を露出させ
る。このときの平面を図１０に、またその断面図を図９
（ｃ），（ｄ）に示す。
【００４９】希硝酸溶液などで露出しているポリシリコ
ン膜８の上部をエッチングする工程以降の工程は上記し
た第１の実施の形態と同様である。電荷転送電極を多数
並べて電荷転送を行う場合、電荷転送電極間のギャップ
は通常０．４μｍ以下、好ましくは０．２μｍ以下に形
成される必要がある。ところが上記した第１の実施の形
態のように電荷転送電極間のギャップをホトリソグラフ
ィーとエッチングにより形成した場合、０．４μｍ以下
という非常に高性能な半導体製造装置と技術を必要とし
ていた。それに対して、本実施の形態の場合は半導体製
造装置の最小ルールが１μｍ程度であっても問題なく製
造することができる。尚、本実施の形態において、ＣＭ
Ｐ法を使用する代わりにポリシリコン膜１４を形成した
後に上記した第２の実施の形態のように絶縁膜１０のエ
ッチングにより形成してもよい。
ン膜８の上部をエッチングする工程以降の工程は上記し
た第１の実施の形態と同様である。電荷転送電極を多数
並べて電荷転送を行う場合、電荷転送電極間のギャップ
は通常０．４μｍ以下、好ましくは０．２μｍ以下に形
成される必要がある。ところが上記した第１の実施の形
態のように電荷転送電極間のギャップをホトリソグラフ
ィーとエッチングにより形成した場合、０．４μｍ以下
という非常に高性能な半導体製造装置と技術を必要とし
ていた。それに対して、本実施の形態の場合は半導体製
造装置の最小ルールが１μｍ程度であっても問題なく製
造することができる。尚、本実施の形態において、ＣＭ
Ｐ法を使用する代わりにポリシリコン膜１４を形成した
後に上記した第２の実施の形態のように絶縁膜１０のエ
ッチングにより形成してもよい。
【００５０】次に、本発明の第４の実施の形態について
図１１を参照しながら説明する。本実施の形態は、上記
した第１の実施の形態のポリシリコン膜８のエッチング
の制御性の向上を目的としたものである。あらかじめポ
リシリコン膜８とＢＳＧ膜１５とを堆積しておき、ＢＳ
Ｇ膜１５のみを除去する。これにより堆積したポリシリ
コン膜８の膜厚がそのまま最終膜厚となる。この工程は
上記した第２の実施の形態にも適用できる。図１１
（ａ），（ｃ），（ｅ）は横方向断面図であり、図１１
（ｂ），（ｄ），（ｆ）は縦方向断面図であり、本実施
の形態における製造方法を示した図である。
図１１を参照しながら説明する。本実施の形態は、上記
した第１の実施の形態のポリシリコン膜８のエッチング
の制御性の向上を目的としたものである。あらかじめポ
リシリコン膜８とＢＳＧ膜１５とを堆積しておき、ＢＳ
Ｇ膜１５のみを除去する。これにより堆積したポリシリ
コン膜８の膜厚がそのまま最終膜厚となる。この工程は
上記した第２の実施の形態にも適用できる。図１１
（ａ），（ｃ），（ｅ）は横方向断面図であり、図１１
（ｂ），（ｄ），（ｆ）は縦方向断面図であり、本実施
の形態における製造方法を示した図である。
【００５１】次に、上記した第４の実施の形態の製造方
法について述べる。ゲート絶縁膜７の形成までの工程は
上記した第１の実施の形態と同じである。ゲート絶縁膜
７を形成した後、リンなどを含むポリシリコン膜８を例
えば０．１〜０．４μｍ程度の膜厚に堆積する。次に、
ＢＳＧ膜１５を例えば厚さ０．２〜０．５μｍ程度に堆
積する。次にホトリソグラフィーによりＢＳＧ膜１５と
ポリシリコン膜８とをパターニングする。つぎに絶縁膜
１０を堆積する。このときの状態を図１１（ａ），
（ｂ）に示す。
法について述べる。ゲート絶縁膜７の形成までの工程は
上記した第１の実施の形態と同じである。ゲート絶縁膜
７を形成した後、リンなどを含むポリシリコン膜８を例
えば０．１〜０．４μｍ程度の膜厚に堆積する。次に、
ＢＳＧ膜１５を例えば厚さ０．２〜０．５μｍ程度に堆
積する。次にホトリソグラフィーによりＢＳＧ膜１５と
ポリシリコン膜８とをパターニングする。つぎに絶縁膜
１０を堆積する。このときの状態を図１１（ａ），
（ｂ）に示す。
【００５２】次に、ＣＭＰ法により図１１（ａ），
（ｂ）中の点線まで研削し、ＢＳＧ膜１５上の絶縁膜１
０を除去しＢＳＧ膜１５を露出させる。このときＣＭＰ
法に代えエッチングによりＢＳＧ膜１５を露出させても
よい。このときの状態を図１１（ｃ），（ｄ）に示す。
（ｂ）中の点線まで研削し、ＢＳＧ膜１５上の絶縁膜１
０を除去しＢＳＧ膜１５を露出させる。このときＣＭＰ
法に代えエッチングによりＢＳＧ膜１５を露出させても
よい。このときの状態を図１１（ｃ），（ｄ）に示す。
【００５３】次に、ＢＳＧ膜１５を気相ＨＦエッチング
により除去する。このときの状態を図１１（ｅ），
（ｆ）に示す。その後のポリシリコン膜８の露出してい
る部分にタングステンなどの金属を選択成長させる工程
以降の工程は上記した第１の実施の形態と同じである。
本実施の形態において、ＢＳＧ膜１５と気相ＨＦエッチ
ング法を用いたが、絶縁膜１０とポリシリコン膜８との
エッチング選択比のとれる材料があればそれを用いても
よい。
により除去する。このときの状態を図１１（ｅ），
（ｆ）に示す。その後のポリシリコン膜８の露出してい
る部分にタングステンなどの金属を選択成長させる工程
以降の工程は上記した第１の実施の形態と同じである。
本実施の形態において、ＢＳＧ膜１５と気相ＨＦエッチ
ング法を用いたが、絶縁膜１０とポリシリコン膜８との
エッチング選択比のとれる材料があればそれを用いても
よい。
【００５４】次に、本発明の第５の実施の形態について
図１２を参照しながら説明する。本実施の形態は、上記
した第４の実施の形態と同様にポリシリコン膜８の膜厚
制御性の向上を目的としたものである。また本実施の形
態は上記した第２の実施の形態にも適用できる。図１２
（ａ），（ｃ），（ｅ）は横方向断面図であり、図１２
（ｂ），（ｄ），（ｆ）は縦方向断面図であり、本実施
の形態における製造方法を示した図である。ゲート絶縁
膜７の形成までは本実施の形態と同じである。
図１２を参照しながら説明する。本実施の形態は、上記
した第４の実施の形態と同様にポリシリコン膜８の膜厚
制御性の向上を目的としたものである。また本実施の形
態は上記した第２の実施の形態にも適用できる。図１２
（ａ），（ｃ），（ｅ）は横方向断面図であり、図１２
（ｂ），（ｄ），（ｆ）は縦方向断面図であり、本実施
の形態における製造方法を示した図である。ゲート絶縁
膜７の形成までは本実施の形態と同じである。
【００５５】まず、リンなどを含むポリシリコン膜８を
例えば０．１〜０．４μｍ程度の膜厚に堆積する。次に
膜１６と膜１７を形成する。つぎにホトリソグラフィー
により膜１７、膜１６、ポリシリコン膜８とをパターニ
ングする。つぎに絶縁膜１０を堆積する。このときの状
態を図１２（ａ），（ｂ）に示す。
例えば０．１〜０．４μｍ程度の膜厚に堆積する。次に
膜１６と膜１７を形成する。つぎにホトリソグラフィー
により膜１７、膜１６、ポリシリコン膜８とをパターニ
ングする。つぎに絶縁膜１０を堆積する。このときの状
態を図１２（ａ），（ｂ）に示す。
【００５６】次に、ＣＭＰ法により図１２（ａ），
（ｂ）中の点線まで研削し、膜１７上の絶縁膜１０を除
去し膜１７を露出させる。このときＣＭＰ法に代えエッ
チングにより膜１７を露出させてもよい。このときの状
態を図１２（ｃ），（ｄ）に示す。
（ｂ）中の点線まで研削し、膜１７上の絶縁膜１０を除
去し膜１７を露出させる。このときＣＭＰ法に代えエッ
チングにより膜１７を露出させてもよい。このときの状
態を図１２（ｃ），（ｄ）に示す。
【００５７】次に、膜１７をエッチングにより除去す
る。このときの状態を図１２（ｅ），（ｆ）に示す。次
に、膜１６を除去する。次のポリシリコン膜８の露出し
ている部分にタングステンなどの金属を選択成長させる
工程以降は実施の形態１と同様である。
る。このときの状態を図１２（ｅ），（ｆ）に示す。次
に、膜１６を除去する。次のポリシリコン膜８の露出し
ている部分にタングステンなどの金属を選択成長させる
工程以降は実施の形態１と同様である。
【００５８】本実施の形態において、膜１７をエッチン
グする際に、絶縁膜１０がエッチングされない材料の組
み合わせを選べばよい。ここで、膜１７にはポリシリコ
ンが、絶縁膜１０にはシリコン酸化膜が一例として上げ
られる。また膜１６は膜１７のエッチングに耐え、また
膜１７をエッチングする際にポリシリコン膜８や絶縁膜
１０の損傷が少ないことが必要である。具体的には、膜
１６は５０Ａ以下のごく薄いシリコン酸化膜が一例にあ
げられ、膜１６の除去は希フッ酸溶液でごく短時間で行
えば絶縁膜１０の損傷はごく小さく済ますことができ
る。
グする際に、絶縁膜１０がエッチングされない材料の組
み合わせを選べばよい。ここで、膜１７にはポリシリコ
ンが、絶縁膜１０にはシリコン酸化膜が一例として上げ
られる。また膜１６は膜１７のエッチングに耐え、また
膜１７をエッチングする際にポリシリコン膜８や絶縁膜
１０の損傷が少ないことが必要である。具体的には、膜
１６は５０Ａ以下のごく薄いシリコン酸化膜が一例にあ
げられ、膜１６の除去は希フッ酸溶液でごく短時間で行
えば絶縁膜１０の損傷はごく小さく済ますことができ
る。
【００５９】次に、本発明の第６の実施の形態について
図１３を参照しながら説明する。本実施の形態では、液
層酸化膜成長法により絶縁膜１８を形成する上記した第
１乃至第３の実施の形態に対して、選択液層成長法（Ｌ
ＰＤ法）によりシリコン酸化物１８を形成する。図１３
（ａ），（ｃ），（ｅ）は横方向断面図、図１３
（ｂ），（ｄ），（ｆ）は縦方向断面図を示す。
図１３を参照しながら説明する。本実施の形態では、液
層酸化膜成長法により絶縁膜１８を形成する上記した第
１乃至第３の実施の形態に対して、選択液層成長法（Ｌ
ＰＤ法）によりシリコン酸化物１８を形成する。図１３
（ａ），（ｃ），（ｅ）は横方向断面図、図１３
（ｂ），（ｄ），（ｆ）は縦方向断面図を示す。
【００６０】Ｐ+ 領域６の形成までは上記した第１の実
施の形態と同じであるのでここでは説明を省略する。次
に、ゲート絶縁膜７を形成する。次に、ポリシリコン膜
８を形成しパターニングする。次に、シリコン酸化膜よ
りなる絶縁膜１０を形成する。このときの状態を図１３
（ａ），（ｂ）に示す。
施の形態と同じであるのでここでは説明を省略する。次
に、ゲート絶縁膜７を形成する。次に、ポリシリコン膜
８を形成しパターニングする。次に、シリコン酸化膜よ
りなる絶縁膜１０を形成する。このときの状態を図１３
（ａ），（ｂ）に示す。
【００６１】次に、等方性エッチング法によりポリシリ
コン膜８の側壁部の絶縁膜１０を残した上でゲート膜７
とポリシリコン膜８上の絶縁膜１０をエッチングする。
このときの状態を図１３（ｃ），（ｄ）に示す。次に、
選択液層成長法（ＬＰＤ法）により、絶縁膜１０の表面
にのみシリコン酸化物を堆積させ、ＬＰＤシリコン酸化
物１８を形成する。このときの状態を図１３（ｅ），
（ｆ）に示す。
コン膜８の側壁部の絶縁膜１０を残した上でゲート膜７
とポリシリコン膜８上の絶縁膜１０をエッチングする。
このときの状態を図１３（ｃ），（ｄ）に示す。次に、
選択液層成長法（ＬＰＤ法）により、絶縁膜１０の表面
にのみシリコン酸化物を堆積させ、ＬＰＤシリコン酸化
物１８を形成する。このときの状態を図１３（ｅ），
（ｆ）に示す。
【００６２】次に、ポリシリコン膜８の露出している部
分にタングステンなどの金属を選択成長させ金属膜９を
堆積する。尚、金属膜９は選択成長するものであれば、
それ以外を用いてもよい。このときの状態を図１３
（ｇ），（ｈ）に示す。これ以降の工程は上記した第１
の実施の形態と同じであるので説明を省略する。
分にタングステンなどの金属を選択成長させ金属膜９を
堆積する。尚、金属膜９は選択成長するものであれば、
それ以外を用いてもよい。このときの状態を図１３
（ｇ），（ｈ）に示す。これ以降の工程は上記した第１
の実施の形態と同じであるので説明を省略する。
【００６３】次に本発明の第７の実施の形態について図
１４を参照しながら説明する。図１４（ａ），（ｃ），
（ｅ），（ｇ）は横方向断面図であり、図１４（ｂ），
（ｄ），（ｆ），（ｈ）は縦方向断面図を示す。
１４を参照しながら説明する。図１４（ａ），（ｃ），
（ｅ），（ｇ）は横方向断面図であり、図１４（ｂ），
（ｄ），（ｆ），（ｈ）は縦方向断面図を示す。
【００６４】本実施の形態は、上記した第１乃至第６の
実施の形態と同様にポリシリコン膜８を露出させる。そ
の露出したポリシリコン膜８上に、金属膜１９を堆積
し、熱処理によりポリシリコン膜８と金属膜１９を反応
させシリサイド化する。次にエッチングにより未反応の
金属膜１９をエッチング除去することによりポリシリコ
ン膜８上に選択的に金属シリサイド膜２０を形成する。
これによって配線の低抵抗化が図れる。
実施の形態と同様にポリシリコン膜８を露出させる。そ
の露出したポリシリコン膜８上に、金属膜１９を堆積
し、熱処理によりポリシリコン膜８と金属膜１９を反応
させシリサイド化する。次にエッチングにより未反応の
金属膜１９をエッチング除去することによりポリシリコ
ン膜８上に選択的に金属シリサイド膜２０を形成する。
これによって配線の低抵抗化が図れる。
【００６５】以下、具体的に本実施の形態における製造
方法について述べる。まず、ＣＭＰ（ケミカル・メカニ
カル・ポリッシング）法により、ポリシリコン膜８上の
絶縁膜１０を除去し、ポリシリコン膜８を露出させる工
程までは上記した第１の実施の形態と同じである。次に
必要があればポリシリコン膜８の上面を僅かに希硝酸水
溶液などでエッチングする。このときの状態を図１４
（ａ），（ｂ）に示す。次に金属膜１９を堆積する。こ
のときの状態を図１４（ｃ），（ｄ）に示す。次に熱処
理を行い、金属膜１９とポリシリコン膜８とを反応さ
せ、金属シリサイド膜２０を形成する。このときの状態
を図１４（ｅ），（ｆ）に示す。次に、反応しなかった
金属膜１９をエッチングにより除去する。このときの状
態を図１４（ｇ），（ｈ）に示す。これ以降の工程は上
記した第１の実施の形態と同じであるので説明を省略す
る。
方法について述べる。まず、ＣＭＰ（ケミカル・メカニ
カル・ポリッシング）法により、ポリシリコン膜８上の
絶縁膜１０を除去し、ポリシリコン膜８を露出させる工
程までは上記した第１の実施の形態と同じである。次に
必要があればポリシリコン膜８の上面を僅かに希硝酸水
溶液などでエッチングする。このときの状態を図１４
（ａ），（ｂ）に示す。次に金属膜１９を堆積する。こ
のときの状態を図１４（ｃ），（ｄ）に示す。次に熱処
理を行い、金属膜１９とポリシリコン膜８とを反応さ
せ、金属シリサイド膜２０を形成する。このときの状態
を図１４（ｅ），（ｆ）に示す。次に、反応しなかった
金属膜１９をエッチングにより除去する。このときの状
態を図１４（ｇ），（ｈ）に示す。これ以降の工程は上
記した第１の実施の形態と同じであるので説明を省略す
る。
【００６６】本実施の形態において、金属膜１９は、例
えば白金またはチタンなど、金属膜１９のエッチングは
王水などによって行う。金属膜１９の膜厚は例えば１０
０オングストローム〜１０００オングストローム程度
で、シリサイド化後もポリシリコン膜８が十分に残って
いるようにする。
えば白金またはチタンなど、金属膜１９のエッチングは
王水などによって行う。金属膜１９の膜厚は例えば１０
０オングストローム〜１０００オングストローム程度
で、シリサイド化後もポリシリコン膜８が十分に残って
いるようにする。
【００６７】次に、本発明の第８の実施の形態について
図１５を参照して説明する。本実施の形態は転送電極が
ポリシリコン膜８とシリコン及び金属の化合物である金
属シリサイド膜２５からなる場合である。尚、ポリシリ
コン膜８がなく金属シリサイド膜２５の１層であっても
よい。本実施の形態は上記した第１の実施の形態の図６
（ａ），（ｂ）に示す工程まで同じである。この後、金
属膜２４を堆積する。このときの状態を図１５（ａ），
（ｂ）に示す。次に、熱処理により金属膜２４をそれと
接しているポリシリコン膜８と反応させ、金属シリサイ
ド膜２５に変換する。このとき絶縁膜１０の上に金属膜
２４がある部分では反応せずにそのまま金属として残
る。このときの状態を図１５（ｃ），（ｄ）に示す。次
に、未反応の金属膜２４をエッチング除去する。これに
よりポリシリコンが露出している部分に選択的に金属シ
リサイド膜２５を形成することができる。このときの状
態を図１５（ｅ），（ｆ）に示す。ここで、金属膜２４
は、例えば、白金、エッチング液として王水液の組み合
わせ、又はチタン膜、エッチング液として希フッ酸の組
み合わせなどがある。
図１５を参照して説明する。本実施の形態は転送電極が
ポリシリコン膜８とシリコン及び金属の化合物である金
属シリサイド膜２５からなる場合である。尚、ポリシリ
コン膜８がなく金属シリサイド膜２５の１層であっても
よい。本実施の形態は上記した第１の実施の形態の図６
（ａ），（ｂ）に示す工程まで同じである。この後、金
属膜２４を堆積する。このときの状態を図１５（ａ），
（ｂ）に示す。次に、熱処理により金属膜２４をそれと
接しているポリシリコン膜８と反応させ、金属シリサイ
ド膜２５に変換する。このとき絶縁膜１０の上に金属膜
２４がある部分では反応せずにそのまま金属として残
る。このときの状態を図１５（ｃ），（ｄ）に示す。次
に、未反応の金属膜２４をエッチング除去する。これに
よりポリシリコンが露出している部分に選択的に金属シ
リサイド膜２５を形成することができる。このときの状
態を図１５（ｅ），（ｆ）に示す。ここで、金属膜２４
は、例えば、白金、エッチング液として王水液の組み合
わせ、又はチタン膜、エッチング液として希フッ酸の組
み合わせなどがある。
【００６８】次に、本発明の第９及び第１０の実施の形
態を図１６を参照して説明する。図１６（ａ），（ｂ）
に示すように、上記した第９の実施の形態は、図６
（ａ），（ｂ）の状態で、ポリシリコン膜８の上部をエ
ッチングした場合である。この形状にすることにより、
電極間ショートの危険性を減らすことができる。上記し
た第１０の実施の形態は、図１５（ｅ），（ｆ）の状態
で金属シリサイド膜２５の上部をエッチングした場合で
ある。この場合も上記した第９の実施の形態と同様、電
極間ショートの危険性を減らすことができる。
態を図１６を参照して説明する。図１６（ａ），（ｂ）
に示すように、上記した第９の実施の形態は、図６
（ａ），（ｂ）の状態で、ポリシリコン膜８の上部をエ
ッチングした場合である。この形状にすることにより、
電極間ショートの危険性を減らすことができる。上記し
た第１０の実施の形態は、図１５（ｅ），（ｆ）の状態
で金属シリサイド膜２５の上部をエッチングした場合で
ある。この場合も上記した第９の実施の形態と同様、電
極間ショートの危険性を減らすことができる。
【００６９】次に本発明の第１１の実施の形態について
図１７及び図１８を参照しながら説明する。図１７
（ａ），（ｃ），（ｅ）、図１８（ａ），（ｃ），
（ｅ）は横方向断面図、図１７（ｂ），（ｄ），
（ｆ）、図１８（ｂ），（ｄ），（ｆ）は縦方向断面図
を示す。
図１７及び図１８を参照しながら説明する。図１７
（ａ），（ｃ），（ｅ）、図１８（ａ），（ｃ），
（ｅ）は横方向断面図、図１７（ｂ），（ｄ），
（ｆ）、図１８（ｂ），（ｄ），（ｆ）は縦方向断面図
を示す。
【００７０】本実施の形態は、全面に堆積したメタルを
ＣＭＰ法でポリシリコン膜８上にのみ残す際、フォトダ
イオード形成予定領域上にメタルが残らないように、あ
らかじめＢＳＧ膜２１などで埋め込んでおく方法であ
る。このＢＳＧ膜２１を除去し遮光膜を形成することに
より、遮光膜のすその位置が低くなり、スミヤを低減で
きる。
ＣＭＰ法でポリシリコン膜８上にのみ残す際、フォトダ
イオード形成予定領域上にメタルが残らないように、あ
らかじめＢＳＧ膜２１などで埋め込んでおく方法であ
る。このＢＳＧ膜２１を除去し遮光膜を形成することに
より、遮光膜のすその位置が低くなり、スミヤを低減で
きる。
【００７１】本実施の形態は絶縁膜１０の形成までは上
記した第１の実施の形態と同じである。絶縁膜１０の形
成した後、ＢＳＣ膜２１を絶縁膜１０上に堆積する。Ｂ
ＳＧ膜２１の厚さはポリシリコン膜８の厚さ以上が必要
で、好ましくはマージンを見込んで１．５〜２倍程度が
よい。このときの状態を図１７（ａ），（ｂ）に示す。
記した第１の実施の形態と同じである。絶縁膜１０の形
成した後、ＢＳＣ膜２１を絶縁膜１０上に堆積する。Ｂ
ＳＧ膜２１の厚さはポリシリコン膜８の厚さ以上が必要
で、好ましくはマージンを見込んで１．５〜２倍程度が
よい。このときの状態を図１７（ａ），（ｂ）に示す。
【００７２】次に、ＣＭＰ法により図１７（ａ），
（ｂ）の点線まで研削し、ポリシリコン膜８を露出さ
せ、またＢＳＧ膜２１をポリシリコン膜８のない凹部に
残す。このときの状態を図１７（ｃ），（ｄ）に示す。
次に、ポリシリコン膜８をエッチングにより薄膜化す
る。このときの状態を図１７（ｅ），（ｆ）に示す。次
に、金属膜９を堆積する。このときの状態を図１８
（ａ），（ｂ）に示す。次に、ＣＭＰ法により、図１８
（ａ），（ｂ）中の波線まで研削する。このときの状態
を図１８（ｃ），（ｄ）に示す。次に、ＢＳＧ膜２１を
気層フッ酸エッチング法によりエッチングする。このと
きの状態を図１８（ｅ），（ｆ）に示す。これ以降の工
程は上記した第１の実施の形態と同様であるので説明を
省略する。
（ｂ）の点線まで研削し、ポリシリコン膜８を露出さ
せ、またＢＳＧ膜２１をポリシリコン膜８のない凹部に
残す。このときの状態を図１７（ｃ），（ｄ）に示す。
次に、ポリシリコン膜８をエッチングにより薄膜化す
る。このときの状態を図１７（ｅ），（ｆ）に示す。次
に、金属膜９を堆積する。このときの状態を図１８
（ａ），（ｂ）に示す。次に、ＣＭＰ法により、図１８
（ａ），（ｂ）中の波線まで研削する。このときの状態
を図１８（ｃ），（ｄ）に示す。次に、ＢＳＧ膜２１を
気層フッ酸エッチング法によりエッチングする。このと
きの状態を図１８（ｅ），（ｆ）に示す。これ以降の工
程は上記した第１の実施の形態と同様であるので説明を
省略する。
【００７３】本実施の形態は、全面に堆積したメタルを
ＣＭＰ法でポリシリコン膜８上にのみ残す際、フォトダ
イオード形成予定領域上にメタルが残らないように、あ
らかじめ膜２３で埋め込んでおく方法である。この膜３
を除去し遮光膜を形成することにより、遮光膜のすその
位置が低くなり、スミヤを低減できる。
ＣＭＰ法でポリシリコン膜８上にのみ残す際、フォトダ
イオード形成予定領域上にメタルが残らないように、あ
らかじめ膜２３で埋め込んでおく方法である。この膜３
を除去し遮光膜を形成することにより、遮光膜のすその
位置が低くなり、スミヤを低減できる。
【００７４】次に本発明の第１２の実施の形態について
図１９及び図２０を参照しながら説明する。図１９
（ａ），（ｃ），（ｅ）、図２０（ａ），（ｃ），
（ｅ）は横方向断面図、図１９（ｂ），（ｄ），
（ｆ）、図２０（ｂ），（ｄ），（ｆ）は縦方向断面図
を示す。
図１９及び図２０を参照しながら説明する。図１９
（ａ），（ｃ），（ｅ）、図２０（ａ），（ｃ），
（ｅ）は横方向断面図、図１９（ｂ），（ｄ），
（ｆ）、図２０（ｂ），（ｄ），（ｆ）は縦方向断面図
を示す。
【００７５】ここで、ポリシリコン膜８の形成までは上
記した第１の実施の形態と同様である。ポリシリコン膜
８を形成した後は、膜２３を堆積する。膜２３の厚さは
ポリシリコン膜８の厚さ以上が必要で、好ましくはマー
ジンを見込んで１．５〜２倍程度がよい。このときの状
態を図１９（ａ），（ｂ）に示す。次に、ＣＭＰ法によ
り、図１９（ａ），（ｂ）の点線まで研削し、ポリシリ
コン膜８を露出させ、またＢＳＧ膜２１をポリシリコン
膜８のない凹部に残す。このときの状態を図１９
（ｃ），（ｄ）に示す。次に、ポリシリコン膜８をエッ
チングにより薄膜化する。このときの断面図を図１９
（ｅ），（ｆ）に示す。
記した第１の実施の形態と同様である。ポリシリコン膜
８を形成した後は、膜２３を堆積する。膜２３の厚さは
ポリシリコン膜８の厚さ以上が必要で、好ましくはマー
ジンを見込んで１．５〜２倍程度がよい。このときの状
態を図１９（ａ），（ｂ）に示す。次に、ＣＭＰ法によ
り、図１９（ａ），（ｂ）の点線まで研削し、ポリシリ
コン膜８を露出させ、またＢＳＧ膜２１をポリシリコン
膜８のない凹部に残す。このときの状態を図１９
（ｃ），（ｄ）に示す。次に、ポリシリコン膜８をエッ
チングにより薄膜化する。このときの断面図を図１９
（ｅ），（ｆ）に示す。
【００７６】次に、金属膜９を堆積する。このときの状
態を図２０（ａ），（ｂ）に示す。次に、例えばＣＭＰ
法により、図２０（ａ），（ｂ）中の点線まで研削す
る。このときの状態を図２０（ｃ），（ｄ）に示す。次
に、膜２３を除去すると共に、図９（ａ），（ｂ）中の
点線で示したところまでＣＭＰ法により研削し、金属膜
９上の絶縁膜１０を除去し、金属膜９を露出させる。。
このときの状態を図２０（ｅ），（ｆ）に示す。これ以
降の工程は上記した第１の実施の形態と同様であるので
説明を省略する。
態を図２０（ａ），（ｂ）に示す。次に、例えばＣＭＰ
法により、図２０（ａ），（ｂ）中の点線まで研削す
る。このときの状態を図２０（ｃ），（ｄ）に示す。次
に、膜２３を除去すると共に、図９（ａ），（ｂ）中の
点線で示したところまでＣＭＰ法により研削し、金属膜
９上の絶縁膜１０を除去し、金属膜９を露出させる。。
このときの状態を図２０（ｅ），（ｆ）に示す。これ以
降の工程は上記した第１の実施の形態と同様であるので
説明を省略する。
【００７７】膜２３はポリシリコン膜８のエッチングの
際に耐性がある。また膜２３のエッチングのときにポリ
シリコン膜８と金属膜９を損傷しないことが必要であ
る。例えば、ゲート絶縁膜にシリコン窒化膜、膜２３に
シリコン酸化膜を用い、ポリシリコン膜８のエッチング
に希硝酸水溶液を、また膜２３のエッチングに希フッ酸
水溶液を用いればよい。
際に耐性がある。また膜２３のエッチングのときにポリ
シリコン膜８と金属膜９を損傷しないことが必要であ
る。例えば、ゲート絶縁膜にシリコン窒化膜、膜２３に
シリコン酸化膜を用い、ポリシリコン膜８のエッチング
に希硝酸水溶液を、また膜２３のエッチングに希フッ酸
水溶液を用いればよい。
【００７８】またポリシリコン膜８薄膜化のときに、実
施の形態４または５の手法を用いてもよい。また、実施
の形態ではＣＣＤ型固体撮像素子を例に説明したが、そ
れ以外のＣＣＤデバイスや半導体装置にも適用できるこ
とは言うまでもない。
施の形態４または５の手法を用いてもよい。また、実施
の形態ではＣＣＤ型固体撮像素子を例に説明したが、そ
れ以外のＣＣＤデバイスや半導体装置にも適用できるこ
とは言うまでもない。
【００７９】
【発明の効果】本発明により金属膜を電荷結合素子の必
要とするごく微細な形状に加工することができ、低抵抗
化が達成できる。
要とするごく微細な形状に加工することができ、低抵抗
化が達成できる。
【図１】第１の実施の形態における半導体装置の平面図
である。
である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】図１のＢ−Ｂ′線断面図である。
【図４】第１の実施の形態の途中工程における横方向断
面図である。
面図である。
【図５】第１の実施の形態の途中工程における縦方向断
面図である。
面図である。
【図６】第１の実施の形態における半導体装置の製造方
法を説明する工程断面図である。
法を説明する工程断面図である。
【図７】第２の実施の形態における半導体装置の構造を
示す断面図である。
示す断面図である。
【図８】第３の実施の形態の半導体装置の途中工程にお
ける平面図である。
ける平面図である。
【図９】第３の実施の形態の半導体装置の途中工程にお
ける断面図である。
ける断面図である。
【図１０】第３の実施の形態の半導体装置の途中工程に
おける平面図である。
おける平面図である。
【図１１】第４の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１２】第５の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１３】第６の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１４】第７の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１５】第８の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１６】第９の実施の形態の半導体装置の途中工程に
おける断面図である。
おける断面図である。
【図１７】第１０の実施の形態の半導体装置の途中工程
における断面図である。
における断面図である。
【図１８】第１１の実施の形態の半導体装置の途中工程
における断面図である。
における断面図である。
【図１９】第１２の実施の形態の半導体装置の途中工程
における断面図である。
における断面図である。
【図２０】第１２の実施の形態の半導体装置の途中工程
における断面図である。
における断面図である。
【図２１】従来の半導体装置の一実施例を示した平面図
である。
である。
【図２２】図２１のＡ−Ａ′線断面図である。
【図２３】図２１のＢ−Ｂ′線断面図である。
【図２４】従来の半導体装置の他の実施例を示した断面
図である。
図である。
１ Ｎ型シリコン基板 ２ Ｐウェル ３ 素子分離領域 ４ 電荷転送領域 ５ 光電変換領域 ６ Ｐ+ 領域 ７ ゲート絶縁膜 ８ ポリシリコン膜 ９ 金属膜 １０ 絶縁膜 １１ 絶縁膜 １２ 遮光膜 １３ 開口部 １４ ポリシリコン膜 １５ ＢＳＧ膜 １６ 膜 １７ 膜 １８ ＬＰＤシリコン酸化物 １９ 金属膜 ２０ 金属シリサイド膜 ２１ ＢＳＧ膜 ２２ ギャップ ２３ 膜
Claims (20)
- 【請求項１】 半導体基板上に第１の絶縁膜を有し、該
第１の絶縁膜上に多数の電荷転送電極を有する電荷結合
素子において、前記電荷転送電極が、第１の導電層と、
該第１の導電層よりも非抵抗の低い第２の導電層からな
り、隣接する前記電荷転送電極間に第２の絶縁膜よりな
る空隙を有することを特徴とする半導体装置。 - 【請求項２】 前記第１の導電層が不純物を含むシリコ
ンであることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２の絶縁膜の長手方向両端部は前
記第２の導電層よりも高いことを特徴とする請求項１又
は２記載の半導体装置。 - 【請求項４】 前記第１の絶縁膜上に液相成長シリコン
酸化膜を有することを特徴とする請求項１乃至３のいず
れか一つに記載の半導体装置。 - 【請求項５】 第１導電型の半導体基板表面に第２導電
型の電荷転送領域（４）を形成する工程と、第１の絶縁
膜（７）を形成する工程と、該第１の絶縁膜（７）上に
第１の導電層（８）を堆積する工程と、該第１の導電層
（８）をパターニングする工程と、前記第１の導電層
（７）上に第２の絶縁膜（１０）を堆積する工程と、前
記第１の絶縁膜（７）上の前記第２の絶縁膜（１０）を
除去し、前記第１の導電層（８）を露出させる工程と、
露出した前記第１の導電層（８）の上部をエッチング除
去する工程と、前記第１導電層（８）の露出している部
分に選択的に第２の導電層（９）を堆積する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１の導電層（８）上の前記第２の
絶縁膜（１０）の除去を研磨によって行うことを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第１の導電層（８）上の前記第２の
絶縁膜（１０）の除去を異方性エッチングによって行う
ことを特徴とする請求項５又は６記載の半導体装置の製
造方法。 - 【請求項８】 前記第１の導電層（８）が多結晶シリコ
ンで、また前記第２の導電層（９）がタングステンであ
ることを特徴とする請求項５乃至７のいずれか一つに記
載の半導体装置の製造方法。 - 【請求項９】 第１導電型の半導体基板表面に第２導電
型の電荷転送領域（４）を形成する工程と、第１の絶縁
膜（７）を形成する工程と、該第１の絶縁膜（７）上に
第１の導電層（８）を堆積する工程と、該第１の導電層
（８）をパターニングする工程と、前記第１の導電層
（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の絶縁膜（７）上に、かつ、前記各第１の
導電層間に、第３の導電層（１４）を堆積する工程と、
前記第３の導電層（１４）および前記第１の導電層
（８）上の前記第２の絶縁膜（１０）を除去して前記第
１の導電層（８）を露出させる工程と、露出した前記第
１の導電層の上部をエッチング除去する工程と、前記第
１導電層の露出している部分に選択的に第２の導電層
（９）を堆積する工程を有することを特徴とする半導体
装置の製造方法。 - 【請求項１０】 前記第３の導電層（１４）および前記
第２の絶縁膜（１０）の除去を研磨法により行うことを
特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（７）上
に第１の導電層（８）を堆積する工程と、該第１の導電
層（８）上に第１のダミー膜（１５）を堆積する工程
と、前記第１のダミー膜（１５）および前記第１の導電
層（８）をパターニングする工程と、前記第１の導電層
（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の導電層（８）上の第２の絶縁膜（１０）
を除去して前記第１のダミー膜（１５）を露出させる工
程と、露出した前記第１のダミー膜（１５）をエッチン
グ除去する工程と、前記第１の導電層（８）の露出して
いる部分に第２の導電層（９）を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記第１のダミー膜（１５）がＢＳＧ
膜であり、前記第１のダミー膜（１５）の除去に気相フ
ッ酸エッチング法を用いることを特徴とする請求項１１
記載の半導体装置の製造方法。 - 【請求項１３】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（７）上
に第１の導電層（８）を堆積する工程と、該第１の導電
層（８）上に第１のダミー膜（１６）を堆積する工程
と、該第１のダミー膜（１６）上に第２のダミー膜（１
７）を形成する工程と、前記第１のダミー膜（１６）、
前記第２のダミー膜（１７）、および前記第１の導電層
（８）をパターニングする工程と、前記第１の導電層
（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の導電層（８）の上の第２の絶縁膜（１
０）を除去して前記第２のダミー膜（１７）を露出させ
る工程と、露出した前記第２のダミー膜（１７）をエッ
チング除去する工程と、前記第１のダミー膜（１６）を
エッチング除去して前記第１の導電層（８）を露出させ
る工程と、該第１の導電層（８）の露出している部分に
第２の導電層（１０）を形成する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項１４】 前記第１のダミー膜（１７）がシリコ
ン酸化膜であって、前記第２のダミー膜（１６）がポリ
シリコンであることを特徴とする請求項１３記載の半導
体装置の製造方法。 - 【請求項１５】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（７）上
に第１の導電層（８）を堆積する工程と、該第１の導電
層（８）をパターニングする工程と、前記第１の導電層
（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の導電層（８）の上の第２の絶縁膜（１
０）を除去して前記第１の導電層（８）を露出させる工
程と、前記第２の絶縁膜（１０）上にシリコン酸化膜を
選択的に液層成長させる工程と、前記第１の導電層
（８）の露出している部分に第２の導電層（９）を堆積
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項１６】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（７）上
に第１の導電層（８）を堆積する工程と、前記第１の導
電層（８）をパターニングする工程と、前記第１の導電
層（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の導電層（８）上の前記第２の絶縁膜（１
０）を除去して前記第１の導電層（８）を露出させる工
程と、前記第１の導電層（８）および前記第２の絶縁膜
（１０）全面を覆うように第２の導電層（９）を堆積す
る工程と、前記第２の導電層（２４）と前記第１の導電
層（８）とを熱処理によって反応させ、第３の導電層
（２５）を生成する工程と、未反応の前記第２の導電層
（２４）を除去する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項１７】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（７）上
に第１の導電層（８）を堆積する工程と、前記第１の導
電層（８）をパターニングする工程と、前記第１の導電
層（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、前記第１の導電層（８）の上の第２の絶縁膜（１
０）を除去して前記第１の導電層（８）を露出させる工
程と、前記第１の導電層（８）および前記第２の絶縁膜
（１０）全面を覆うように第２の導電層（２４）を堆積
する工程と、前記第１の導電層（８）と前記第２の導電
層（２４）を反応させ、第３の導電層（２５）を生成す
る工程と、前記第３の導電層（２５）上部をエッチング
して薄膜化させる工程と、未反応の前記第２の導電層
（２４）を除去する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項１８】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、該第１の絶縁膜（８）上
に第１の導電層（８）を堆積する工程と、前記第１の導
電層（８）をパターニングする工程と、前記第１の導電
層（８）の周囲に第２の絶縁膜（１０）を堆積する工程
と、該第２の絶縁膜（１０）上にダミー膜（２１）を堆
積する工程と、前記第１の導電層（８）上の前記ダミー
膜（２１）および前記第２の絶縁膜（１０）を除去し前
記第１の導電層（８）を露出させる工程と、前記第１の
導電層（８）の露出部をエッチングして前記第１の導電
層（８）上部を除去して薄膜化する工程と、前記第１の
導電層（８）、前記第２の絶縁膜（１０）、および残り
のダミー膜（２１）全面を覆うように第２の導電層
（９）を堆積する工程と、該第２の導電層（９）の前記
第１の導電層上以外の部分を除去する工程と、前記ダミ
ー膜（２１）を除去する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項１９】 第１導電型の半導体基板表面に第２導
電型の電荷転送領域（４）を形成する工程と、第１の絶
縁膜（７）を形成する工程と、第１の絶縁膜（７）上に
第１の導電層（８）を堆積する工程と、該第１の導電層
（８）をパターニングする工程と、前記第１の絶縁膜
（７）および前記第１の導電層（８）上にダミー膜（２
３）を形成する工程と、前記第１の導電層（８）上の前
記ダミー膜を除去して前記第１の導電層（８）を露出さ
せる工程と、前記第１の導電層（８）の露出している部
分をエッチングして該第１の導電層（８）上部を除去し
て薄膜化する工程と、前記第１の導電層（８）および前
記ダミー膜（２３）の全面を覆うように第２の導電層
（９）を堆積する工程と、前記第２の導電層（９）の前
記第１の導電層（８）上以外の部分を除去する工程と、
前記ダミー膜（２３）を除去する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項２０】 前記第１の導電層（８）上の前記ダミ
ー膜（２３）を除去し前記第１の導電層（８）を露出さ
せる工程、または、前記第２の導電層（９）の前記第１
の導電層（８）上以外の部分を除去する工程の少なくと
も１つが、研磨法を用いていることを特徴とする請求項
１８又は１９記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP19668897A JP3204169B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置の製造方法 |
| KR1019980029708A KR100313200B1 (ko) | 1997-07-23 | 1998-07-23 | 이중구조의전하전송전극들을구비한ccd형고체촬상소자의제조방법 |
| US09/120,466 US6194749B1 (en) | 1997-07-23 | 1998-07-23 | CCD type solid state image pickup device having double-structured charge transfer electrodes |
| US09/635,336 US6312970B1 (en) | 1997-07-23 | 2000-08-09 | Fabrication of CCD type solid state image pickup device having double-structured charge transfer electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19668897A JP3204169B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置の製造方法 |
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|---|---|
| JPH1140793A true JPH1140793A (ja) | 1999-02-12 |
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Family
ID=16361951
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|---|---|---|---|
| JP19668897A Expired - Fee Related JP3204169B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6194749B1 (ja) |
| JP (1) | JP3204169B2 (ja) |
| KR (1) | KR100313200B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335801A (ja) * | 2003-05-08 | 2004-11-25 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| WO2009110047A1 (ja) * | 2008-03-06 | 2009-09-11 | パナソニック株式会社 | 固体撮像装置及びその製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196060A (ja) * | 1998-12-24 | 2000-07-14 | Nec Corp | 固体撮像装置およびその製造方法 |
| KR20020097181A (ko) * | 2000-02-22 | 2002-12-31 | 제노스펙트라 인코포레이티드 | 마이크로어레이 제작 기술 및 장치 |
| WO2001062378A2 (en) | 2000-02-22 | 2001-08-30 | Genospectra, Inc. | Microarray fabrication techniques and apparatus |
| US20040014102A1 (en) * | 2000-02-22 | 2004-01-22 | Shiping Chen | High density parallel printing of microarrays |
| US20030087309A1 (en) * | 2001-08-27 | 2003-05-08 | Shiping Chen | Desktop drug screening system |
| US20030124599A1 (en) * | 2001-11-14 | 2003-07-03 | Shiping Chen | Biochemical analysis system with combinatorial chemistry applications |
| US6830632B1 (en) | 2002-07-24 | 2004-12-14 | Lucas Milhaupt, Inc. | Flux cored preforms for brazing |
| JP4341421B2 (ja) | 2004-02-04 | 2009-10-07 | ソニー株式会社 | 固体撮像装置 |
| US8445944B2 (en) | 2004-02-04 | 2013-05-21 | Sony Corporation | Solid-state image pickup device |
| CN101600535B (zh) | 2006-12-11 | 2015-05-20 | 卢卡斯米尔霍特公司 | 低银和非银填充金属和合金以及相应的连接体系和方法 |
| JP5192277B2 (ja) * | 2008-04-14 | 2013-05-08 | シャープ株式会社 | 固体撮像装置の製造方法 |
| KR101084720B1 (ko) | 2009-03-18 | 2011-11-22 | 전남대학교산학협력단 | 3차원 입체 전자기 구동장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725872A (en) * | 1985-02-25 | 1988-02-16 | Tektronix, Inc. | Fast channel single phase buried channel CCD |
| JPH025440A (ja) * | 1988-06-22 | 1990-01-10 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
| JPH04147651A (ja) | 1990-04-02 | 1992-05-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR940009601B1 (ko) | 1991-09-14 | 1994-10-15 | 금성일렉트론 주식회사 | 전하전송장치의 제조방법 |
| JPH05114617A (ja) | 1991-10-21 | 1993-05-07 | Oki Electric Ind Co Ltd | 電荷結合素子 |
| JP3394308B2 (ja) | 1994-01-25 | 2003-04-07 | 株式会社日立製作所 | 固体撮像装置 |
| KR0136933B1 (ko) * | 1994-05-21 | 1998-04-24 | 문정환 | 씨씨디(ccd) 영상소자 및 제조방법 |
-
1997
- 1997-07-23 JP JP19668897A patent/JP3204169B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-23 US US09/120,466 patent/US6194749B1/en not_active Expired - Fee Related
- 1998-07-23 KR KR1019980029708A patent/KR100313200B1/ko not_active Expired - Fee Related
-
2000
- 2000-08-09 US US09/635,336 patent/US6312970B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335801A (ja) * | 2003-05-08 | 2004-11-25 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| WO2009110047A1 (ja) * | 2008-03-06 | 2009-09-11 | パナソニック株式会社 | 固体撮像装置及びその製造方法 |
| JP2009212442A (ja) * | 2008-03-06 | 2009-09-17 | Panasonic Corp | 固体撮像装置及びその製造方法 |
| US8314450B2 (en) | 2008-03-06 | 2012-11-20 | Panasonic Corporation | Solid-state imaging device and method for manufacturing same |
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