JPH1141100A - ディジタル・アナログ変換装置 - Google Patents
ディジタル・アナログ変換装置Info
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- JPH1141100A JPH1141100A JP9192952A JP19295297A JPH1141100A JP H1141100 A JPH1141100 A JP H1141100A JP 9192952 A JP9192952 A JP 9192952A JP 19295297 A JP19295297 A JP 19295297A JP H1141100 A JPH1141100 A JP H1141100A
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- Japan
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- digital
- signal
- input
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Abstract
(57)【要約】
【課題】 雑音が目だち易い小信号時のＳ／Ｎ比が向上
できるディジタル・アナログ変換装置を提供する。 【解決手段】 レベル検出器１８により、入力信号また
はオーバーサンプリングのためのディジタルフィルタ１
１の出力またはノイズシェーピングを施すノイズシェー
パ１２のいずれかの出力レベルを検出し、そのレベルが
所定値より小さいときには動作させるＤＡＣ１４の数を
減少させる。
できるディジタル・アナログ変換装置を提供する。 【解決手段】 レベル検出器１８により、入力信号また
はオーバーサンプリングのためのディジタルフィルタ１
１の出力またはノイズシェーピングを施すノイズシェー
パ１２のいずれかの出力レベルを検出し、そのレベルが
所定値より小さいときには動作させるＤＡＣ１４の数を
減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するディジタル・アナログ変換装置
に関するものである。
アナログ信号に変換するディジタル・アナログ変換装置
に関するものである。
【０００２】
【従来の技術】従来から、ディジタル信号を処理するデ
ィジタル機器には、入力されたディジタル信号をアナロ
グ信号に変換するディジタル・アナログ変換装置が広く
使用されている。
ィジタル機器には、入力されたディジタル信号をアナロ
グ信号に変換するディジタル・アナログ変換装置が広く
使用されている。
【０００３】このディジタル・アナログ変換装置として
は、ディジタル入力信号のサンプリング周波数よりも高
いサンプリング周波数でディジタル・アナログ変換を行
う、オーバーサンプリング型のディジタル・アナログ変
換装置があり、特開平５−３３５９６３号公報に記載さ
れたものが知られている。
は、ディジタル入力信号のサンプリング周波数よりも高
いサンプリング周波数でディジタル・アナログ変換を行
う、オーバーサンプリング型のディジタル・アナログ変
換装置があり、特開平５−３３５９６３号公報に記載さ
れたものが知られている。
【０００４】図２は従来のディジタル・アナログ変換装
置の構成を示すブロック図である。図２において、２０
はディジタル入力端子、２１はディジタルフィルタ（以
下、ＤＦとする）、２２はノイズシェーパ（以下、ＮＳ
とする）、２３はデコーダ（以下、ＤＥＣとする）、２
４は１ビットディジタル・アナログ変換器列（以下、Ｄ
ＡＣとする）、２５はアナログ加算器（Σ）、２６はデ
ィジタル・アナログ変換回路、２７はアナログ出力端子
である。
置の構成を示すブロック図である。図２において、２０
はディジタル入力端子、２１はディジタルフィルタ（以
下、ＤＦとする）、２２はノイズシェーパ（以下、ＮＳ
とする）、２３はデコーダ（以下、ＤＥＣとする）、２
４は１ビットディジタル・アナログ変換器列（以下、Ｄ
ＡＣとする）、２５はアナログ加算器（Σ）、２６はデ
ィジタル・アナログ変換回路、２７はアナログ出力端子
である。
【０００５】ＤＦ２１により、ディジタル入力端子２０
から入力されたディジタル信号に対して、そのサンプリ
ング周波数ｆｓをｎ倍（ｎ≧２であり、ここでは６４と
する）にした後、ＮＳ２２によって、ＤＦ２１から出力
されるディジタル信号に対して、その語長制限を行うと
ともにノイズの周波数特性を所定の特性に変化させる。
ここでは３次特性のＮＳ（ノイズシェーパ）とし、入力
Ｘに対する出力Ｙは（式１）で表されるものとする。
から入力されたディジタル信号に対して、そのサンプリ
ング周波数ｆｓをｎ倍（ｎ≧２であり、ここでは６４と
する）にした後、ＮＳ２２によって、ＤＦ２１から出力
されるディジタル信号に対して、その語長制限を行うと
ともにノイズの周波数特性を所定の特性に変化させる。
ここでは３次特性のＮＳ（ノイズシェーパ）とし、入力
Ｘに対する出力Ｙは（式１）で表されるものとする。
【０００６】
【数１】
【０００７】ＤＥＣ２３は、ＮＳ２２から出力されるデ
ィジタル信号に対応してｍ個の１ビット信号を出力する
ものであり、それらの信号はＤＡＣ２４へ出力される。
ＤＡＣ２４は、第１の１ビットディジタル・アナログ変
換器（ＤＡＣ−１）２４１から第ｍの１ビットディジタ
ル・アナログ変換器（ＤＡＣ−ｍ）２４４までの、全て
の均一なｍ個の１ビットディジタル・アナログ変換器で
構成され、出力されるｍ個のアナログ信号は、アナログ
加算器２５によって加算された後に、この装置のアナロ
グ信号としてアナログ出力端子２７から出力される。ま
た、ディジタル・アナログ変換回路２６は、ＤＡＣ２４
とアナログ加算器２５とで構成される。
ィジタル信号に対応してｍ個の１ビット信号を出力する
ものであり、それらの信号はＤＡＣ２４へ出力される。
ＤＡＣ２４は、第１の１ビットディジタル・アナログ変
換器（ＤＡＣ−１）２４１から第ｍの１ビットディジタ
ル・アナログ変換器（ＤＡＣ−ｍ）２４４までの、全て
の均一なｍ個の１ビットディジタル・アナログ変換器で
構成され、出力されるｍ個のアナログ信号は、アナログ
加算器２５によって加算された後に、この装置のアナロ
グ信号としてアナログ出力端子２７から出力される。ま
た、ディジタル・アナログ変換回路２６は、ＤＡＣ２４
とアナログ加算器２５とで構成される。
【０００８】図２のディジタル・アナログ変換装置は、
ＤＦ２１とＮＳ２２によりディジタル入力信号をサンプ
リング周波数６４ｆｓ，１１階調（１１ｐとする）のデ
ィジタル信号としたのちに、ＤＥＣ２３でｍ個の１ビッ
ト信号とし、さらにディジタル・アナログ変換回路２６
でアナログ信号に変換するものであり、ディジタル信号
をより高いサンプリング周波数でアナログ信号に変換す
るいわゆるオーバーサンプリング型のディジタル・アナ
ログ変換装置となっている。
ＤＦ２１とＮＳ２２によりディジタル入力信号をサンプ
リング周波数６４ｆｓ，１１階調（１１ｐとする）のデ
ィジタル信号としたのちに、ＤＥＣ２３でｍ個の１ビッ
ト信号とし、さらにディジタル・アナログ変換回路２６
でアナログ信号に変換するものであり、ディジタル信号
をより高いサンプリング周波数でアナログ信号に変換す
るいわゆるオーバーサンプリング型のディジタル・アナ
ログ変換装置となっている。
【０００９】図２のＤＥＣ２３の一構成例を図３に示
す。図３において、３０はポインタであり、入力信号の
累算値の剰余を出力するものである。３１はＲＯＭ（読
み出し専用メモリ）であり、入力信号を下位としポイン
タ３０の出力を上位とするアドレスに対応して、ｍビッ
トのデータを出力するものである。ここではｍ＝１０
（＝ｐ−１）とする。
す。図３において、３０はポインタであり、入力信号の
累算値の剰余を出力するものである。３１はＲＯＭ（読
み出し専用メモリ）であり、入力信号を下位としポイン
タ３０の出力を上位とするアドレスに対応して、ｍビッ
トのデータを出力するものである。ここではｍ＝１０
（＝ｐ−１）とする。
【００１０】図３に示すＤＥＣ２３の動作を以下に説明
する。まず、ポインタ３０は、図２のＮＳ２２から出力
される１１レベルの信号（０〜１０）を累算し、１０の
剰余を求め出力する。従って、その出力は０〜９の１０
通りとなる。
する。まず、ポインタ３０は、図２のＮＳ２２から出力
される１１レベルの信号（０〜１０）を累算し、１０の
剰余を求め出力する。従って、その出力は０〜９の１０
通りとなる。
【００１１】次に、入力信号を下位としポインタ３０の
出力信号を上位とするアドレスをＲＯＭ３１に入力し、
１０ビットのデータを得る。この１０ビットのデータ
は、１ビット信号１０個を表すものである。この時のア
ドレス（１０進数）とデータ（２進数）の関係を（表
１）に示す。
出力信号を上位とするアドレスをＲＯＭ３１に入力し、
１０ビットのデータを得る。この１０ビットのデータ
は、１ビット信号１０個を表すものである。この時のア
ドレス（１０進数）とデータ（２進数）の関係を（表
１）に示す。
【００１２】
【表１】
【００１３】（表１）を説明すると、１０ビットデータ
はアドレス下位即ち入力信号の数値が示すだけ“１”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス上位即ちポインタ３０
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。
はアドレス下位即ち入力信号の数値が示すだけ“１”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス上位即ちポインタ３０
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。
【００１４】（表１）のようにＲＯＭ３１を定義するこ
とにより、例えば（表２）のようにデータが出力され
る。
とにより、例えば（表２）のようにデータが出力され
る。
【００１５】
【表２】
【００１６】（表２）からも判るように、入力信号の数
値が示す数だけの“１”が１０ビットデータを巡回する
ように出力されており、このことは入力信号の数値と１
０ビットデータのうちの特定ビットとの相関が無いこと
を示している。このため１０ビットデータがそれぞれ接
続されるＤＡＣ２４の各出力間にバラツキがある場合で
も、信号帯域での歪やノイズの発生を小さくすることが
できる。
値が示す数だけの“１”が１０ビットデータを巡回する
ように出力されており、このことは入力信号の数値と１
０ビットデータのうちの特定ビットとの相関が無いこと
を示している。このため１０ビットデータがそれぞれ接
続されるＤＡＣ２４の各出力間にバラツキがある場合で
も、信号帯域での歪やノイズの発生を小さくすることが
できる。
【００１７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のディジタル・アナログ変換装置では、常に全
てのＤＡＣ−１〜ＤＡＣ−ｍが動作するようになってい
るため、各ＤＡＣの出力データが変化する際に生じるア
ナログ的な雑音レベルは小信号入力時でもほとんど変わ
らない。従って、小信号入力時には特に雑音が目だち、
実用上不利であるという問題点を有していた。
うな従来のディジタル・アナログ変換装置では、常に全
てのＤＡＣ−１〜ＤＡＣ−ｍが動作するようになってい
るため、各ＤＡＣの出力データが変化する際に生じるア
ナログ的な雑音レベルは小信号入力時でもほとんど変わ
らない。従って、小信号入力時には特に雑音が目だち、
実用上不利であるという問題点を有していた。
【００１８】本発明は、上記従来の問題点を解決するも
ので、各ＤＡＣの出力が変化するときに生じるスイッチ
ングノイズによる雑音の発生を抑えて、小信号入力時の
Ｓ／Ｎ比を向上することができるディジタル・アナログ
変換装置を提供する。
ので、各ＤＡＣの出力が変化するときに生じるスイッチ
ングノイズによる雑音の発生を抑えて、小信号入力時の
Ｓ／Ｎ比を向上することができるディジタル・アナログ
変換装置を提供する。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のディジタル・アナログ変換装置は、小信号
入力が続いた場合には、出力データの変化量が小さいこ
とを考慮して、必要な個数のＤＡＣのみを動作させ、他
のＤＡＣについてはそれらの出力を固定することを特徴
とする。
めに本発明のディジタル・アナログ変換装置は、小信号
入力が続いた場合には、出力データの変化量が小さいこ
とを考慮して、必要な個数のＤＡＣのみを動作させ、他
のＤＡＣについてはそれらの出力を固定することを特徴
とする。
【００２０】以上により、各ＤＡＣの出力が変化すると
きに生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
きに生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
【００２１】
【発明の実施の形態】本発明の請求項１に記載のディジ
タル・アナログ変換装置は、入力されたディジタル信号
のサンプリング周波数をｋ倍（ｋ≧２）にするディジタ
ルフィルタと、前記ディジタルフィルタの出力を入力と
し、語長制限とともにノイズの周波数特性を所定の特性
に変化させるノイズシェーパと、前記ノイズシェーパの
出力を入力とし、その入力の値に対応した１ビット信号
列に変換するデコーダと、入力信号または前記ディジタ
ルフィルタの出力信号または前記ノイズシェーパの出力
信号のいずれかのレベルを検出し、前記デコーダの出力
動作を制御するレベル検出手段と、前記デコーダの出力
をアナログ信号に変換する１ビットＤ／Ａ変換器列と、
前記１ビットＤ／Ａ変換器列の各アナログ出力を加算す
るアナログ加算器とを具備し、前記デコーダを、前記ノ
イズシェーパの出力の値に応じた数の１ビット信号を巡
回して出力するように構成し、前記レベル検出手段を、
入力信号または前記ディジタルフィルタの出力信号また
は前記ノイズシェーパの出力信号のいずれかのレベル
が、一定期間以上、設定されたレベル以下であることを
検出した時に、前記１ビットＤ／Ａ変換器列中の一部の
みが動作するように前記デコーダを制御するよう構成す
る。
タル・アナログ変換装置は、入力されたディジタル信号
のサンプリング周波数をｋ倍（ｋ≧２）にするディジタ
ルフィルタと、前記ディジタルフィルタの出力を入力と
し、語長制限とともにノイズの周波数特性を所定の特性
に変化させるノイズシェーパと、前記ノイズシェーパの
出力を入力とし、その入力の値に対応した１ビット信号
列に変換するデコーダと、入力信号または前記ディジタ
ルフィルタの出力信号または前記ノイズシェーパの出力
信号のいずれかのレベルを検出し、前記デコーダの出力
動作を制御するレベル検出手段と、前記デコーダの出力
をアナログ信号に変換する１ビットＤ／Ａ変換器列と、
前記１ビットＤ／Ａ変換器列の各アナログ出力を加算す
るアナログ加算器とを具備し、前記デコーダを、前記ノ
イズシェーパの出力の値に応じた数の１ビット信号を巡
回して出力するように構成し、前記レベル検出手段を、
入力信号または前記ディジタルフィルタの出力信号また
は前記ノイズシェーパの出力信号のいずれかのレベル
が、一定期間以上、設定されたレベル以下であることを
検出した時に、前記１ビットＤ／Ａ変換器列中の一部の
みが動作するように前記デコーダを制御するよう構成す
る。
【００２２】この構成によると、小信号入力が続いた場
合には、出力データの変化量が小さいことを考慮して、
必要な個数のＤＡＣのみを動作させ、他のＤＡＣについ
てはそれらの出力を固定する。
合には、出力データの変化量が小さいことを考慮して、
必要な個数のＤＡＣのみを動作させ、他のＤＡＣについ
てはそれらの出力を固定する。
【００２３】以下、本発明の実施の形態を示すディジタ
ル・アナログ変換装置について、図面を参照しながら具
体的に説明する。図１は本実施の形態のディジタル・ア
ナログ変換装置の構成を示すブロック図である。図１に
おいて、１０はディジタル入力端子、１１はディジタル
フィルタ、１２はノイズシェーパ、１３はデコーダ、１
４は１ビットＤ／Ａ変換器列（１ビットディジタル・ア
ナログ変換器列の略称）、１５はアナログ加算器
（Σ）、１６はＤ／Ａ変換回路（ディジタル・アナログ
変換回路の略称）、１７はアナログ出力端子、１８はレ
ベル検出手段としてのレベル検出器である。
ル・アナログ変換装置について、図面を参照しながら具
体的に説明する。図１は本実施の形態のディジタル・ア
ナログ変換装置の構成を示すブロック図である。図１に
おいて、１０はディジタル入力端子、１１はディジタル
フィルタ、１２はノイズシェーパ、１３はデコーダ、１
４は１ビットＤ／Ａ変換器列（１ビットディジタル・ア
ナログ変換器列の略称）、１５はアナログ加算器
（Σ）、１６はＤ／Ａ変換回路（ディジタル・アナログ
変換回路の略称）、１７はアナログ出力端子、１８はレ
ベル検出手段としてのレベル検出器である。
【００２４】デコーダ１３を除く、ディジタル入力端子
１０〜アナログ入力端子１７までは、図２におけるディ
ジタル入力端子２０〜アナログ入力端子２７と同じもの
であり、ここでも同じ働きをするので、動作の詳しい説
明は省略する。
１０〜アナログ入力端子１７までは、図２におけるディ
ジタル入力端子２０〜アナログ入力端子２７と同じもの
であり、ここでも同じ働きをするので、動作の詳しい説
明は省略する。
【００２５】レベル検出器１８は、ノイズシェーパ１２
の出力レベルを検出し、デコーダ１３を制御する。例え
ば（表３）に示すように、ノイズシェーパ１２の出力が
±１以内の出力（−１，０，＋１）しか出力しないよう
な小信号が続くと、１ビットＤ／Ａ変換器列１４中の３
〜４個（ここでは４個とする）を除きその出力値を１ま
たは０に固定し、残ったＤＡＣにてデータを巡回するよ
うなデータをデコーダ１３が出力するように制御する。
の出力レベルを検出し、デコーダ１３を制御する。例え
ば（表３）に示すように、ノイズシェーパ１２の出力が
±１以内の出力（−１，０，＋１）しか出力しないよう
な小信号が続くと、１ビットＤ／Ａ変換器列１４中の３
〜４個（ここでは４個とする）を除きその出力値を１ま
たは０に固定し、残ったＤＡＣにてデータを巡回するよ
うなデータをデコーダ１３が出力するように制御する。
【００２６】（表３）中の網掛け部分はデータを固定し
ているビットを表している。ここで、デコーダ１３の入
力信号は、出力される‘１’の数に等しくなるようにす
るため、ノイズシェーパ１２の出力信号に＋５のオフセ
ットを与えている。
ているビットを表している。ここで、デコーダ１３の入
力信号は、出力される‘１’の数に等しくなるようにす
るため、ノイズシェーパ１２の出力信号に＋５のオフセ
ットを与えている。
【００２７】
【表３】
【００２８】以上のようにして、小信号入力が続いた場
合には、出力データの変化量が小さいことを考慮して、
必要な個数のＤＡＣのみを動作させ、他のＤＡＣについ
てはそれらの出力を固定する。
合には、出力データの変化量が小さいことを考慮して、
必要な個数のＤＡＣのみを動作させ、他のＤＡＣについ
てはそれらの出力を固定する。
【００２９】その結果、各ＤＡＣの出力が変化するとき
に生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
なお、以上の実施の形態の説明では、レベル検出器１８
によりレベル検出する信号をノイズシェーパ１２の出力
とする構成とした例で説明したが、ディジタル入力端子
１０からの入力信号やディジタルフィルタ１１の出力信
号をレベル検出する構成についても同様に実施可能であ
り、同様の効果が得られる。
に生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
なお、以上の実施の形態の説明では、レベル検出器１８
によりレベル検出する信号をノイズシェーパ１２の出力
とする構成とした例で説明したが、ディジタル入力端子
１０からの入力信号やディジタルフィルタ１１の出力信
号をレベル検出する構成についても同様に実施可能であ
り、同様の効果が得られる。
【００３０】
【発明の効果】以上のように本発明によれば、小信号入
力が続いた場合には、出力データの変化量が小さいこと
を考慮して、必要な個数のＤＡＣのみを動作させ、他の
ＤＡＣについてはそれらの出力を固定する。
力が続いた場合には、出力データの変化量が小さいこと
を考慮して、必要な個数のＤＡＣのみを動作させ、他の
ＤＡＣについてはそれらの出力を固定する。
【００３１】そのため、各ＤＡＣの出力が変化するとき
に生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
に生じるスイッチングノイズによる雑音の発生を抑え
て、小信号入力時のＳ／Ｎ比を向上することができる。
【図１】本発明の実施の形態のディジタル・アナログ変
換装置のブロック図
換装置のブロック図
【図２】従来のディジタル・アナログ変換装置の一例を
示すブロック図
示すブロック図
【図３】同従来例におけるデコーダの一例を示すブロッ
ク図
ク図
１０ ディジタル入力端子 １１ ディジタルフィルタ １２ ノイズシェーパ １３ デコーダ １４ １ビットＤ／Ａ変換器列 １５ アナログ加算器 １６ Ｄ／Ａ変換回路 １７ アナログ出力端子 １８ レベル検出器
Claims (1)
- 【請求項１】 入力されたディジタル信号のサンプリン
グ周波数をｋ倍（ｋ≧２）にするディジタルフィルタ
と、前記ディジタルフィルタの出力を入力とし、語長制
限とともにノイズの周波数特性を所定の特性に変化させ
るノイズシェーパと、前記ノイズシェーパの出力を入力
とし、その入力の値に対応した１ビット信号列に変換す
るデコーダと、入力信号または前記ディジタルフィルタ
の出力信号または前記ノイズシェーパの出力信号のいず
れかのレベルを検出し、前記デコーダの出力動作を制御
するレベル検出手段と、前記デコーダの出力をアナログ
信号に変換する１ビットＤ／Ａ変換器列と、前記１ビッ
トＤ／Ａ変換器列の各アナログ出力を加算するアナログ
加算器とを具備し、前記デコーダを、前記ノイズシェー
パの出力の値に応じた数の１ビット信号を巡回して出力
するように構成し、前記レベル検出手段を、入力信号ま
たは前記ディジタルフィルタの出力信号または前記ノイ
ズシェーパの出力信号のいずれかのレベルが、一定期間
以上、設定されたレベル以下であることを検出した時
に、前記１ビットＤ／Ａ変換器列中の一部のみが動作す
るように前記デコーダを制御するよう構成したディジタ
ル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192952A JPH1141100A (ja) | 1997-07-18 | 1997-07-18 | ディジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192952A JPH1141100A (ja) | 1997-07-18 | 1997-07-18 | ディジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141100A true JPH1141100A (ja) | 1999-02-12 |
Family
ID=16299759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192952A Pending JPH1141100A (ja) | 1997-07-18 | 1997-07-18 | ディジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
-
1997
- 1997-07-18 JP JP9192952A patent/JPH1141100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
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