JPH0227813A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH0227813A JPH0227813A JP63178625A JP17862588A JPH0227813A JP H0227813 A JPH0227813 A JP H0227813A JP 63178625 A JP63178625 A JP 63178625A JP 17862588 A JP17862588 A JP 17862588A JP H0227813 A JPH0227813 A JP H0227813A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- converter
- level
- ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は特に高分解能のＡ／Ｄ変換装置に関する。
従来の技術
近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要な大きな影響を持つようになっている。従来
よシ用いられている、Ａ／Ｄ変換装置を第６図にその例
を示しその説明を行う。
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要な大きな影響を持つようになっている。従来
よシ用いられている、Ａ／Ｄ変換装置を第６図にその例
を示しその説明を行う。
第６図に示されるＡ／Ｄ変換装置は逐次比較型と呼ばれ
、以下のように動作する。
、以下のように動作する。
（１）逐次比較レジスタ１０２のＭＳＢ（最上位ビット
）を′１ｎ１他を′０″にセットし、これをＤ／Ａ変換
器（以下ＤＡＣと称す）１ｏ３に出力する。
）を′１ｎ１他を′０″にセットし、これをＤ／Ａ変換
器（以下ＤＡＣと称す）１ｏ３に出力する。
（２） 入力とＤＡＣ１ｏ３の出力を比較器１００が
比較し、（入力）≧（ＤＡＣ出力）ならば１つ下位のビ
ットに１“をセットし、（入力）≦（ＤＡＣ出力）なら
ば現在問題にしているビットを“０”にし、１つ下位の
ビットを１″にセットする。
比較し、（入力）≧（ＤＡＣ出力）ならば１つ下位のビ
ットに１“をセットし、（入力）≦（ＤＡＣ出力）なら
ば現在問題にしているビットを“０”にし、１つ下位の
ビットを１″にセットする。
（３）１〜２をＭＳ Ｂ−＋Ｌ Ｓ Ｂ （最下位ビッ
ト）まで繰り返す。
ト）まで繰り返す。
（４）逐次比較レジスタ１０２からデータを取り出しデ
ィジタル出力とする。
ィジタル出力とする。
発明が解決しようとする課題
しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するだめ
、動作周波数を維持するには比較器１００及びＤＡＣｌ
ｏｓとして非常に高速動作するものが要求される。しか
もＬＳＢに近くなるほど周辺ノイズの影響を受は易くな
るという問題点があった。
めにビット数を増加させると、変換時間が増加するだめ
、動作周波数を維持するには比較器１００及びＤＡＣｌ
ｏｓとして非常に高速動作するものが要求される。しか
もＬＳＢに近くなるほど周辺ノイズの影響を受は易くな
るという問題点があった。
本発明は上記の問題点に鑑み、周辺ノイズの影響を受け
にくく、しかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
にくく、しかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
課題を解決するだめの手段
上記課題を解決するため本発明のＡ／Ｄ変換変換上行ア
ナログ信号をディジタル信号に変換する複数個のＡ／Ｄ
変換器と、アナログ入力信号をレベルの異なる複数の信
号に変換し、複数個のＡ／Ｄ変換器にそれぞれ入力する
レベル変換手段と、複数個のＡ／Ｄ変換器出力を入力と
し、この入力の振幅レベルに応じて入力を選択的にレベ
ルを調整して出力する調整手段とを備え、調整手段の出
力をＡ／Ｄ変換出力とするようにしたものである。
ナログ信号をディジタル信号に変換する複数個のＡ／Ｄ
変換器と、アナログ入力信号をレベルの異なる複数の信
号に変換し、複数個のＡ／Ｄ変換器にそれぞれ入力する
レベル変換手段と、複数個のＡ／Ｄ変換器出力を入力と
し、この入力の振幅レベルに応じて入力を選択的にレベ
ルを調整して出力する調整手段とを備え、調整手段の出
力をＡ／Ｄ変換出力とするようにしたものである。
作 用
本発明は上記した構成により、高入力レベル時と低入力
レベル時でそれぞれ専用にＡ／Ｄ変換器を備え、それぞ
れのディジタル出力の状態によってディジタル的に切シ
替えて用いるようにしたため、周囲のノイズの影響を受
けにくく、また、ディジタル的に切り替えを行うため切
り替えに伴うノイズの影響を受けることなく高分解能の
Ａ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現
することが出来、しかも使用する素子の動作速度は従来
通りでよいものである。
レベル時でそれぞれ専用にＡ／Ｄ変換器を備え、それぞ
れのディジタル出力の状態によってディジタル的に切シ
替えて用いるようにしたため、周囲のノイズの影響を受
けにくく、また、ディジタル的に切り替えを行うため切
り替えに伴うノイズの影響を受けることなく高分解能の
Ａ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現
することが出来、しかも使用する素子の動作速度は従来
通りでよいものである。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明の一実施例によるＡ／Ｄ変換装置の概略
を示すブロック図である。図中、１は増増器であり、ア
ナログ入力を増幅する。ここでは利得約２４ ｄＢのも
のを用いている。２，３はほぼ特性のそろったＡ／Ｄ変
換器（以下ＡＤＣと称す）であシ、アナログ信号をディ
ジタル信号に変換する。ここでは１６ビツト分解能のも
のを用いている。なお、通常Ａ／Ｄ変換器にはオフセッ
トが発生するが、ここではそのオフセットレベルはゼロ
、或は除去されているものとして考える。４は２０ビツ
ト出力の調整装置であり、Ａ、Ｂよシ入力されるディジ
タル信号の信号レベルの比率を求め、Ａ入力とＢ入力の
レベルをそろえた上で、ＡＤＣ２がオーバーフローして
いる時はＡＤＣａからの入力を出力し、その他の時には
ＡＤＣ２からの入力を出力する。
を示すブロック図である。図中、１は増増器であり、ア
ナログ入力を増幅する。ここでは利得約２４ ｄＢのも
のを用いている。２，３はほぼ特性のそろったＡ／Ｄ変
換器（以下ＡＤＣと称す）であシ、アナログ信号をディ
ジタル信号に変換する。ここでは１６ビツト分解能のも
のを用いている。なお、通常Ａ／Ｄ変換器にはオフセッ
トが発生するが、ここではそのオフセットレベルはゼロ
、或は除去されているものとして考える。４は２０ビツ
ト出力の調整装置であり、Ａ、Ｂよシ入力されるディジ
タル信号の信号レベルの比率を求め、Ａ入力とＢ入力の
レベルをそろえた上で、ＡＤＣ２がオーバーフローして
いる時はＡＤＣａからの入力を出力し、その他の時には
ＡＤＣ２からの入力を出力する。
次に第１図の動作を説明する。アナログ入力が与えられ
ると、ＡＤＣａには与えられたアナログ入力がそのまま
入力され、ＡＤＣ２には増幅器１により２４ｄＢ増幅さ
れたアナログ入力が与えられる。ここで、ＡＤＣ２，３
の出力値について考えると、増幅器１によりアナログ入
力が約２４ｄＢ増幅されておシ、ＡＤＣ２，３の特性が
ほぼそろっているのでＡＤＣ２からはＡＤＣａに比べて
約１６倍の値が出力されていることになる。しかし、逆
に高振幅のアナログ入力が与えられると八ＤＣ２はオー
バーフローし、ＡＤＣａのみが正常に動作する。調整装
置４がＡＤＣ２がオーバーフローしていない時のＡＤＣ
２，３による比率を正確に求め、ＡＤＣ２がオーバーフ
ローしていない時はＡＤＣ２の値をそのまま出力し、Ａ
ＤＣ２がオーバーフローしている時はＡＤＣａの出力を
、求めた比率に従ってレベルを増幅して出力する。
ると、ＡＤＣａには与えられたアナログ入力がそのまま
入力され、ＡＤＣ２には増幅器１により２４ｄＢ増幅さ
れたアナログ入力が与えられる。ここで、ＡＤＣ２，３
の出力値について考えると、増幅器１によりアナログ入
力が約２４ｄＢ増幅されておシ、ＡＤＣ２，３の特性が
ほぼそろっているのでＡＤＣ２からはＡＤＣａに比べて
約１６倍の値が出力されていることになる。しかし、逆
に高振幅のアナログ入力が与えられると八ＤＣ２はオー
バーフローし、ＡＤＣａのみが正常に動作する。調整装
置４がＡＤＣ２がオーバーフローしていない時のＡＤＣ
２，３による比率を正確に求め、ＡＤＣ２がオーバーフ
ローしていない時はＡＤＣ２の値をそのまま出力し、Ａ
ＤＣ２がオーバーフローしている時はＡＤＣａの出力を
、求めた比率に従ってレベルを増幅して出力する。
仮にここで調整装置４が求めたＡＬ）Ｃ２，３の出力の
比率が１５．７５倍であったとすると、ＡＤＣ２がオー
バーフローしていないときはＡＤｃ２＋７）出力１６ビ
ツトを下位側１６ビツトにつめ、上位側４ビツトを符号
ビットで埋めて出力する。ＡＤＣ２がオーバーフローし
た場合は、ＡＤＣａの出力１θビットに対して１５．７
５を乗算し、乗算結果の上位２０ビツトを出力する。
比率が１５．７５倍であったとすると、ＡＤＣ２がオー
バーフローしていないときはＡＤｃ２＋７）出力１６ビ
ツトを下位側１６ビツトにつめ、上位側４ビツトを符号
ビットで埋めて出力する。ＡＤＣ２がオーバーフローし
た場合は、ＡＤＣａの出力１θビットに対して１５．７
５を乗算し、乗算結果の上位２０ビツトを出力する。
通常アナログの増幅器１としては高性能のものを容易に
得ることが出来るため、このように構成することによシ
、増幅器１の利得をあまシ問題にすることなく、また、
ＡＤＣ２，３の感度がそろっていなくとも安定して高ビ
ツト高分解能のＡ／Ｄ変換装置を得ることが出来る。ま
たＡ／Ｄ変換器としても必ずしも高分解能のものを用い
る必要はなく、動作速度も従来通りのもので良い。また
、増幅器１の利得をどれだけにするかでＡ／Ｄ変換装置
の出力を何ビットにするかが決まるため、必要に応じて
増幅器１の利得を変化させることにより出力のビット数
を変化させることが出来る。また、出力の切り替え等は
すべてディジタル的な操作で行われるため、これに伴う
ノイズやクリック音の影響も無い。
得ることが出来るため、このように構成することによシ
、増幅器１の利得をあまシ問題にすることなく、また、
ＡＤＣ２，３の感度がそろっていなくとも安定して高ビ
ツト高分解能のＡ／Ｄ変換装置を得ることが出来る。ま
たＡ／Ｄ変換器としても必ずしも高分解能のものを用い
る必要はなく、動作速度も従来通りのもので良い。また
、増幅器１の利得をどれだけにするかでＡ／Ｄ変換装置
の出力を何ビットにするかが決まるため、必要に応じて
増幅器１の利得を変化させることにより出力のビット数
を変化させることが出来る。また、出力の切り替え等は
すべてディジタル的な操作で行われるため、これに伴う
ノイズやクリック音の影響も無い。
第２図は本発明によるＡ／Ｄ変換装置の具体的な実施例
である。なお、第２図において第１図と同一機能を有す
るものについては同一の記号を付し詳細な説明は省略す
る。この図を説明すると、６は乗算器であシ、入力Ｘ、
Ｙに与えられた各１６ビツトのデータの乗算を行い、
乗算結果の上位２１ビツト目を四捨五入し、上位２０ビ
ツトを出力する。６はオーバーフロー検出器であり、Ａ
ＤＣ２出力のオーバーフローの検出を行う。オーバーフ
ローを検出すると“１”を出力する。７は比率検出器で
あり、オーバーフロー検出器６をモニタしながらＡＤＣ
２がオーバーフローしていない時のＡＤＣ２，３から出
力されるデータの比較を行い、その比率を計算し１６ビ
ツトデータとして出力する。８はセレクタであシ、端子
Ｃに与えられる制御信号が“１”ならば端子Ａに与えら
れる信号を出力し、端子Ｃに与えられる制御信号が′０
”ならば端子Ｂに与えられる信号を出力する。端子Ａは
２０ビツト入力であるが、端子Ｂは１６ビツト入力であ
゛す、端子Ｂに与えられたデータを出力する時には、そ
のデータの符号ビットを上位４ピツトに付は加えること
によＪｌｏビット出力としている。１１は低域通過フィ
ルタ（以下ＬＰＦと称す）でＡＤＣ２，ｓに入力される
信号の帯域制限を行う。
である。なお、第２図において第１図と同一機能を有す
るものについては同一の記号を付し詳細な説明は省略す
る。この図を説明すると、６は乗算器であシ、入力Ｘ、
Ｙに与えられた各１６ビツトのデータの乗算を行い、
乗算結果の上位２１ビツト目を四捨五入し、上位２０ビ
ツトを出力する。６はオーバーフロー検出器であり、Ａ
ＤＣ２出力のオーバーフローの検出を行う。オーバーフ
ローを検出すると“１”を出力する。７は比率検出器で
あり、オーバーフロー検出器６をモニタしながらＡＤＣ
２がオーバーフローしていない時のＡＤＣ２，３から出
力されるデータの比較を行い、その比率を計算し１６ビ
ツトデータとして出力する。８はセレクタであシ、端子
Ｃに与えられる制御信号が“１”ならば端子Ａに与えら
れる信号を出力し、端子Ｃに与えられる制御信号が′０
”ならば端子Ｂに与えられる信号を出力する。端子Ａは
２０ビツト入力であるが、端子Ｂは１６ビツト入力であ
゛す、端子Ｂに与えられたデータを出力する時には、そ
のデータの符号ビットを上位４ピツトに付は加えること
によＪｌｏビット出力としている。１１は低域通過フィ
ルタ（以下ＬＰＦと称す）でＡＤＣ２，ｓに入力される
信号の帯域制限を行う。
次に第２図の動作を説明する。ＬＰＦｌｌによって帯域
制限されたアナログ入力がＡＤＣｓには直接、ＡＤＣ２
には増幅器１によって２４ ｄＢ増幅されて与えられる
。従ってＡＤＣ２，３の出力は約１６：１の比率を有し
ている。また、比率検出器７がこの比率を正確に算出し
出力する。ここで、比率検出器７による比率の算出方法
としては、ＡＤＣ２の出力の値をＡＤＣｓの出力の値で
割った商を求めても良いが、例えばＡＤＣｓの出力が＠
０００００１００００００００００″ の時のＡＤＣ２
における出力を記憶するようにしてもよい。比率検出器
７にて得られた値を乗算器６を用いてＡＤＣｓの出力値
に乗算するようにしているため、乗算器６の出力は、Ｌ
ＰＦ１１出力を増幅器１と全く同一特性を有する増幅器
を介してＡＤＣｓに入力した場合と同じ値となる。この
乗算器６出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切り替えるようにして
いるため、入力されているアナログ信号の信号振幅が小
さいときには増幅器１によって信号振幅を増幅してＡ／
Ｄ変換を行ってこれを出力し、アナログ信号の信号振幅
が大きいときには直接Ａ／Ｄ変換を行ってこれを出力し
、アナログ入力の信号振幅が小さいときにも高分解能で
Ａ／Ｄ変換を行うことが出来る。
制限されたアナログ入力がＡＤＣｓには直接、ＡＤＣ２
には増幅器１によって２４ ｄＢ増幅されて与えられる
。従ってＡＤＣ２，３の出力は約１６：１の比率を有し
ている。また、比率検出器７がこの比率を正確に算出し
出力する。ここで、比率検出器７による比率の算出方法
としては、ＡＤＣ２の出力の値をＡＤＣｓの出力の値で
割った商を求めても良いが、例えばＡＤＣｓの出力が＠
０００００１００００００００００″ の時のＡＤＣ２
における出力を記憶するようにしてもよい。比率検出器
７にて得られた値を乗算器６を用いてＡＤＣｓの出力値
に乗算するようにしているため、乗算器６の出力は、Ｌ
ＰＦ１１出力を増幅器１と全く同一特性を有する増幅器
を介してＡＤＣｓに入力した場合と同じ値となる。この
乗算器６出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切り替えるようにして
いるため、入力されているアナログ信号の信号振幅が小
さいときには増幅器１によって信号振幅を増幅してＡ／
Ｄ変換を行ってこれを出力し、アナログ信号の信号振幅
が大きいときには直接Ａ／Ｄ変換を行ってこれを出力し
、アナログ入力の信号振幅が小さいときにも高分解能で
Ａ／Ｄ変換を行うことが出来る。
第３図は本発明によるＡ／Ｄ変換装置の他の実施例であ
る。なお、第３図において第１図、第２図と同一機能を
有するものについては同一の記号を付し詳細な説明は省
略する。この図を説明すると、９は比較器であり、オー
バーフロー検出器６ヲモニタｌＪがら、ＡＤＣ２がオー
バーフローしていない時の端子Ａ、端子Ｂに入力される
データの比較を行い、その大小関係に応じて、Ａ＝、Ｂ
ならばＣ１＝１．Ｃ２−０となシ、ＩＡＩ＜ＩＢ＋なら
１ｊｃｌ−０，Ｃ２−０となシ、ＩＡＩ＞ＩＢ＋ならば
Ｃｌ−０，Ｃ２−１となる。また、オーバーフロー検出
器６の出力が”１”の時はＣ１＝１゜Ｃ２−０，！：な
る。１ｏはアップダウンカウンタ（以下Ｕ／Ｄカウンタ
と称す）で、端子Ｉに”１”が与えられている時にはカ
ウント動作を停止し、端子Ｕに“１′が与えられている
ときにはカウントアツプ、“０”の時にはカウントダウ
ンが行われる。
る。なお、第３図において第１図、第２図と同一機能を
有するものについては同一の記号を付し詳細な説明は省
略する。この図を説明すると、９は比較器であり、オー
バーフロー検出器６ヲモニタｌＪがら、ＡＤＣ２がオー
バーフローしていない時の端子Ａ、端子Ｂに入力される
データの比較を行い、その大小関係に応じて、Ａ＝、Ｂ
ならばＣ１＝１．Ｃ２−０となシ、ＩＡＩ＜ＩＢ＋なら
１ｊｃｌ−０，Ｃ２−０となシ、ＩＡＩ＞ＩＢ＋ならば
Ｃｌ−０，Ｃ２−１となる。また、オーバーフロー検出
器６の出力が”１”の時はＣ１＝１゜Ｃ２−０，！：な
る。１ｏはアップダウンカウンタ（以下Ｕ／Ｄカウンタ
と称す）で、端子Ｉに”１”が与えられている時にはカ
ウント動作を停止し、端子Ｕに“１′が与えられている
ときにはカウントアツプ、“０”の時にはカウントダウ
ンが行われる。
次に第３図の動作を説明すると、ＬＰＦｌｌによって帯
域制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ
２には増幅器１によって２４ ｄＢ増幅されて与えられ
る。このためＡＤＣ２，ｓの出力は約１６：１の比率を
有している。ＡＤＣ３の出力は乗算器６に与えられ、Ｕ
／Ｄカウンタ１゜の出力値との乗算が行われる。この乗
算結果と、ＡＤＣ２の出力が比較器９に与えられ大小比
較が行われる。比較器９において（１乗算結果１）く目
ＡＤＣ２出力１）ならばＩＡＩ＞ＩＢＩであるため、Ｃ
２−１，Ｃ１１１１１ｏとなシ、Ｕ／ＤｆＪｔ：／１ｉ
１ｏがカウントアツプし、Ｕ／Ｄカウンタ１ｏの出力値
が大きくなる。すると、乗算器６の出力値も大きくなり
、そのうちにＡ＝Ｂとなる。また逆に、（１乗算結果ｌ
）＞（１ＡＤｃ２出力１） ならばＡＩ＜ＩＢＩであ
るため、Ｃ２＝Ｏ，ＣＩ ＝Ｏとなり、Ｕ／Ｄカウンタ
１０がカウントダウンし、Ｕ／Ｄカウンタ１ｏの出力値
が小さくなり、同様にしてそのうちにＡ＝Ｂとなる。故
に乗算器６の出力は、ＬＰＦ１１出力を増幅器１と全く
同一特性を有する増幅器を介してＡＤＣ３に入力した場
合と同じ値となる。この乗算器６出力とＡＤＣ２出力を
セレクタ８を用いオーバーフロー検出器６出力に基づい
て切シ替えるようにしているため、以下第２図に示した
場合と同様、アナログ入力の信号振幅の大小に関係なく
常に高分解能でＡ／Ｄ変換を行うことが出来る。
域制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ
２には増幅器１によって２４ ｄＢ増幅されて与えられ
る。このためＡＤＣ２，ｓの出力は約１６：１の比率を
有している。ＡＤＣ３の出力は乗算器６に与えられ、Ｕ
／Ｄカウンタ１゜の出力値との乗算が行われる。この乗
算結果と、ＡＤＣ２の出力が比較器９に与えられ大小比
較が行われる。比較器９において（１乗算結果１）く目
ＡＤＣ２出力１）ならばＩＡＩ＞ＩＢＩであるため、Ｃ
２−１，Ｃ１１１１１ｏとなシ、Ｕ／ＤｆＪｔ：／１ｉ
１ｏがカウントアツプし、Ｕ／Ｄカウンタ１ｏの出力値
が大きくなる。すると、乗算器６の出力値も大きくなり
、そのうちにＡ＝Ｂとなる。また逆に、（１乗算結果ｌ
）＞（１ＡＤｃ２出力１） ならばＡＩ＜ＩＢＩであ
るため、Ｃ２＝Ｏ，ＣＩ ＝Ｏとなり、Ｕ／Ｄカウンタ
１０がカウントダウンし、Ｕ／Ｄカウンタ１ｏの出力値
が小さくなり、同様にしてそのうちにＡ＝Ｂとなる。故
に乗算器６の出力は、ＬＰＦ１１出力を増幅器１と全く
同一特性を有する増幅器を介してＡＤＣ３に入力した場
合と同じ値となる。この乗算器６出力とＡＤＣ２出力を
セレクタ８を用いオーバーフロー検出器６出力に基づい
て切シ替えるようにしているため、以下第２図に示した
場合と同様、アナログ入力の信号振幅の大小に関係なく
常に高分解能でＡ／Ｄ変換を行うことが出来る。
なお、Ｕ／Ｄカウンタ１０としては、例えば２０ビット
程度のものを用い、その上位１６ビツトを乗算器６に対
して出力するようにすれば、（乗算結果）、、、、（Ａ
ＤＣ２出力）時においてＵ／Ｄカウンタ１ｏの出力値が
変動することなく安定した動作が得られる。また、比較
器９として入力の絶対値の比較を行うようにしているが
、例えば入力される値が正の場合のみの比較を行いその
結果を出力するようにしてもよい。
程度のものを用い、その上位１６ビツトを乗算器６に対
して出力するようにすれば、（乗算結果）、、、、（Ａ
ＤＣ２出力）時においてＵ／Ｄカウンタ１ｏの出力値が
変動することなく安定した動作が得られる。また、比較
器９として入力の絶対値の比較を行うようにしているが
、例えば入力される値が正の場合のみの比較を行いその
結果を出力するようにしてもよい。
第４図は本発明によるＡ／Ｄ変換装置の他の実施例であ
る。なお、第４図において第１図〜第３図と同一機能を
有するものについては同一の記号を付し詳細な説明は省
略する。この実施例においては、第２図とは逆にアナロ
グ入力を増幅して与えられている方のＡ／Ｄ変換器の出
力を乗算器６を用いて減衰させているものである。
る。なお、第４図において第１図〜第３図と同一機能を
有するものについては同一の記号を付し詳細な説明は省
略する。この実施例においては、第２図とは逆にアナロ
グ入力を増幅して与えられている方のＡ／Ｄ変換器の出
力を乗算器６を用いて減衰させているものである。
この図を説明すると、ＬＰＦｌ １によって帯域制限さ
れたアナログ入力がＡＤＣ３には直接、ＡＤＣ２には増
幅器１によって２４ ｄＢされて与えられる。故にＡＤ
Ｃ２，３の出力は約１６：１の比率を有している。また
、比率検出器７がこの比率を正確に算出し出力する。こ
こで、比率検出器７による比率の算出方法としては、Ａ
ＤＣ３の出力の値をＡＤＣ２の出力の値で割った商を求
めても良いが、例えばＡＤＣ２の出力が ０１００００００００００００００”の時０ＡＤＣｓに
おける出力を記憶するようにしてもよい。比率検出器７
にて得られた値を乗算器５を用いてＡＤＣ３の出力値に
乗算するようにしているだめ、乗算器５の出力は、ＬＰ
Ｆ１１出力を増幅器１と全く同一特性を有する増幅器を
介してＡＤＣ３に入力した場合と同じ値となる。この乗
算器５の出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切シ替えるようにして
いるため、以下第２図に示した場合と同様、アナログ入
力信号振幅の大小に関係なく常に高分解能でＡ／Ｄ変換
を行うことが出来る。
れたアナログ入力がＡＤＣ３には直接、ＡＤＣ２には増
幅器１によって２４ ｄＢされて与えられる。故にＡＤ
Ｃ２，３の出力は約１６：１の比率を有している。また
、比率検出器７がこの比率を正確に算出し出力する。こ
こで、比率検出器７による比率の算出方法としては、Ａ
ＤＣ３の出力の値をＡＤＣ２の出力の値で割った商を求
めても良いが、例えばＡＤＣ２の出力が ０１００００００００００００００”の時０ＡＤＣｓに
おける出力を記憶するようにしてもよい。比率検出器７
にて得られた値を乗算器５を用いてＡＤＣ３の出力値に
乗算するようにしているだめ、乗算器５の出力は、ＬＰ
Ｆ１１出力を増幅器１と全く同一特性を有する増幅器を
介してＡＤＣ３に入力した場合と同じ値となる。この乗
算器５の出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切シ替えるようにして
いるため、以下第２図に示した場合と同様、アナログ入
力信号振幅の大小に関係なく常に高分解能でＡ／Ｄ変換
を行うことが出来る。
第５図は本発明による他のＡ／Ｄ変換装置の具体的な実
施例である。なお、第５図に於て第１図〜第４図と同一
機能を有するものについては同一の記号を付し詳細な説
明は省略する。この実施例においては、第３図とは逆に
アナログ入力を増幅して与えられている方のＡ／Ｄ変換
器の出力を乗算器５を用いて減衰させているものである
。
施例である。なお、第５図に於て第１図〜第４図と同一
機能を有するものについては同一の記号を付し詳細な説
明は省略する。この実施例においては、第３図とは逆に
アナログ入力を増幅して与えられている方のＡ／Ｄ変換
器の出力を乗算器５を用いて減衰させているものである
。
この図を説明すると、ＬＰＦｌ １によって帯域制限さ
れたアナログ入力がＡＤＣ３には直接、ＡＤＣ２には増
幅器１によって２４ ｄＢ増幅されて与えられる。故に
ＡＤＣ２，３の出力は約１６：１の比率を有している。
れたアナログ入力がＡＤＣ３には直接、ＡＤＣ２には増
幅器１によって２４ ｄＢ増幅されて与えられる。故に
ＡＤＣ２，３の出力は約１６：１の比率を有している。
ＡＤＣ２の出力は乗算器６に与えられ、Ｕ／Ｄカウンタ
１ｏの出力値との乗算が行われる。この乗算結果と、Ａ
ＤＣ３の出力が比較器９に与えられ大小比較が行われる
。比較器９において（１乗算結果１ ）＜ＣＩＡＤＣ３
出力１）ならばＩＡＩ＞ＩＢ＋であるため、Ｃ２−１，
ＣＩ＝０となり、Ｕ／Ｄカウンタ１ｏがカウントアツプ
し、υ／Ｄカウンタ１ｏの出力値が大きくなる。
１ｏの出力値との乗算が行われる。この乗算結果と、Ａ
ＤＣ３の出力が比較器９に与えられ大小比較が行われる
。比較器９において（１乗算結果１ ）＜ＣＩＡＤＣ３
出力１）ならばＩＡＩ＞ＩＢ＋であるため、Ｃ２−１，
ＣＩ＝０となり、Ｕ／Ｄカウンタ１ｏがカウントアツプ
し、υ／Ｄカウンタ１ｏの出力値が大きくなる。
すると、乗算器６の出力値も大きくなり、そのうちにＡ
−Ｂとなる。また逆に（１乗算結果１）〉（ｌＡＤｃ２
出力１）ならばＩＡＩ＜ＩＢ＋であるため、Ｃ２−０，
ＣＩ＝Ｏとなシ、Ｕ／Ｄカウンタ１０がカウンタダウン
し、υ／Ｄカウンタ１ｏの出力値が小さくなシ、同様に
してそのうちＡ＝Ｂとなる。故に乗算器５の出力は、Ｌ
ＰＦ１１出力を増幅器１と全く同一特性を有する増幅器
を介してＡＤＣ３に入力した場合と同じ値となる。この
乗算器５出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切り替えるようにして
いるため、以下第３図に示した場合と同様、アナログ入
力の信号振幅の大小に関係なく常に高分解能でＡ／Ｄ変
換を行うことが出来る。
−Ｂとなる。また逆に（１乗算結果１）〉（ｌＡＤｃ２
出力１）ならばＩＡＩ＜ＩＢ＋であるため、Ｃ２−０，
ＣＩ＝Ｏとなシ、Ｕ／Ｄカウンタ１０がカウンタダウン
し、υ／Ｄカウンタ１ｏの出力値が小さくなシ、同様に
してそのうちＡ＝Ｂとなる。故に乗算器５の出力は、Ｌ
ＰＦ１１出力を増幅器１と全く同一特性を有する増幅器
を介してＡＤＣ３に入力した場合と同じ値となる。この
乗算器５出力とＡＤＣ２出力をセレクタ８を用いオーバ
ーフロー検出器６出力に基づいて切り替えるようにして
いるため、以下第３図に示した場合と同様、アナログ入
力の信号振幅の大小に関係なく常に高分解能でＡ／Ｄ変
換を行うことが出来る。
なお、以上の実施例においては、アナログ入力を増幅し
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いことは言うま
でもない。また、Ａ／Ｄ変換器についても上記の実施例
では２個を用いているが３個以上のＡ／Ｄ変換器を用い
、各々に異なったレベルのアナログ入力を加えるように
しても良いものである。
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いことは言うま
でもない。また、Ａ／Ｄ変換器についても上記の実施例
では２個を用いているが３個以上のＡ／Ｄ変換器を用い
、各々に異なったレベルのアナログ入力を加えるように
しても良いものである。
発明の効果
以上のべたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し、複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、複数
個のＡ／Ｄ変換器出力を入力とし、入力の振幅レベルに
応じて入力を選択的にレベルを調整して出力する調整手
段を備え、調整手段の出力をＡ／Ｄ変換出力としたこと
により、アナログ信号レベルが小さくなっても、常に大
振幅のアナログ信号をＡ／Ｄ変換することが出来るため
、周囲のノイズの影響を受けにくく、また、ディジタル
的に切り替えを行うため切り替えに伴うノイズの影響を
受けることなく高分解能のＡ／Ｄ変換装置を低分解能の
Ａ／Ｄ変換器を用いて実現することが出来、しかも動作
速度は従来通りのものでよいという優れた効果を有する
ものである。
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し、複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、複数
個のＡ／Ｄ変換器出力を入力とし、入力の振幅レベルに
応じて入力を選択的にレベルを調整して出力する調整手
段を備え、調整手段の出力をＡ／Ｄ変換出力としたこと
により、アナログ信号レベルが小さくなっても、常に大
振幅のアナログ信号をＡ／Ｄ変換することが出来るため
、周囲のノイズの影響を受けにくく、また、ディジタル
的に切り替えを行うため切り替えに伴うノイズの影響を
受けることなく高分解能のＡ／Ｄ変換装置を低分解能の
Ａ／Ｄ変換器を用いて実現することが出来、しかも動作
速度は従来通りのものでよいという優れた効果を有する
ものである。
第１図は本発明の一実施例によるＡ／Ｄ変換装置の概略
を示すブロック図、第２図は本発明によるＡ／Ｄ変換装
置の具体的な実施例を表すブロック図、第３図〜第６図
は本発明による他のＡ／Ｄ変゛変器換器の実施例を表す
ブロック図、第６図は従来よシ用いられるＡ／Ｄ変換器
を表すブロック図である。 １・・・・・・増幅器、２，３・・・・・・Ａ／Ｄ変換
器、４・・・・・・処理装置、５・・・・・・乗算器、
６・・・・・・オーバーフロー検出器、７・・・・・・
比率検出器、８・・・・・・セレクタ、９・・・・・・
比較器、１ｏ・・・・・・アップダウンカウンタ、１１
・旧・・ローパスフィルタ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名丘 ！− 輩Ｘ ・水−・、）発碕＋：Ｉ砕 トにロトくや、 −１に・ン堅シ壬ｐ ”、ｙ−Ｐ’、’；ｒ墾シ羽３
を示すブロック図、第２図は本発明によるＡ／Ｄ変換装
置の具体的な実施例を表すブロック図、第３図〜第６図
は本発明による他のＡ／Ｄ変゛変器換器の実施例を表す
ブロック図、第６図は従来よシ用いられるＡ／Ｄ変換器
を表すブロック図である。 １・・・・・・増幅器、２，３・・・・・・Ａ／Ｄ変換
器、４・・・・・・処理装置、５・・・・・・乗算器、
６・・・・・・オーバーフロー検出器、７・・・・・・
比率検出器、８・・・・・・セレクタ、９・・・・・・
比較器、１ｏ・・・・・・アップダウンカウンタ、１１
・旧・・ローパスフィルタ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名丘 ！− 輩Ｘ ・水−・、）発碕＋：Ｉ砕 トにロトくや、 −１に・ン堅シ壬ｐ ”、ｙ−Ｐ’、’；ｒ墾シ羽３
Claims (2)
- （１）アナログ信号をディジタル信号に変換する複数個
のＡ／Ｄ変換器と、アナログ入力信号をレベルの異なる
複数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれ
ぞれ入力するレベル変換手段と、前記複数個のＡ／Ｄ変
換器出力を入力とし、この入力の振幅レベルに応じて前
記入力を選択的にレベルを調整して出力する調整手段と
を備え、前記調整手段の出力をＡ／Ｄ変換出力とするこ
とを特徴とするＡ／Ｄ変換装置。 - （２）複数の入力の内最小レベルの入力を基準入力とし
、この基準入力と他の入力との比率を求める手段と、前
記比率に応じて前記他の入力のレベルを調整する手段と
、前記複数の入力のレベルに応じて、前記調整する手段
の出力及び前記基準入力よりいずれかを選択し出力する
選択手段を有することを特徴とする請求項１記載のＡ／
Ｄ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178625A JPH0734540B2 (ja) | 1988-07-18 | 1988-07-18 | Ａ／ｄ変換装置 |
| US07/380,355 US5006851A (en) | 1988-07-18 | 1989-07-17 | Analog-to-digital converting system |
| DE68926411T DE68926411T2 (de) | 1988-07-18 | 1989-07-18 | Analog-Digitalwandlersystem |
| EP89113169A EP0351788B1 (en) | 1988-07-18 | 1989-07-18 | Analog-to-digital converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178625A JPH0734540B2 (ja) | 1988-07-18 | 1988-07-18 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227813A true JPH0227813A (ja) | 1990-01-30 |
| JPH0734540B2 JPH0734540B2 (ja) | 1995-04-12 |
Family
ID=16051724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178625A Expired - Fee Related JPH0734540B2 (ja) | 1988-07-18 | 1988-07-18 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734540B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423514A (ja) * | 1990-05-17 | 1992-01-27 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH0430625A (ja) * | 1990-05-24 | 1992-02-03 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH04326625A (ja) * | 1991-04-26 | 1992-11-16 | Sharp Corp | Ａ／ｄ変換回路 |
| JP2007154543A (ja) * | 2005-12-06 | 2007-06-21 | Nippon Hume Corp | 地下埋設物浮上防止用の逆止弁取付装置とコア取出し治具 |
| JP2009296629A (ja) * | 2002-12-04 | 2009-12-17 | Nxp Bv | フラッシュタイプａ／ｄ変換器における電圧ステップの非線形分配 |
| JP2010259035A (ja) * | 2009-03-31 | 2010-11-11 | Renesas Electronics Corp | データ処理装置及びデータ処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS60141023A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | アナログ・デイジタル変換記憶装置 |
-
1988
- 1988-07-18 JP JP63178625A patent/JPH0734540B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS60141023A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | アナログ・デイジタル変換記憶装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423514A (ja) * | 1990-05-17 | 1992-01-27 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH0430625A (ja) * | 1990-05-24 | 1992-02-03 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH04326625A (ja) * | 1991-04-26 | 1992-11-16 | Sharp Corp | Ａ／ｄ変換回路 |
| JP2009296629A (ja) * | 2002-12-04 | 2009-12-17 | Nxp Bv | フラッシュタイプａ／ｄ変換器における電圧ステップの非線形分配 |
| JP2007154543A (ja) * | 2005-12-06 | 2007-06-21 | Nippon Hume Corp | 地下埋設物浮上防止用の逆止弁取付装置とコア取出し治具 |
| JP2010259035A (ja) * | 2009-03-31 | 2010-11-11 | Renesas Electronics Corp | データ処理装置及びデータ処理システム |
| US8614636B2 (en) | 2009-03-31 | 2013-12-24 | Renesas Electronics Corporation | Data processing device and data processing system |
| US8981975B2 (en) | 2009-03-31 | 2015-03-17 | Renesas Electronics Corporation | Data processing device and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734540B2 (ja) | 1995-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0351788B1 (en) | Analog-to-digital converting system | |
| JPH10513322A (ja) | ワイド・ダイナミック・レンジ・アナログ・ディジタル変換 | |
| US4633483A (en) | Near-instantaneous companding PCM involving accumulation of less significant bits removed from original data | |
| US4818996A (en) | Digital-to-analog converting circuit | |
| US4498072A (en) | A/D Converter having a self-bias circuit | |
| JPH0227813A (ja) | Ａ／ｄ変換装置 | |
| JPS6159913A (ja) | Ａｄ変換回路 | |
| JPH02207619A (ja) | Ａ／ｄ変換装置 | |
| JPH04172824A (ja) | Ａ／ｄ変換装置 | |
| KR950014573B1 (ko) | 디지탈 리미터 | |
| JPH02209018A (ja) | Ａ／ｄ変換装置 | |
| CN1145707A (zh) | 减少量化噪声的方法和装置 | |
| JP2512205B2 (ja) | Ａ／ｄ変換装置 | |
| JPH0423514A (ja) | Ａ／ｄ変換装置 | |
| JPH02209017A (ja) | Ａ／ｄ変換装置 | |
| JPS61203719A (ja) | 信号処理回路 | |
| JPH02238718A (ja) | Ａ／ｄ変換装置 | |
| JPH0779242B2 (ja) | Ａ／ｄ変換装置 | |
| JPS58215128A (ja) | デイジタル・アナログ変換回路 | |
| JPH0446016B2 (ja) | ||
| JPH09219643A (ja) | Ａ／ｄコンバータ | |
| JP2910614B2 (ja) | Ａｇｃ用レベル検出回路 | |
| JP2000022544A (ja) | Ｄ／ａ変換装置 | |
| JPH066216A (ja) | ビット長拡張装置 | |
| EP0177902B1 (en) | Digital-to-analog converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |