JPH1144555A - データ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＲＣの演算エラー等の伝送エラーが発生し
た時にパルスを停止させない、したがって出力パルスの
変動の無いデータ変換回路を提供する。 【解決手段】 シリアルエンコーダのデータをＡＢ２相
等のパルス列に変換する回路であって、エンコーダの送
出したデータとパルス列の差を求めＤＤＡまたはＢＲＭ
方式の積分手段により単位時間当たりのパルス列を求め
るシステムにおいて、エンコーダのデータがＣＲＣ等の
伝送エラーが発生した時に前回のデータを保持して出力
するＤ型フリップフロップ（ＤＦＦ）回路１を設けて、
前回の差分データを今回の差分データとして演算するこ
とを可能にしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サーボドライブ・
システムにおけるシリアルでデータを送るシリアルエン
コーダのデータをパルス列に変換する回路に関する。

【０００２】

【従来の技術】従来のサーボドライブ・システムにおけ
るシリアルエンコーダのパルス列変換方式については、
アブソリュート・エンコーダから出力された絶対位置デ
ータをインクリメンタル・パルス列に変換して使用する
ためのデータ変換回路が、特開昭６３−１７９２１３号
公報に開示されている。図３はその従来のデータ変換回
路のブロック図である。図３において、アブソリュート
・エンコーダの回転開始と共に絶対位置データがシフト
レジスタ１０へ入力し、この直列データはクロックＣＬ
Ｋの一定周期Ｔ毎に並列変換されてＡＬＵ（演算論理回
路）３０へ入力する。可逆カウンタ２０は入力パルス信
号をアップ又はダウンカウントする。ＡＬＵ３０はシフ
レジスタ１０からの入力と可逆カウンタ２０の出力を入
力し、前者のデータから後者のカウント数を減算して差
分データとして出力する。ＡＬＵ４０はバス７上のデー
タとＡＬＵ３０の出力を加算して、Ｄ型フリップフロッ
プ（ＤＦＦ）５０はＡＬＵ４０の出力を受けて内部クロ
ック信号ＣＰに従いバス７上に出力する。デコーダ６０
はＡＬＵ４０で発生するキャリー信号Ｃと、ＡＬＵ３０
からの正負判別用のデータＭＳＢを入力して、内部クロ
ックＣＰに従い、 ＭＳＢ：０の時には、エンコーダの正回転方向に対
応するパルス列＋ＦＢを、 ＭＳＢ：１の時は、エンコーダの負方向回転に対応
する−ＦＢを出力し、それぞれ可逆カウンタ２０の端子
ＵＰ、ＤＯＷＮに入力させることによって、可逆カウン
タ２０のカウント値は常にエンコーダの出力する絶対位
置データに追従する。したがって、デコーダから出力す
るパルス列＋ＦＢ、−ＦＢは、エンコーダの絶対位置デ
ータから変換された通常のインクリメンタル・フィード
バックパルス信号として、サーボ・ドライブシステム、
プグラマブル・コントローラシステム等で使用できる。
上の図３に示した回路の構成は、ＤＤＡ方式（デジタル
・データの補間回路方式）と呼ばれる周知の回路であっ
て、ＡＬＵ２０の差分データを、ＡＬＵ４０とＤ−ＦＦ
５０とデコーダ６０とで構成する積分回路で積分してＣ
Ｐによるパルス列に変換するものであ。また、このＤＤ
Ａ方式以外に、周知のＢＲＭ方式（バイナリー・レー
ト、マルチプライヤー）によっても積分回路を構成する
ことができる。この場合も同じように、可逆カウンタと
双方向ＢＲＭ回路、Ｄ−ＦＦ回路、デマルチプレクサ等
による構成で、アップパルス、ダウンパルスを作成する
ことで実現できる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例においては、差分データを基にパルス列変換を行う
ものであり、例えば、図２に示すサンプリング・クロッ
クの説明図のように、エンコーダの位置情報Ｓ（ＮＯ
１、２、３、４、５・・・）は単位時間に受信して、カ
ウンタのカウント値Ｃとの差、（Ｓ−Ｃ）を演算して積
分演算を行い出力パルスを作成しているので、もしも伝
送エラーが発生すると、図２のエンコーダ位置情報Ｓ−
ＮＯ４のように、入力データが入力しないために差分デ
ータは“０”になり、出力は停止して、その後で点線部
で示すように倍の周波数のパルスを出力するという事態
が発生する。このように、単純に従来のＤＤＡ方式を実
施すると、シリアルエンコーダから送られたデータがＨ
ＤＬＣにおけるＣＲＣの演算エラー等が発生した時に、
エンコーダデータが更新されず最悪の場合パルスが停止
してしまい、サーボドライブ・システム全体が制御不能
に陥る危険があった。そこで、本発明は、サーボドライ
ブ・システムにおけるシリアルエンコーダの送出データ
をパルス列に変換する回路において、伝送異常が発生し
ても出力パルスの変動が無いデータ変換回路を提供する
ことを目的としている。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明によると、シリアルでデータを
送るエンコーダのデータをＡＢ等複数相のパルス列に変
換するデータ変換回路であって、前記エンコーダの送出
したデータとパルス列の差を求めＤＤＡまたはＢＲＭ方
式の積分手段により単位時間当たりのパルス列を求める
前記データ変換回路において、伝送エラーが発生した時
は、前記エンコーダのデータが前回の差分データを今回
の差分データとして演算するパルス列出力手段を備えた
ことを特徴としている。また、請求項２記載の発明によ
ると、前記データ変換回路における前記パルス列出力手
段は、具体的に、伝送データが正常な場合にのみ伝送制
御部より出力するサンプリング・クロックによって動作
するＤＦＦ回路を、差分データを出力するＡＬＵと積分
回路の間に設け、前記サンプリング・クロックが出力さ
れない場合には保持している前回のパルスを出力するこ
とを特徴としている。上記のような構成とすることによ
り、伝送エラーが発生した時は前回と同じデータを加算
できるようにすることで、出力パルスの変動を防止でき
る。

【０００５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。図１は本発明の実施の形態に
係るデータ変換回路のブロック図であり、図２は図１に
示すサンプリングクロックの説明図である。図１におい
て、１は差分データのＡＬＵ３０の出力側とデータ加算
ＡＬＵ４０の入力側との間に接続される本発明に用いら
れるＤ型フリップフロップ（ＤＦＦ）１である。シリア
ルエンコーダのデータはＨＤＬＣ方式の伝送制御部３へ
入力され、ＣＲＣ演算結果が正常な時は読込まれたデー
タはシフトクロックでシリアル／パラレル変換部４へ入
力してパラレルデータに変換され、シフトクロックに基
づくサンプリング・クロックをインバータ２を介してＤ
ＦＦ１−１へ送出する。ＥＸＯＲ（排他的論理和）回路
５はＡ相、Ｂ相パルスの作成回路である。図３に示した
従来回路と同一回路には同一符号が付されている。すな
わち、２０は可逆カウンタで、入力パルス信号をアップ
又はダウンカウントする。３０はＡＬＵ（演算論理回
路）で、シリアル／パラレル変換部４からの入力Ｓと可
逆カウンタ２０の出力Ｃを入力し、前者のデータから後
者のカウント数を減算して差分データとして本発明に用
いられるＤ型フリップフロップ（ＤＦＦ）１へ出力す
る。４０はＡＬＵ（演算論理回路）で、バス７上のデー
タとＤ型フリップフロップ１の出力を加算して、Ｄ型フ
リップフロップ（ＤＦＦ）５０へ出力する。Ｄ型フリッ
プフロップ（ＤＦＦ）５０はＡＬＵ４０の出力を受けて
内部クロック信号ＣＰに従いバス７上に出力する。デコ
ーダ６０はＡＬＵ４０で発生するキャリー信号Ｃと、Ｄ
型フリップフロップ１からの正負判別用のデータＭＳＢ
を入力して、内部クロックＣＰに従い、 ＭＳＢ：０の時には、エンコーダの正回転方向に対
応するパルス列＋ＦＢを、 ＭＳＢ：１の時は、エンコーダの負方向回転に対応
する−ＦＢを出力し、それぞれ可逆カウンタ２０の端子
ＵＰ、ＤＯＷＮに入力させることによって、可逆カウン
タ２０のカウント値は常にエンコーダの出力する絶対位
置データに追従する。したがって、デコーダから出力す
るパルス列＋ＦＢ、−ＦＢは、エンコーダの絶対位置デ
ータから変換された通常のインクリメンタル・フィード
バックパルス信号として、サーボ・ドライブシステム、
プグラマブル・コントローラシステム等で使用できる。
つぎに動作について説明する。データの伝送をＨＤＬＣ
で行う伝送制御部３はシリアルエンコーダのデータを読
み込み、シフトクロックでシリアル／パラレル変換部４
を送ると同時に、ＣＲＣの演算結果が正常な時は、サン
プリング・クロックをインバータ２を介してＤＦＦ１−
１へ送出する。サンプリング・クロックはＣＲＣの演算
結果にエラーがあれば送出されない。シリアル／パラレ
ル変換されたパラレルデータＳからアップダウンカウン
タ２０のカウント数ＣをＡＬＵ３０で減算する。減算し
た差分データは、図２の水平Ｔ軸の目盛に示すサンプリ
ング・クロックが入力中で、クロックの下降エッジでラ
ッチされて正常に動作しているＤＦＦ１−１を介して、
加算ＡＬＵ４０へ入力しＤＦＦ２−５０の出力と加算さ
れる。デコーダ６０はＭＳＢとキャリーを入力して、パ
ルス列を出力する。アップダウンカウンタ２０では入力
するパルス列をカウントして、カウンタ２０のＬＳＢと
次のビットよりＥＸＯＲ回路５で、シリアルエンコーダ
の入力データに追従するＡ、Ｂ相２相のパルス列を出力
する。一方、伝送エラーの発生時は、ＣＲＣの演算エラ
ーが発生するとサンプリング・クロックは伝送制御部３
から出力されないので、図２のエンコーダ一位置情報Ｓ
−Ｎ０４の時のように欠落となって、ＤＦＦ１−１は前
回のデータを保持したままとなり、ＤＦＦ１−１からは
保持している前回のデータが後段へ出力され、前回と同
じパルスが加算回路へ出力されるので、エンコーダの入
力データが１時停止しても、図２に点線部分で示した従
来例でのＤＦＦ１−１が無い時のパルスの跳躍、停止と
いった危険現象は防止され、連続性が維持される。この
場合の出力パルス数は、伝送が正常に復した時に変換部
４のシフトレジスタのデータと比較され、正常演算へ収
斂するので問題はない。なお、本実施の形態ではここま
で、ＤＤＡ方式の回路例について説明したが、同様な構
成によってＢＲＭ方式の回路でも実現可能であることは
勿論である。

【０００６】

【発明の効果】以上説明したように、本発明によれば、
エンコーダのデータがＣＲＣ等の伝送エラーが発生した
時には、伝送データが正常な場合のみ出力されるサンプ
リング・クロックによって動作するＤＦＦ回路から、保
持する前回のパルスを出力するように構成したので、デ
ータの伝送異常が発生しても出力パルスの変動は無く、
サーボドライブ・システム全体に悪影響を及ぼさないデ
ータ変換回路を供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデータ変換回路のブ
ロック図である。

【図２】図１に示すサンプリング・クロックの説明図で
ある。

【図３】従来のデータ変換回路のブロック図である。

【符号の説明】

１、５０ Ｄ型フリップフロップ（ＤＦＦ） ２ インバータ ３ 伝送制御部 ４ シリアル／パラレル変換部 ５ ＥＸＯＲ（排他的論理和）回路 ７ バス １０ シフトレジスタ ２０ 可逆カウンタ ３０、４０ ＡＬＵ（演算論理回路） ６０ デコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアルでデータを送るエンコーダのデ
   ータをＡＢ等複数相のパルス列に変換するデータ変換回
   路であって、前記エンコーダの送出したデータとパルス
   列の差を求めＤＤＡまたはＢＲＭ方式の積分手段により
   単位時間当たりのパルス列を求める前記データ変換回路
   において、 伝送エラーが発生した時は、前記エンコーダのデータが
   前回の差分データを今回の差分データとして演算するパ
   ルス列出力手段を備えたことを特徴とするデータ変換回
   路。
2. 【請求項２】 前記データ変換回路において、 前記パルス列出力手段は、伝送データが正常な場合にの
   み伝送制御部より出力するサンプリング・クロックによ
   って動作するＤＦＦ回路を、差分データを出力するＡＬ
   Ｕと積分回路の間に設け、前記サンプリング・クロック
   が出力されない場合には保持している前回のパルスを出
   力することを特徴とする請求項１記載のデータ変換回
   路。