JPH1145988A

JPH1145988A - ＢｉＣＭＯＳ内蔵受光半導体装置

Info

Publication number: JPH1145988A
Application number: JP10019311A
Authority: JP
Inventors: Masaaki Sawara; 正哲佐原; Takashi Suzuki; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1997-05-27
Filing date: 1998-01-30
Publication date: 1999-02-16
Anticipated expiration: 2018-01-30
Also published as: JP4077063B2

Abstract

(57)【要約】【課題】縦型ＰＮＰおよびＡＰＤの特性を損わず、近
赤外領域まで感度を有するＡＰＤを同一Ｐ型基板に集積
できるＢｉＣＭＯＳ受光半導体装置を提供する。【解決手段】Ｐ型基板１上に形成されたＮ型第１埋込
層３（カソード）と、この上に形成されたＰ型第１、第
２、第４半導体層５、１３、２９（アノード）とを持つ
ＡＰＤを形成し、基板１上に形成されたＮ型第１埋込層
３と、Ｐ型第１半導体層５上に形成されたＰ型第１埋込
層９およびＰ型第２半導体層１３（コレクタ）と、この
層１３内にＮ型第２半導体層１９（ベース）とを持つ縦
型ＰＮＰを形成し、基板１内にＮ型第２埋込領域７、Ｎ
型第１半導体層１５（コレクタ）と、この層１５内にＰ
型第３半導体層２７（ベース）とを持つ縦型ＮＰＮを形
成し、Ｐ型第２半導体層１３内表層にＮＭＯＳを形成
し、Ｎ型第２半導体層１７内表層にＰＭＯＳを形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＢｉＣＭＯＳ内蔵
受光半導体装置に関し、特に、縦型ＰＮＰトランジスタ
（縦型ＰＮＰ−Ｔｒ）、ＭＯＳトランジスタおよび紫外
領域、可視領域から近赤外領域にわたり高感度のアバラ
ンシェフォトダイオード（ＡＰＤ）を備えたＢｉＣＭＯ
Ｓ内蔵受光半導体装置に関する。

【０００２】

【従来の技術】従来、ＡＰＤの殆どは単独素子として形
成されていた。このため、受光した信号を処理するため
に、ＡＰＤは信号処理用集積回路と共に使用され、また
は信号処理用半導体装置と同一パッケージに組み立てら
れて、ハイブリッド集積回路（ハイブリッドＩＣ）とし
て使用されていた。

【０００３】一方、特開平２ー２１８１６０号公報に
は、ＣＣＤまたはＭＯＳ型トランジスタとＡＰＤとを形
成する例が提案されている。この例では、イメージセン
サにおいて、トランジスタ等の能動素子とＡＰＤとをモ
ノリシックに構成している。

【０００４】ＡＰＤをモノリシックに形成する場合、一
般にＡＰＤは高速の用途に使用されるため、信号処理回
路も高速、且つ広帯域で動作できる素子を必要とする。
このような素子として、高速のＮＰＮトランジスタ（Ｎ
ＰＮ−Ｔｒ）およびＰＮＰトランジスタ（ＰＮＰ−Ｔ
ｒ）が考えられる。ＮＰＮ−Ｔｒは、高速動作に適した
縦型構造のものが容易に形成できる。ところが、ＰＮＰ
−Ｔｒは、ＮＰＮ−Ｔｒ製造プロセスにおいて寄生的に
形成される横型構造となるので、低速で帯域も狭い。

【０００５】

【発明が解決しようとする課題】しかし、ハイブリッド
ＩＣとする方法では、ＡＰＤと信号処理回路とを同一パ
ッケージに組み立てるので、組立ての構成が複雑であ
る。また、ハイブリッドＩＣであるために、誘導により
雑音を生じやすく、また寄生容量も増加する。更に、信
号処理回路と共にＡＰＤをアレイ化して配置することが
困難である。

【０００６】特開平２ー２１８１６０号公報に記載され
た例では、選択エピタキシャル成長等の複雑な製造工程
を必要とするため、ＡＰＤの特性が十分に得られなかっ
たり、ＡＰＤを安定して製造することが困難であったり
する。また、この公報に開示されたＮＰＮトランジスタ
は寄生的な構造をしているので、エミッタ抵抗、コレク
タ抵抗、ベース抵抗といった寄生抵抗が大きい。このた
め、トランジスタの直線性や周波数特性等がＡＰＤから
の信号を処理するには必ずしも十分ではない。言い換え
れば、微弱な高速光信号を検出できる高性能なＡＰＤを
製造するには、ＡＰＤのＰＮ接合の形成条件に厳しい制
約があり、特性が素子構造に依存する。一方、バイポー
ラトランジスタやＭＯＳ型トランジスタ等の集積回路
は、これらの素子を集積するために、製造条件に制約が
ある。このため、両者の特性を引き出しつつ、同一基板
上に形成することは難しい。

【０００７】一方、バイポーラトランジスタを形成する
ためには、基板上にエピタキシャル層を成長する。とこ
ろが、バイポーラトランジスタに使用するエピタキシャ
ル層は比較的薄いが、近赤外領域まで高い感度を得るた
めに、ＡＰＤでは比較的厚いエピタキシャル層が必要で
ある。この要求を両立させることも難しい。

【０００８】ＡＰＤの信号処理回路に使用する素子とし
て、縦型ＮＰＮ−Ｔｒに加えて、縦型ＰＮＰ−Ｔｒがあ
ると非常に便利である。縦型ＮＰＮ−Ｔｒを構成するに
は、Ｐ型基板を用いるのが好適である。そこで、縦型Ｐ
ＮＰ−ＴｒもＰ型基板上に構成しなくてはならない。し
かし、Ｐ型基板では、縦型ＰＮＰ−Ｔｒのコレクタを基
板と分離できないので、コレクタが常に接地されてしま
う。したがって、信号処理回路に好適な縦型ＰＮＰ−Ｔ
ｒを得ることができない。

【０００９】本発明の目的は、縦型ＰＮＰ−Ｔｒおよび
ＡＰＤの特性を損なうことなく、これらを同一のＰ型半
導体基板上に構成したＢｉＣＭＯＳ内蔵受光半導体装置
を提供することにある。

【００１０】

【課題を解決するための手段】そこで、本発明は次のよ
うな構成とした。

【００１１】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｐ型半導体基板１内の上面表層のアバランシ
ェフォトダイオード形成領域（ＡＰＤ形成領域）および
縦型ＰＮＰトランジスタ形成領域（縦型ＰＮＰ−Ｔｒ形
成領域）に形成されたＮ型第１埋め込み層３と、Ｐ型半
導体基板１およびＮ型第１埋め込み層３上であって、Ａ
ＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＭＯＳ型Ｐ
チャネルトランジスタ形成領域（ＰＭＯＳ−Ｔｒ形成領
域）、ＭＯＳ型Ｎチャネルトランジスタ形成領域（ＮＭ
ＯＳ−Ｔｒ形成領域）および縦型ＮＰＮトランジスタ形
成領域（縦型ＮＰＮ−Ｔｒ形成領域）に形成されたＰ型
第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域および縦型
ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内の上面表
層に形成されたＮ型第２埋め込み領域７と、縦型ＰＮＰ
−Ｔｒ形成領域のＮ型第１埋め込み層３上であって、Ｐ
型第１半導体層５内の上面表層に形成されたＰ型第１埋
め込み層９と、ＡＰＤ形成領域のＮ型第１埋め込み層３
上であって、Ｐ型第１半導体層５内の上面表層に形成さ
れたＰ型第２埋め込み層１１と、Ｐ型第１半導体層５、
Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１１および
Ｎ型第２埋め込み領域７上に形成されたＰ型第２半導体
層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込
み領域７上に接して形成されたＮ型第１半導体層１５
と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み領域７
上に接して形成されたＮ型第２半導体層１７と、縦型Ｐ
ＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に形成さ
れたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ形成領
域のＮ型第１半導体層１５内の表面上層に形成されたＮ
型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ
型第１半導体層１５内の表面上層にあって、Ｎ型第４半
導体層２５の底面および側面を囲んで形成されたＰ型第
３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第
３半導体層１９内の表面上層に形成されたＰ型第４半導
体層２９と、を備えて成り、縦型ＰＮＰ−Ｔｒは、当該
縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ
型第１半導体層５およびＰ型第２半導体層１３をコレク
タとし、Ｎ型第３半導体層１９をベースとし、Ｐ型第４
半導体層２９をエミッタとして構成され、縦型ＮＰＮ−
Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め
込み領域７およびＮ型第１半導体層１５をコレクタと
し、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導
体層２５をエミッタとし構成され、ＡＰＤは、当該ＡＰ
Ｄ形成領域のＰ型第１半導体層５およびＰ型第２半導体
層１３をアノードとし、ＡＰＤ形成領域のＮ型第１埋め
込み層３をカソードとして構成され、更に、縦型ＰＮＰ
−Ｔｒのコレクタは、縦型ＰＮＰ−Ｔｒ形成領域のＮ型
第１埋め込み層３上に接すると共にＰ型第１埋め込み層
９を囲んで形成されたＮ型第２埋め込み領域７と、この
Ｎ型第２埋め込み領域７上に接して形成されたＮ型第５
半導体領域４１とにより分離され、ＡＰＤのアノード
は、ＡＰＤ形成領域のＮ型第１埋め込み層３上に接する
と共にＰ型第２埋め込み層１１を囲んで形成されたＮ型
第２埋め込み領域７と、このＮ型第２埋め込み領域７上
に接して形成されたＮ型第６半導体領域４２とにより分
離されている。

【００１２】このように、Ｐ型第１半導体層５とＰ型第
２半導体層１３とをＮ型第１埋め込み層３上に形成して
ＡＰＤのアノードとしたので、これらのＰ型層全体の厚
さによってＡＰＤの特性を向上できる。また、Ｎ型第２
埋め込み領域７およびＰ型第１埋め込み層９をＰ型第１
半導体層５上に形成するので、Ｐ型第２半導体層１３の
厚さを調整して、縦型ＮＰＮ−Ｔｒおよび縦型ＰＮＰ−
Ｔｒの特性をそれぞれ向上できる。つまり、Ｐ型第１半
導体層５の厚さをＡＰＤの特性に合わせて変更すれば、
バイポーラトランジスタの特性に影響を与えずにＡＰＤ
の長波長に対する感度を変更できる。

【００１３】ＡＰＤ形成領域において、Ｎ型第１埋め込
み層３をＰ型基板１上に形成しているので、カソードを
分離できる。また、Ｐ型第２埋め込み層１１を囲んで形
成されたＮ型第２埋め込み領域７と、このＮ型第２埋め
込み領域７上に接して形成されたＮ型第６半導体領域４
２とからなる分離領域をＮ型第１埋め込み層３上に接し
て設け、この分離領域により、Ｐ型第１半導体層５およ
びＰ型第２半導体層１３をＰ型基板１と分離したので、
アノードを分離できる。このように、アノードおよびカ
ソードが分離されるので、ＡＰＤを独立した素子として
取り扱うことができる。更に、Ｐ型第１半導体層５上の
表面上層にＰ型第２埋め込み層１１を形成したので、Ａ
ＰＤの特性の調整が容易になる。つまり、Ｐ型第２埋め
込み層１１の不純物プロファイルにより、アバランシェ
降伏電圧を調整できる。

【００１４】縦型ＰＮＰ−Ｔｒ形成領域において、Ｎ型
第１埋め込み層３上にＰ型第１埋め込み層９を形成する
ので、コレクタをＰ型基板１から分離できる。また、Ｎ
型第１埋め込み層３上に接して上記分離領域を設け、Ｐ
型第１半導体層５およびＰ型第２半導体層１３を他のＰ
型半導体層と分離したので、コレクタを分離できる。更
に、Ｐ型第１半導体層５上にＰ型第１埋め込み層９を形
成するので、コレクタ抵抗を低減できる。更に、また、
Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層
２９をエミッタとするので、ベースプロファイルとエミ
ッタ接合の形成を他の素子と独立して制御できる。つま
り、縦型ＰＮＰ−Ｔｒの電流増幅率、アーリ電圧および
周波数特性等を高性能にできる。

【００１５】縦型ＮＰＮ−Ｔｒ形成領域において、Ｐ型
第１半導体層５上にＮ型第２埋め込み領域７を形成して
いるので、低抵抗のコレクタを形成できると共に、コレ
クタをＰ型基板１から分離できる。また、Ｐ型第３半導
体層２７をベースとし、Ｎ型第４半導体層２５をエミッ
タとするので、ベースプロファイルとエミッタの接合形
成を他の素子と独立して制御できる。つまり、縦型ＮＰ
Ｎ−Ｔｒの電流増幅率、アーリ電圧および周波数特性等
を高性能にできる。

【００１６】ＮＭＯＳ−Ｔｒ形成領域を、Ｐ型第２半導
体層１３の上面表層に設けるので、製造工程が簡素にで
きる。

【００１７】また、ＰＭＯＳ−Ｔｒ形成領域を、Ｎ型第
２埋め込み領域７上のＮ型第２半導体層１７の上面表層
に設けるので、このＮ型層をベースとする寄生のＰＮＰ
トランジスタのｈ_feを小さくできる。このため、ラッチ
アップ耐性を向上できる。

【００１８】分離領域が、Ｎ型第２埋め込み領域７とこ
の上に形成されたＮ型第５半導体領域４１、Ｎ型第６半
導体領域４２とにより構成されるので、小さい分離領域
で素子分離ができる。この結果、ＮＭＯＳ−Ｔｒ形成領
域のＰ型第１半導体層５を他の素子形成領域と分離でき
る。

【００１９】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰ−ＴｒのベースであるＮ型第３半
導体層１９が、Ｎ型第２半導体層１７と同一プロセスで
形成されていてもよい。

【００２０】このように、Ｎ型第３半導体層１９をＮ型
第２半導体層１７と同一プロセスで形成すれば、縦型Ｐ
ＮＰ−ＴｒのベースとＰＭＯＳ−Ｔｒの基板ゲート部の
Ｎ型層とを同時に形成できるので、製造工程が簡素にで
きる。

【００２１】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭ
ＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜３７を有す
ると共にアバランシェフォトダイオードのアノード上に
は遮光膜３７の開口部を有するようにしてもよい。

【００２２】このように、縦型ＰＮＰ−Ｔｒ、縦型ＮＰ
Ｎ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮
光膜３７を有するようにすれば、照射される光の量に係
わらず、これらの素子が安定して動作する。また、アノ
ード上に遮光膜３７の開口部を有するようにすれば、ア
ノード部に光を導入できる。

【００２３】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｎ型第５半導体領域４１およびＮ型第６半導
体領域４２は、Ｎ型第１半導体層１５およびＮ型第２半
導体層１７の少なくとも一方と同一プロセスで形成され
ていてもよい。

【００２４】このように、Ｎ型第１半導体層１５および
Ｎ型第２半導体層１７の少なくとも一方と同一の工程で
Ｎ型第５半導体領域４１およびＮ型第６半導体領域４２
を形成すれば、製造工程を簡素にできる。

【００２５】

【発明の実施の形態】以下、添付図面を参照しながら本
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明は省略する。

【００２６】図１から図４は、本発明のＢｉＣＭＯＳ内
蔵受光半導体装置の製造工程の各工程における断面図で
ある。これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装
置の製造プロセスについて説明する。

【００２７】半導体基板は、Ｐ型Ｓｉ基板１を使用する
（図１（ａ））。基板１は、不純物濃度が１×１０¹⁴ｃ
ｍ^ー3以上２×１０¹⁵ｃｍ^ー3以下が好ましく、面方位は
（１００）を使用することが好ましい。

【００２８】まず、基板１の上面表層にＮ型第１埋め込
み層３を形成する（図１（ｂ））。Ｎ型埋め込み層３
は、基板１上にＳｉ酸化膜を形成し、フォトリソグラフ
ィ技術を用いてこの酸化膜の所定の領域をエッチングに
より除去し、残存Ｓｉ酸化膜をマスクにしてＮ型不純物
を熱拡散で導入して形成する。不純物は、アンチモン
（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。

【００２９】Ｎ型第１埋め込み層３は、図１（ｂ）に示
すように、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成
領域に形成される。ＡＰＤ形成領域に形成されると、カ
ソードとなる。カソードの抵抗を低くするために、接合
の深さは４μｍ〜６μｍ程度が好ましく、表面濃度は１
×１０¹⁹ｃｍ^ー3以上５×１０¹⁹ｃｍ^ー3以下が好ましい。
このように形成すると、基板１からカソードを電気的に
分離できる。また、縦型ＰＮＰ−Ｔｒ形成領域に形成さ
れると、コレクタを基板１から電気的に分離するための
Ｎ型埋め込み層として利用される。

【００３０】次に、Ｐ型第１半導体層５をウエハ表面全
面に形成する（図１（ｃ））。この層５を、縦型ＮＰＮ
−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−
Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ
形成領域に形成してもよい。Ｐ型第１半導体層５は、濃
度が一様で比較的厚い半導体層を形成するために、エピ
タキシャル成長により形成する。Ｐ型半導体層５の厚み
は、Ｎ型第１埋め込み層３と後に形成されるＮ型第２埋
め込み領域７がつながる範囲で厚み調整し、ＡＰＤの空
乏層の広がり、動作電圧、入射波長、分光感度によって
決定する。また、この層５を基板と考えて、ＮＭＯＳ−
Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＮＰＮ−Ｔｒおよび縦型Ｐ
ＮＰ−Ｔｒを形成するので、比抵抗および不純物濃度は
基板１と同じ程度が好ましい。特に、不純物濃度は、１
×１０¹⁴ｃｍ^ー3以上１×１０¹⁵ｃｍ^ー3以下の範囲でもよ
い。

【００３１】続いて、Ｐ型第１半導体層５の上面表層に
Ｎ型第２埋め込み領域７を形成する（図２（ａ））。Ｎ
型第２埋め込み領域７は、フォトリソグラフィ技術を用
いて、Ｎ型第１埋め込み層３と同じ方法により形成でき
る。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａ
ｓ）が好ましい。コレクタ抵抗を低くするために、接合
の深さは４μｍ〜６μｍが好ましく、表面濃度は１×１
０¹⁹ｃｍ^ー3以上５×１０¹⁹ｃｍ^ー3以下が好ましい。な
お、図２（ａ）でＮ型第１埋め込み層３がＰ型第１半導
体層５の領域まで拡大されて示されているが、これはＮ
型第２埋め込み領域７を形成する工程においてＮ型第１
埋め込み層３の不純物がＰ型第１半導体層５に拡散して
Ｎ型領域が拡大するからである。しかし、以下では同様
のことは記述を省略する。

【００３２】Ｎ型第２埋め込み領域７は、図２（ａ）に
示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔ
ｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形
成領域に形成される。Ｎ型第２埋め込み領域７は、縦型
ＮＰＮ−Ｔｒ形成領域に形成されると縦型ＮＰＮ−Ｔｒ
のコレクタとなり、ＰＭＯＳ−Ｔｒ形成領域に形成され
ると基板ゲート部（図４（ｂ）のＢ）となる。このよう
に、コレクタおよび基板ゲート部をＰ型第１半導体層５
上面表層に形成するので、縦型ＮＰＮ−ＴｒおよびＰＭ
ＯＳ−Ｔｒに関しては、Ｐ型第１半導体層５を基板とみ
なして夫々の素子を構成できる。また、ＡＰＤ形成領域
および縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第２埋め込
み領域７は、Ｎ型第１埋め込み層３上に分離領域として
形成される。このように形成すると、Ｎ型第２埋め込み
領域７とＮ型第１埋め込み層３とが重なり合って、電気
的に接続される。分離領域は、Ｎ型第１埋め込み層３上
の外周に沿って帯状の閉じた領域に形成される。詳述す
れば、縦型ＰＮＰ−Ｔｒ形成領域では、後に形成される
Ｐ型第１埋め込み層９を囲んでコレクタ分離領域として
形成される。ＡＰＤ形成領域では、後に形成されるＰ型
第２埋め込み層１１を囲んでカソード分離領域として形
成される。

【００３３】続いて、Ｐ型第１埋め込み層９を縦型ＰＮ
Ｐ−Ｔｒ形成領域に形成する（図２（ａ））。Ｐ型第１
埋め込み層９は、フォトリソグラフィ技術を用いてイオ
ン注入により形成することが好ましく、不純物はボロン
（Ｂ⁺）が好ましい。Ｐ型第１埋め込み層９は、Ｎ型第
１埋め込み層３上であって、先に形成したＮ型第２埋め
込み領域７の内側に形成される。コレクタ抵抗を低くす
るために、ドーズ量は５×１０¹³ｃｍ^ー2以上３×１０¹⁴
ｃｍ^ー2以下が好ましい。最終的には、Ｐ型第１埋め込み
層９は、１×１０¹⁷ｃｍ^ー3〜５×１０¹⁷ｃｍ^ー3のピーク
濃度をもつ。

【００３４】次に、Ｐ型第２埋め込み層１１をＡＰＤ形
成領域に形成する（図２（ａ））。Ｐ型第２埋め込み層
１１は、フォトリソグラフィ技術を用いてイオン注入に
より形成することが好ましく、また不純物はボロン（Ｂ
⁺）が好ましい。Ｐ型第２埋め込み層１１は、Ｎ型第１
埋め込み層３上であって、先に形成したＮ型第２埋め込
み領域７の内側に形成される。ＡＰＤの特性を向上させ
るために、ドーズ量は３×１０¹¹ｃｍ^ー2以上３×１０¹²
ｃｍ^ー2以下が好ましく、最終的には、Ｐ型第２埋め込み
層１１は、１×１０¹⁵ｃｍ^ー3〜６×１０¹⁵ｃｍ^ー3のピー
ク濃度をもつ。この不純物層によりＡＰＤの特性を調整
できる。つまり、Ｐ型第２埋め込み層１１はＰ型第１半
導体層５の上面表層にＮ型第１埋め込み層３と対向して
配置されるので、その不純物プロファイルによりＮ型第
１埋め込み層３からの空乏層の広がり具合が制御され
る。したがって、アバランシェ降伏電圧を調整できる。

【００３５】なお、Ｎ型第２埋め込み領域７の形成に先
立ち、Ｐ型第１埋め込み層９およびＰ型第２埋め込み層
１１を形成してもよい。

【００３６】これらの不純物層を形成後、Ｐ型第２半導
体層１３をウエハ表面全面に形成する（図２（ｂ））。
また、この層１３を、縦型ＮＰＮ−Ｔｒ形成領域、ＮＭ
ＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型Ｐ
ＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成しても
よい。Ｐ型第２半導体層１３は、濃度が一様で比較的厚
い半導体層を形成するために、エピタキシャル成長によ
り形成する。エピタキシャル層の厚さは、バイポーラト
ランジスタの特性を十分に発揮させるために、５μｍ〜
１０μｍ程度が好ましく、不純物濃度は基板１と同じ程
度が好ましい。ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型第２
半導体層１３は、既に形成されたＰ型第１半導体層５と
一体となってＮＭＯＳ−Ｔｒの基板ゲート部（図４
（ｂ）のＣ部）になる。ＡＰＤ形成領域では、Ｐ型第１
半導体層５およびＰ型第２半導体層１３が光吸収層とな
るので、これら２つの層の厚さにより長波長側の感度が
決定される。したがって、Ｐ型第１半導体層５を厚くす
ることにより全光吸収層を厚くすると、バイポーラトラ
ンジスタの特性を変更することなくＡＰＤの長波長感度
を上げることができる。

【００３７】次に、フォトリソグラフィ技術を用いＮ型
不純物をイオン注入して、Ｎ型第１半導体層１５を形成
する（図２（ｃ））。Ｎ型第１半導体層１５は、比較的
深く低い濃度に制御された半導体層であるので、イオン
注入により形成され、また不純物は燐（Ｐ⁺）を使用す
ることが好ましい。縦型ＮＰＮ−Ｔｒ特性を十分に発揮
させるため、ドーズ量は３×１０¹²ｃｍ^ー2以上６×１０
¹²ｃｍ^ー2以下が好ましい。

【００３８】Ｎ型第１半導体層１５は、図２（ｃ）に示
すように、ＡＰＤ形成領域のＮ型第６半導体領域４２と
同一プロセスにて形成してもよい。

【００３９】縦型ＮＰＮ−Ｔｒ形成領域では、Ｎ型第１
半導体層１５は、特にＮ型第２埋め込み領域７上に略同
一形状で形成されることが好ましい。このように形成す
ると、不純物の拡散によって重なり合い電気的に接続さ
れるので、低抵抗のコレクタを形成できる。

【００４０】ＡＰＤ形成領域では、Ｎ型第６半導体領域
４２は、アノード分離領域に形成される。この分離領域
は、Ｎ型第２埋め込み領域７上に接し、アノードの周囲
を囲んで帯状の閉じた領域に形成される。このように形
成すると、不純物の拡散によって相互に重なり合い電気
的に接続される。更に、小さい領域でアノードが分離で
きるので、Ｎ型第２埋め込み領域７と略同一形状で形成
されることが好ましい。

【００４１】続けて、Ｎ型第１半導体層１５と同様にし
て、Ｎ型第２半導体層１７を形成する（図２（ｃ））。
ＰＭＯＳ−Ｔｒ特性を十分に発揮させるために、ドーズ
量は６×１０¹²ｃｍ^ー2以上８×１０¹²ｃｍ^ー2以下が好ま
しい。

【００４２】Ｎ型第２半導体層１７は、図２（ｃ）に示
すように、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体
層１９およびＮ型第５半導体領域４１と同一プロセスに
て形成してもよい。

【００４３】ＰＭＯＳ−Ｔｒ形成領域では、Ｎ型第２半
導体層１７は、Ｎ型第２埋め込み領域７上に形成され、
略同一形状で形成されることが好ましい。このようにす
ると、不純物の拡散によってＮ型第２埋め込み領域７と
重なり合い、基板ゲート部が形成される。寄生トランジ
スタのＮ型ベースの不純物濃度が高く、厚い層となるた
めトランジスタ動作を抑え、ラッチアップ耐性が向上す
る。また、これらはＰ型第１半導体層５およびＰ型第２
半導体層１３により側面および底面が囲まれるので、基
板１、縦型ＮＰＮ−Ｔｒのコレクタおよび他のＰＭＯＳ
−Ｔｒ基板ゲート部から電気的に分離される。

【００４４】縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第５
半導体領域４１は、コレクタ分離領域に形成される。こ
の分離領域は、Ｎ型第２埋め込み領域７上に接し、コレ
クタの周囲を囲んで帯状の閉じた領域に形成される。こ
のように形成すると、不純物の拡散によって重なり合い
電気的に接続される。更に、小さい領域でコレクタが分
離できるので、Ｎ型第２埋め込み領域７と略同一形状で
形成されることが好ましい。Ｎ型第３半導体層１９は、
Ｐ型第１埋め込み層９上にあって、Ｐ型第２半導体層１
３の表面に形成され、縦型ＰＮＰ−Ｔｒのベースとな
る。

【００４５】Ｎ型第１半導体層１５およびＮ型第２半導
体層１７のイオン注入後に、高温ドライブの熱工程を通
して、Ｎ型層１５、１７の深さを２μｍ〜４μｍにする
ことが好ましい。

【００４６】続いて、ＬＯＣＯＳ２１を形成する（図３
（ａ））。ＬＯＣＯＳ２１は、例えば、次の方法により
形成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を
堆積し、フォトリソグラフィ技術により活性領域以外の
Ｓｉ窒化膜をエッチングにより除いた後に酸化炉で酸化
を行うと、Ｓｉ窒化膜が存在しない部分の酸化膜が厚く
なり、活性領域以外の領域にフィールド酸化膜２１が形
成される。フィールド酸化膜２１は、縦型ＰＮＰ−Ｔｒ
形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ
形成領域、ＮＭＯＳ−Ｔｒ形成領域およびＡＰＤ形成領
域内のそれぞれの活性領域間に形成される。このように
形成すると、活性領域に形成されたＡＰＤ、ＮＭＯＳ−
Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＰＮＰ−Ｔｒおよび縦型Ｎ
ＰＮ−Ｔｒが、フィールド酸化膜２１によりそれぞれの
領域を分離できる。

【００４７】この後に、ＰＭＯＳ−Ｔｒのチャネル領域
およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン
注入で不純物導入を行って、ＰＭＯＳ−ＴｒおよびＮＭ
ＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にす
る。このイオン注入よって、ＰＭＯＳ−ＴｒおよびＮＭ
ＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。そし
て、ゲート酸化膜をチャネル部に形成する。

【００４８】続いて、ポリシリコンをＣＶＤ法で堆積し
て、低抵抗化のために燐拡散を行った後に、フォトリソ
グラフィ技術を用いてポリシリコンをパターニングし、
エッチングして、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ
のゲート電極２３と配線とを形成する（図３（ａ））。

【００４９】次に、縦型ＮＰＮ−Ｔｒ形成領域にベース
としてＰ型第３半導体層２７を形成する（図３
（ｂ））。Ｐ型第３半導体層２７は、Ｎ型第１半導体層
１５内の上面表層にこの半導体層１５によって側面およ
び底面を囲まれて形成される。Ｐ型第３半導体層２７
は、フォトリソグラフィ技術を用いてＰ型不純物を低エ
ネルギーでイオン注入を行って形成され、不純物はＢ⁺
を用いる。縦型ＮＰＮ−Ｔｒの特性を十分に発揮させる
ために、ドーズ量は５×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃ
ｍ^ー2以下が好ましい。活性化後の接合の深さは、縦型Ｎ
ＰＮ−Ｔｒの高速化を図るために、０．５μｍ〜０．７
μｍ程度が好ましい。

【００５０】続いて、Ｎ型第４半導体層２５を基板表層
の活性領域内に形成する（図３（ｂ））。Ｎ型第４半導
体層２５は、接合が浅く高濃度に形成するため、イオン
注入により、砒素（Ａｓ⁺）を不純物に用いることが好
ましい。ＮＭＯＳ−ＴｒおよびＮＰＮ−Ｔｒのエミッタ
の特性を十分に発揮させるために、ドーズ量は３×１０
¹⁵ｃｍ^ー2以上１０×１０¹⁵ｃｍ^ー2以下が好ましく、活性
化後の接合の深さは０．２μｍ〜０．４μｍが好まし
い。

【００５１】Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔ
ｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領
域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述す
ると、Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔｒ形成
領域では、Ｎ型第２半導体層１９の上面表層に形成され
るとベースの拡散電極となる。縦型ＮＰＮ−Ｔｒ形成領
域では、Ｐ型第３半導体層２７内の上面表層に形成され
るとエミッタとなり、またＮ型第１半導体層１５内の上
面表層に形成されるとコレクタの拡散電極となる。ＡＰ
Ｄ形成領域では、分離領域のＮ型第１半導体層１５の上
部表層に形成されると、分離領域に対する拡散電極とな
る。ＮＭＯＳ−Ｔｒ形成領域内では、ゲート電極２３の
両側に隣接して形成されると、ＮＭＯＳ−Ｔｒのソース
・ドレインとなる。このような高濃度の拡散層は、Ｎ型
半導体層とメタル電極３３とのオーム性接触を形成する
ために利用される。

【００５２】次に、Ｐ型第４半導体層２９をＡＰＤ形成
領域等の表層の活性領域に形成する（図３（ｃ））。Ｐ
型第４半導体層２９は、接合が浅く高濃度に形成するた
め、イオン注入によりＰ型不純物はＢ⁺を用いることが
好ましい。ＰＭＯＳ−ＴｒおよびＰＮＰ−Ｔｒのエミッ
タの特性を十分に発揮させるために、ドーズ量は１×１
０¹⁵ｃｍ^ー2以上５×１０¹⁵ｃｍ^ー2以下が好ましく、活性
化後の接合の深さは、０．２μｍ〜０．４μｍが好まし
い。

【００５３】Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔ
ｒ形成領域、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれ
ば、Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔｒ形成領
域では、Ｎ型第３半導体層１９の上面表層に形成される
とエミッタとなり、Ｐ型第２半導体層１３の上面表層に
形成されるとコレクタの拡散電極となる。ＡＰＤ形成領
域では、アノード分離領域の内側であって、Ｎ型第１埋
め込み層３上にアノードの拡散電極として形成される。
縦型ＮＰＮ−Ｔｒ形成領域では、第３のＰ型拡散層２７
の上部表層に形成されると、ベースのＰ型拡散電極とな
る。ＰＭＯＳ−Ｔｒ形成領域内では、ゲート電極８の両
側に隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・
ドレインとなる。このような高濃度の拡散層は、Ｐ型半
導体層とメタル電極３３とのオーム性接触を形成するた
めに利用される。

【００５４】次に、全面にＢＰＳＧ膜３１をＣＶＤ法で
成長する（図４（ａ））。ＢＰＳＧ膜３１は熱処理を行
って、リフローによりウエハ表面の平坦性を良好にす
る。

【００５５】そして、メタル電極３３、拡散電極２５、
２９およびゲートポリシリコン２３を接続するために、
コンタクト用のビアホールを異方性エッチングによりＢ
ＰＳＧ膜３１に開孔する（図４（ａ））。

【００５６】その後、ウエハ全面にメタルを堆積し、フ
ォトリソグラフィ技術によってパターニングし、エッチ
ングして、メタル電極３３を形成する（図４（ａ））。
加工が容易なので、メタルはアルミニウムを用いること
が好ましい。また、ステップカバリッジが良好なので、
メタルの堆積はスパッタ法が好ましい。なお、メタル電
極３３は、Ｎ型拡散電極２５およびＰ型拡散電極２９上
に設けると、オーム性接触が得られる。

【００５７】続いて、ウエハ全面に層間絶縁膜３５を形
成する（図４（ｂ））。層間絶縁膜３５は、形成が容易
なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多層膜
が好ましい。

【００５８】次に、遮光膜を層間絶縁膜３５上に堆積す
る（図４（ｂ））。ＡＰＤのアノード以外の領域に光が
入射しないようにするために、フォトリソグラフィ技術
を用いてＡＰＤの領域の遮光膜を除く。遮光膜３７は、
遮光性が良いので、金属が好ましい。金属としては、特
に、成膜および加工が容易なので、アルミニウムが好ま
しい。遮光膜３７は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−
Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒを覆うよう
に２次元的に形成されると共に、アノード上には遮光膜
３７の開口部を有している。なお、遮光膜３７がアルミ
ニウム等の金属膜であるときは、素子間を接続する配線
としても利用できる。

【００５９】更に、ウエハ表面全面にパッシベーション
膜３９を堆積する（図４（ｂ））。

【００６０】以上説明した方法により、ＢｉＣＭＯＳ内
蔵受光半導体装置（図４（ｂ））が製造できる。すなわ
ち、図４（ｂ）に示すように、ＢｉＣＭＯＳ内蔵受光半
導体装置の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領
域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域を
配置して、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成
領域のＰ型半導体基板１内の上面表層に形成されたＮ型
第１埋め込み層３と、Ｐ型半導体基板１およびＮ型第１
埋め込み層３上であって、ＡＰＤ形成領域、縦型ＰＮＰ
−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−
Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成さ
れたＰ型第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域お
よび縦型ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内
の上面表層に形成されたＮ型第２埋め込み領域７と、縦
型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上であ
って、Ｐ型第１半導体層５内の上面表層に形成されたＰ
型第１埋め込み層９と、ＡＰＤ形成領域のＮ型第１埋め
込み層３上であって、Ｐ型第１半導体層５内の上面表層
に形成されたＰ型第２埋め込み層１１と、Ｐ型第１半導
体層５、Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１
１およびＮ型第２埋め込み領域７上に形成されたＰ型第
２半導体層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第
２埋め込み領域７上に接して形成されたＮ型第１半導体
層１５と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み
領域７上に接して形成されたＮ型第２半導体層１７と、
縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に
形成されたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ
形成領域のＮ型第１半導体層１５内の表面上層に形成さ
れたＮ型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領
域のＮ型第１半導体層１５内の表面上層にあって、Ｎ型
第４半導体層２５の底面および側面を囲んで形成された
Ｐ型第３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域の
Ｎ型第３半導体層１９内の表面上層に形成されたＰ型第
４半導体層２９と、を備えている。

【００６１】そして、縦型ＰＮＰ−Ｔｒは、当該縦型Ｐ
ＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ型第１
半導体層５およびＰ型第２半導体層１３をコレクタと
し、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導
体層２９をエミッタとして構成される。また、縦型ＮＰ
Ｎ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２
埋め込み領域７およびＮ型第１半導体層１５をコレクタ
とし、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半
導体層２５をエミッタとして構成される。更に、ＡＰＤ
は、当該ＡＰＤ形成領域のＰ型第１半導体層５およびＰ
型第２半導体層１３をアノードとし、ＡＰＤ形成領域の
Ｎ型第１埋め込み層３をカソードとして構成される。

【００６２】更に、縦型ＰＮＰ−Ｔｒのコレクタは、縦
型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上に接
すると共にＰ型第１埋め込み層９を囲んで形成されたＮ
型第２埋め込み領域７と、このＮ型第２埋め込み領域７
上に接して形成されたＮ型第５半導体領域４１と、によ
り分離され、ＡＰＤのアノードは、ＡＰＤ形成領域のＮ
型第１埋め込み層３上に接すると共にＰ型第２埋め込み
層１１を囲んで形成されたＮ型第２埋め込み領域７と、
このＮ型第２埋め込み領域７上に接して形成されたＮ型
第６半導体領域４２と、により分離されたＢｉＣＭＯＳ
内蔵受光半導体装置（図４（ｂ））が製造できる。

【００６３】以下、本発明のＢｉＣＭＯＳ内蔵受光半導
体装置の平面構成について説明する。図５は、上述の製
造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平
面図であり、図５のａ−ａ’線断面図が図４（ｂ）であ
る。また、各半導体層の配置を明示できるように、メタ
ル電極３３および遮光膜３７の図示は省略する。図５で
は、基板１の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領
域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域が
配置されている。

【００６４】縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第４
半導体層１９（ベース、Ｂ１）はＰ型拡散層２９（エミ
ッタ、Ｅ１）の周囲を囲んで設けられ、またＰ型第１埋
め込み層９、Ｐ型第２半導体層１３（コレクタ、Ｃ１）
はベース１９の周囲を囲んで設けられているので、ＰＮ
Ｐからなる構造が形成される。このＰＮＰ構造により、
Ｐ型第１埋め込み層９によりコレクタ抵抗が低減され、
且つ縦方向に増幅電流が流れる縦型ＰＮＰ−Ｔｒが形成
される。また、ベースプロファイルとエミッタ接合の形
成を他の素子と独立して制御できるので、電流増幅率、
アーリ電圧および周波数特性等を高性能にできる。更
に、Ｎ型第１埋め込み層３上に接して形成されたＮ型第
２半導体領域７と、この領域７上に形成されたＮ型第５
半導体領域４１と、によりコレクタ分離領域を構成し、
且つ帯状の閉じた形状のコレクタ分離領域によってＰ型
第１埋め込み層９を囲むので、Ｐ型第１埋め込み層９、
Ｐ型第１半導体層５およびＰ型第２半導体層１３が分離
される。したがって、コレクタに独立した電位を与える
ことができる。なお、コレクタ（Ｃ１）の拡散電極２９
は、コレクタ抵抗を低減するために、ベース（Ｂ１）を
囲んで形成することが好ましい。

【００６５】ＰＭＯＳ−Ｔｒ形成領域では、基板ゲート
部の電位を固定するために、Ｎ型第２半導体層１７内の
領域にもＮ型拡散層２５が設けられる。このように拡散
電極を多数設けると、基板ゲート部の電位を均一、且つ
安定にできる。また、ソースおよびドレインは、ゲート
電極２３で２分割にされた活性領域に形成されたＰ型第
４半導体層２９からなる。ソースおよびドレイン２９
は、自己整合的に形成することが好ましい。

【００６６】ＮＭＯＳ−Ｔｒ形成領域では、基板ゲート
部の電位を固定するために、Ｐ型第２半導体層１３内の
領域にもＰ型拡散層２９が設けられる。このように拡散
電極を多数設けると、基板ゲート部の電位を均一、且つ
安定にできる。また、ソースおよびドレインは、ゲート
電極２３で２分割にされた活性領域に形成された第４の
Ｎ型拡散層２５からなる。ソースおよびドレイン２５
は、自己整合的に形成することが好ましい。

【００６７】縦型ＮＰＮ−Ｔｒ形成領域では、Ｐ型第３
半導体層２７（ベース、Ｂ２）は、Ｎ型拡散層２５（エ
ミッタ、Ｅ２）の周囲を囲んで設けられ、またＮ型第１
半導体層１５（コレクタ、Ｃ２）は、ベース２７の周囲
を囲んで設けられているので、ＮＰＮからなる構造が形
成される。このＮＰＮ構造により、Ｎ型第２埋め込み領
域７によりコレクタ抵抗が低減され、且つ縦方向に増幅
電流が流れる縦型ＮＰＮ−Ｔｒが形成される。また、ベ
ースプロファイルとエミッタ接合の形成を他の素子と独
立して制御できるので、電流増幅率、アーリ電圧および
周波数特性等を高性能にできる。更に、Ｎ型第２埋め込
み領域７およびＮ型第１半導体層１５は、Ｐ型第１半導
体層５およびＰ型第２半導体層１３により囲まれている
ので、コレクタに独立した電位を与えることができる。
なお、コレクタ（Ｃ２）の拡散電極２５は、コレクタ抵
抗を低減するために、ベース（Ｂ２）を囲んで形成する
ことが好ましい。

【００６８】ＡＰＤ形成領域では、Ｐ型第１半導体層５
とＰ型第２半導体層１３とからなる領域を光吸収層とし
てアノード領域に設け、このＰ型第２半導体層１３内の
上部表層に設られたＰ型第４半導体層２９がアノード
（Ａ）電極となる。カソード（Ｋ）は、Ｐ型基板１上に
設けられたＮ型第１埋め込み層３から成るので、基板１
から分離されて、カソード引き出し領域によりウエハ表
面に引き出されている。この引き出し領域は、Ｎ型第１
埋め込み層３上に接して形成されたＮ型第２半導体領域
７と、この領域７上に形成されたＮ型第６半導体領域４
２と、から構成されている。そして、カソード引き出し
領域はアノード（Ａ）電極２９またはＰ型第２埋め込み
層１１を囲んで帯状の閉じた領域に形成すれば、光吸収
領域として５、１３が光吸収領域として寄与する領域と
寄与しない領域として分離される。したがって、カソー
ドに加えて、アノードも分離される。つまり、カソード
引き出し領域はアノード分離領域と兼用できる。なお、
カソードの周囲の電位を安定させるために、Ｐ型拡散電
極２９からなるガードリングにより、カソードを囲むこ
とが好ましい。

【００６９】図４（ｂ）の縦型ＰＮＰ−Ｔｒのベースで
あるＮ型第３半導体層１９の形成条件は、縦型ＰＮＰ−
Ｔｒの高速化を図るために、ＰＭＯＳ−Ｔｒ基板ゲート
部の形成条件と変えてもよい。この場合は、不純物はリ
ン（Ｐ⁺）を使用し、ドーズ量は３×１０¹³ｃｍ^ー2以上
３×１０¹⁴ｃｍ^ー2以下が好ましい。このように、ベース
を他の工程と独立に形成すると、縦型ＰＮＰ−Ｔｒの特
性を独立して制御できる。

【００７０】また、Ｎ型第３半導体層１９は、Ｎ型第１
半導体層１５を形成するイオン注入およびＮ型第２半導
体層１７を形成するイオン注入を共に行って形成しても
よい。このようにすると、イオン注入量が増えた分、縦
型ＰＮＰ−Ｔｒのｈ_efが下がり耐圧が増加するが、目
的、状況に応じて選択することができる。

【００７１】更に、Ｎ型第３半導体層１９の形成は、縦
型ＮＰＮ−ＴｒおよびＰＭＯＳ−Ｔｒを形成する熱工程
の後にイオン注入を行い、その後の縦型ＮＰＮ−Ｔｒの
ベースの熱工程と兼用して活性化を行ってもよい。この
ようにすると、０．５μｍ〜１μｍの浅い接合となり、
ベース幅の小さい高速用ＰＮＰ−Ｔｒが形成できる。

【００７２】図６は、２個のＡＰＤを配置した場合の平
面図である。Ｐ型第２半導体層１３の上部表層に独立し
たＰ型第４半導体層２９を設け、その周囲をカソード引
き出し領域で囲むと、共通のカソード（Ｋ）と独立した
アノード（Ａ１、Ａ２）とを有するＡＰＤを構成でき
る。これらを並列に接続すれば、ＡＰＤの直列抵抗を小
さくできる。また、複数個のＡＰＤのそれぞれに信号処
理回路を接続すれば、アレイ化された受光半導体装置を
構成できる。

【００７３】図７は、更にカソードも独立したＡＰＤを
２個配置した場合の平面図である。Ｐ型第２半導体層１
３の上部表層に独立したＰ型第４半導体層２９を設け、
それぞれの周囲をカソード引き出し領域で囲むと、独立
したカソード（Ｋ１、Ｋ２）と独立したアノード（Ａ
１、Ａ２）とを有するＡＰＤを構成できる。複数個のＡ
ＰＤのそれぞれに信号処理回路を接続すれば、アレイ化
された受光半導体装置を構成できる。更に、独立したカ
ソードを有するので、回路接続上の制限を緩和できる。
更に、また、それぞれのＡＰＤにおいてＰ型第２埋め込
み層１１の濃度を異なるように形成すれば、異なる特性
のＡＰＤを同一基板１上に形成できる。

【００７４】図８（ａ）はＡＰＤを２個配置した場合の
平面図であり、図８（ｂ）はｂ−ｂ’断面図である。図
８（ａ）においては、Ｐ型第１半導体層５とＰ型第２半
導体層１３との界面に単一の矩形のＰ型第２埋め込み層
１１を設け、この埋め込み層１１上にあって、Ｐ型第２
半導体層１３の上部表層に矩形の分離された２個のＰ型
第４半導体層２９を相互に近接して設ける。更に、これ
らの周囲を共通のカソード引き出し領域で囲んでＡＰＤ
を構成する。このようなＡＰＤでは、アノードとカソー
ド間に高電圧を印加してＰ型第２半導体層５、１３を完
全に空乏化させると、２個のＰ型第４半導体層２９は空
乏層により電気的に分離される。したがって、共通なカ
ソードを有すると共に、電気的に分離された２個のアノ
ードを有するＡＰＤとして動作する。このようにすれ
ば、複数のアノードを近接して配置できるので、独立し
たアノードを有する小型のＡＰＤを構成できる。

【００７５】なお、図５〜図７、図８（ａ）の平面図に
示すように、ＡＰＤの構成する半導体部であって高電圧
が印加されるものは、角部分に丸みをつけることがこと
が好ましい。このようにすると電界を緩和できるので、
ＡＰＤの耐圧を向上させることができる。

【００７６】図面をもって説明はしないが、縦型ＮＰＮ
−Ｔｒのエミッタは、ＮＭＯＳ−Ｔｒのソース・ドレイ
ン２５と別の工程で形成してもよい。この工程は、図３
（ｃ）に相当する工程で行うことができる。例えば、エ
ミッタ部の酸化膜を除去してウエハ表面全面にポリシリ
コンを堆積して、そのポリシリコンに不純物を導入しフ
ォトリソグラフィ技術を用いてパターンを形成し、さら
にポリシリコンから不純物を拡散させてエミッタを形成
しても良い。ポリシリコンへの不純物導入は、不純物は
砒素（Ａｓ⁺）、リン（Ｐ⁺）を用い、イオン注入で行う
ことが好ましい。このようにすると第３のＰ型半導体層
２７内の上部表層に接合が浅く高濃度のＮ型半導体層を
形成できるので、これをエミッタとすれば、高性能の縦
型ＮＰＮ−Ｔｒを構成できる。

【００７７】また、縦型ＰＮＰ−Ｔｒのエミッタは、Ｐ
ＭＯＳ−Ｔｒのソース・ドレイン２９と別の工程で形成
してもよい。このエミッタは、縦型ＮＰＮ−Ｔｒのエミ
ッタと同様の方法で形成できるので、詳細は省略する。

【００７８】

【発明の効果】以上、詳細に説明したように、本発明に
よって、アノードおよびカソードが分離され、且つ近赤
外領域から可視領域に高い感度を持つＡＰＤを同一のＰ
型基板上に集積したＢｉＣＭＯＳ内蔵受光半導体装置を
提供できる。

【００７９】また、本発明によって、基板と分離された
コレクタを有し、許容電流が大きく、アーリ効果および
コレクタ抵抗が小さく、そして周波数特性が改善された
縦型ＰＮＰ−Ｔｒと、基板から分離されたコレクタを有
する縦型ＮＰＮ−Ｔｒとを、同一のＰ型基板上に集積さ
れたＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。

【００８０】したがって、ＡＰＤの信号処理回路にコン
プリメンタリ回路を利用できるので、増幅回路の利得の
増加、高速化が実現できると共に、回路動作の電源電圧
依存性を低減できる。

【００８１】また、ＡＰＤとその信号処理回路とを対に
してアレイ状に配置すれば、信号処理が高速なアレイ化
されたＡＰＤを実現できる。

【００８２】更に、ＢｉＣＭＯＳ回路を用いれば、温度
補償付きＡＰＤを実現できる。

【００８３】すなわち、この受光半導体装置を利用する
と、光機器、光システム、通信等で光信号を電気信号に
変換する増幅器を備えた光変換素子と、その信号をアナ
ログ・デジタル回路で処理できる半導体装置とを提供で
きる。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための各工程における
断面図である。

【図２】図２（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵半導
体受光装置の製造方法を説明するための各工程における
断面図である。

【図３】図３（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための各工程における
断面図である。

【図４】図４（ａ）、（ｂ）は、ＢｉＣＭＯＳ内蔵半導
体受光装置の製造方法を説明するための各工程における
断面図である。

【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内
蔵受光半導体装置の平面図である。

【図６】図６は、異なる構造を有するＡＰＤの平面図で
ある。

【図７】図７は、異なる構造を有するＡＰＤの平面図で
ある。

【図８】図８（ａ）は、異なる構造を有するＡＰＤの平
面図である。図８（ｂ）は、異なる構造を有するＡＰＤ
のｂーｂ’線断面図である。

【符号の説明】

１…Ｐ型Ｓｉ基板、３…Ｎ型第１埋め込み層、５…Ｐ型
第１半導体層、７…Ｎ型第２埋め込み領域、９…Ｐ型第
１埋め込み層、１１…Ｐ型第２埋め込み層、１３…Ｐ型
第２半導体層、１５…Ｎ型第１半導体層、１７…Ｎ型第
２半導体層、１９…Ｎ型第３半導体層、２１…フィール
ド酸化膜、２３…ゲートポリシリコン、２５…Ｎ型第４
半導体層、２７…Ｐ型第３半導体層、２９…Ｐ型第４半
導体層、３１…ＢＰＳＧ膜、３３…メタル電極、３５…
層間絶縁膜、３７…遮光膜、３９…パッシベーション
膜、４１…Ｎ型第５半導体領域、４２…Ｎ型第６半導体
領域

Claims

【特許請求の範囲】

【請求項１】Ｐ型半導体基板内の上面表層のアバラン
シェフォトダイオード形成領域および縦型ＰＮＰトラン
ジスタ形成領域に形成されたＮ型第１埋め込み層と、前記Ｐ型半導体基板および前記Ｎ型第１埋め込み層上で
あって、前記アバランシェフォトダイオード形成領域、
前記縦型ＰＮＰトランジスタ形成領域、ＭＯＳ型Ｎチャ
ネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトラン
ジスタ形成領域および縦型ＮＰＮトランジスタ形成領域
に形成されたＰ型第１半導体層と、前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前
記縦型ＮＰＮトランジスタ形成領域の前記Ｐ型第１半導
体層内の上面表層に形成されたＮ型第２埋め込み領域
と、前記縦型ＰＮＰトランジスタ形成領域の前記Ｎ型第１埋
め込み層上であって、前記Ｐ型第１半導体層内の上面表
層に形成されたＰ型第１埋め込み層と、前記アバランシェフォトダイオード形成領域の前記Ｎ型
第１埋め込み層上であって、前記Ｐ型第１半導体層内の
上面表層に形成されたＰ型第２埋め込み層と、前記Ｐ型第１半導体層、前記Ｐ型第１埋め込み層、前記
Ｐ型第２埋め込み層および前記Ｎ型第２埋め込み領域上
に形成されたＰ型第２半導体層と、前記縦型ＮＰＮトランジスタ形成領域のＮ型第２埋め込
み領域上に接して形成されたＮ型第１半導体層と、前記ＭＯＳ型Ｐチャネルトランジスタ形成領域のＮ型第
２埋め込み領域上に接して形成されたＮ型第２半導体層
と、前記縦型ＰＮＰトランジスタ形成領域の前記Ｐ型第１埋
め込み層上に形成されたＮ型第３半導体層と、前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型第１半
導体層内の表面上層に形成されたＮ型第４半導体層と、前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型第１半
導体層内の表面上層にあって、前記Ｎ型第４半導体層の
底面および側面を囲んで形成されたＰ型第３半導体層
と、前記縦型ＰＮＰトランジスタ形成領域のＮ型第３半導体
層内の表面上層に形成されたＰ型第４半導体層と、を備
えて成り、前記縦型ＰＮＰトランジスタは、当該縦型ＰＮＰトラン
ジスタ形成領域の前記Ｐ型第１埋め込み層、前記Ｐ型第
１半導体層および前記Ｐ型第２半導体層をコレクタと
し、前記Ｎ型第３半導体層をベースとし、前記Ｐ型第４
半導体層をエミッタとして構成され、前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトラン
ジスタ形成領域の前記Ｎ型第２埋め込み領域および前記
Ｎ型第１半導体層をコレクタとし、前記Ｐ型第３半導体
層をベースとし、前記Ｎ型第４半導体層をエミッタとし
て構成され、前記アバランシェフォトダイオードは、当該アバランシ
ェフォトダイオード形成領域の前記Ｐ型第１半導体層お
よび前記Ｐ型第２半導体層をアノードとし、前記アバラ
ンシェフォトダイオード形成領域の前記Ｎ型第１埋め込
み層をカソードとして構成され、更に、前記縦型ＰＮＰトランジスタのコレクタは、前記
縦型ＰＮＰトランジスタ形成領域の前記Ｎ型第１埋め込
み層上に接すると共に前記Ｐ型第１埋め込み層を囲んで
形成された前記Ｎ型第２埋め込み領域と、このＮ型第２
埋め込み領域上に接して形成されたＮ型第５半導体領域
とにより分離され、前記アノードは、前記アバランシェフォトダイオード形
成領域の前記Ｎ型第１埋め込み層上に接すると共に前記
Ｐ型第２埋め込み層を囲んで形成された前記Ｎ型第２埋
め込み領域と、このＮ型第２埋め込み領域上に接して形
成された前記Ｎ型第６半導体領域とにより分離されてい
ることを特徴とするＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項２】前記縦型ＰＮＰトランジスタのベースで
ある前記Ｎ型第３半導体層は、前記Ｎ型第２半導体層と
共通に形成されていることを特徴とする請求項１に記載
のＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項３】前記縦型ＰＮＰトランジスタ、前記縦型
ＮＰＮトランジスタ、前記ＭＯＳ型Ｎチャネルトランジ
スタおよび前記ＭＯＳ型Ｐチャネルトランジスタ上に遮
光膜を備えると共に前記アバランシェフォトダイオード
のアノード上には前記遮光膜の開口部を備えることを特
徴とする請求項１に記載のＢｉＣＭＯＳ内蔵受光半導体
装置。
【請求項４】前記Ｎ型第５半導体領域および前記Ｎ型
第６半導体領域は、前記Ｎ型第１半導体層および前記Ｎ
型第２半導体層の少なくとも一方と同一プロセスで形成
されていることを特徴とする請求項１に記載のＢｉＣＭ
ＯＳ内蔵受光半導体装置。