JPH11501751A - トグル・モード・インクリメント論理回路を使用した線形およびトグル・モードのバースト・アクセス・シーケンスを制御する方法および装置 - Google Patents

Abstract

(57)【要約】 トグル・モード自動インクリメント論理回路を使用してコンピュータ・システムにおけるメモリへの順次モードとトグル・モードのバースト・アクセスを制御するメモリ・アクセス制御論理回路。本発明のメモリ・アクセス制御論理回路はメモリ・バースト・アクセス操作時にメモリ場所をアクセスするシーケンスを制御し、このバースト・アクセス・シーケンスはバースト・アクセス開始アドレスが増分される順序によって決定される。本発明のメモリ・アクセス制御論理回路を使用するコンピュータ・システムには、開始アドレスをトグル・シーケンスで増分するトグル・インクリメント論理回路が組み込まれる。入力バスが、コンピュータ・システム内のデバイスから、バースト・アクセス要求と、バースト・アクセス要求に応答してアクセスする第１のメモリ場所を示すバースト・アクセス開始アドレスとを受け取る。別の論理回路が、デバイスがバースト・アクセスのために線形インクリメント・シーケンスとトグル・インクリメント・シーケンスのいずれを必要としているかを判断する。第１のデバイスが線形インクリメント・シーケンスを必要としているという判断に応答して、制御論理回路がトグル・インクリメント論理回路を制御して開始アドレスを線形シーケンスで増分する。

Description

【発明の詳細な説明】 トグル・モード・インクリメント論理回路を使用した線形およびトグル ・モードのバースト・アクセス・シーケンスを制御する方法および装置発明の背景 発明の分野 本発明はコンピュータ・システムの分野に関する。具体的には、本発明はコン ピュータ・システムにおけるバースト・メモリ・アクセスのためのメモリ・サブ システム・パフォーマンスを向上させることに係わる。 関連技術の説明 ある種のコンピュータ・システムでは、特定のデバイスは、バースト・モード ・アクセスを使用してメモリ・デバイスまたはメモリを含むその他のタイプのデ バイスにアクセスすることができる。バースト・モード・アクセスによって一般 に、１つのメモリ・アクセス・コマンドを使用してメモリとの間で複数のデータ 単位（たとえばビット、バイト、ワード、またはカッドワード）を読み書きする ことができ、したがってメモリ・アクセス待ち時間が短縮される。場合によって は、メモリ・デバイスがバーストＲＥＡＤまたはバーストＷＲＩＴＥなどの単一 のメモリ・アクセス命令を、アクセスするアドレスのシーケンスと共に受け取る とバースト・アクセスが行われる。 ある種のメモリ・デバイスまたはメモリ・アレイを含むデバイスは、バースト ・アクセス時にアクセスするメモリ場所のアドレスを生成する自動アドレス・イ ンクリメント機構を備える。この場合、要求側デバイスからのバースト・アクセ ス・コマンドには、バースト・アクセスを開始するメモリ場所を示す開始アドレ スのみを含む。自動インクリメント機構は特定のシーケンス内の開始アドレスの 最下位ビットを増分させて、バースト・アクセス中にアクセスする残りのメモリ 場所のアドレスを生成する。この自動インクリメント論理回路によって生成され る後続メモリ・アドレスの数とそれらにアクセスする順序は、場合によっては、 バースト・アクセス中にアクセスされるデータ項目の数を示すように、コンピュ ータ・システム製造業者によって、またはコンピュータ・システムの操作時また は構成時に、レジスタに格納されたバースト長標識とバースト・シーケンス標識 によって決定される。 現在入手可能で自動アドレス・インクリメント機構を備えるデバイスの一例は シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバ イスである。様々なバースト・アドレス・インクリメント・シーケンス用に最適 化された、またはそれらを必要とする様々なタイプの集積回路デバイスと様々な バス・プロトコルがある。ＳＤＲＡＭは、線形（順次とも呼ぶ）またはインター リーブ（トグル・モードとも呼ぶ）バースト・メモリ・アクセスを実現するプロ グラマブル・モード・レジスタを備える。線形または順次インクリメント・シー ケンスは、アドレスを順次に増分させて、レジスタに設定されているかまたはコ ンピュータ・システム内でハード結線されているバースト長によって示されたデ ータ項目数に線形にアクセスする。たとえば、開始アドレスを１００１（２進） とし、バースト長を４データ項目とすると、線形アドレス・インクリメント・シ ーケンスによってこの開始アドレスが増分してメモリ場所１０１０、１０１１、 および１１００がこの順序でアクセスされることになる。 トグル・アドレス・インクリメント・シーケンスは、最下位ビットが値「０」 から値「１」にトグルするようなシーケンスであるため、トグル・シーケンスと 呼ばれる。したがって、場合によってはシーケンスを順次にすることもできるが 、多くの場合にはトグル・シーケンスは非順次または非線形である。上記と同じ 例を使用して、開始アドレスを１００１としてバースト長を４データ項目とする と、トグル・アドレス・インクリメント・シーケンスによってこの開始アドレス が増分して、メモリ場所１０００、１０１１、１０１０にこの順序でアクセスさ れることになる。 しかし、アドレス・インクリメントのモードを切り換えるためには、異なるタ イプのアドレス・インクリメント・シーケンス(順次モードかトグル・モードか) を必要とするたびに、ＳＤＲＡＭモード・レジスタをプログラムし直さなければ ならない。ＳＤＲＡＭモード・レジスタは実行中にプログラム可能であり、した がって、変化するアドレス・インクリメント要件に対応することができるが、ア ドレス・インクリメント・モードを変えるたびに生じる遅延が大きい。 たとえば、ホスト・バス上に高パフォーマンス・プロセッサを備え、ＰＣＩバ スなどの周辺バス上にその他のエージェントを備える特定のコンピュータ・シス テムでは、ホスト・バスからメイン・メモリへのすべてのバースト・アクセスが インターリーブ・メモリ・インクリメント・シーケンスを必要とすることがあり 、ＰＣＩバスからのすべてのバースト・アクセス要求が順次メモリ・アドレス・ インクリメント・シーケンスを必要とすることがある。その場合、バースト・ア クセス要求の発行源に応じて現行メモリ・アドレス・インクリメント・シーケン ス制御を行うようにＳＤＲＡＭのモード・レジスタを頻繁にプログラムし直さな ければならない。 ＳＤＲＡＭモード・レジスタのこのプログラミングと再プログラミングは、特 にメモリ・アクセス要求がプロセッサ・メモリ・アクセスとＰＣＩメモリ・アク セスとの間で絶えず切り換える場合、かなりのクロックサイクル数を使用する可 能性がある。たとえば、ある種のＳＤＲＡＭは、モード・レジスタをプログラム するのに２プログラム・クロック・サイクルと、モード・レジスタのプログラミ ング後に他のメモリ・アクセス要求を処理可能になるまでの２遊休クロック・サ イクルとを要する。したがって、バースト・アクセスのために異なるアドレス・ インクリメント・シーケンスを用意するようにＳＤＲＡＭモード・レジスタを再 プログラムするたびに４クロック・サイクルの不利が生じる。順次と非順次の両 方の自動アドレス・インクリメント・モードを備える他の装置にも同じ問題があ る。 したがって、メモリ・デバイスの自動インクリメント制御論理の再プログラミ ングに付随するクロック・サイクルの不利を引き起こすことなく、順次モードと トグル・モードの両方のバースト・アクセス要件を満たすように、バースト・ア クセスのためにメモリ・アドレスを自動的に増分させる手段を提供することが望 ましい。発明の概要 トグル・モード自動インクリメント論理回路を使用してコンピュータ・システ ムにおけるメモリへの順次モードとトグル・モードのバースト・アクセス動作を 制御する方法および装置について説明する。本発明は、メモリ・バースト・アク セス動作中のメモリ場所のアクセス順序を制御する。そこでは、バースト・アク セス・シーケンスは、バースト・アクセス開始アドレスを増分させる順序によっ て決まる。コンピュータ・システムは、トグル・シーケンスで開始アドレスを増 分させるトグル・インクリメント論理回路を備える。本発明のメモリ・アクセス 制御論理回路は、第１のデバイスからのバースト・アクセス要求と、バースト・ アクセス要求に応答してアクセスする第１のメモリ場所を示すバースト・アクセ ス開始アドレスとを受け取る入力バスを備える。さらに、本発明のメモリ・アク セス制御論理回路は、第１のデバイスがバースト・アクセス操作のために線形と トグルのどちらのインクリメント・シーケンスを必要としているかを判断する論 理回路と、第１の線形インクリメント・シーケンスを必要としているという判断 に応答して開始アドレスを線形シーケンスで増分させるようにトグル・インクリ メント論理回路を制御する制御論理回路も備える。図面の簡単な説明 第１図は、本発明の一実施形態によるコンピュータ・システムを示す高水準ブ ロック図である。 第２図は、本発明の一実施形態によるメモリ・コントローラとメイン・メモリ 構成を示すブロック図である。 第３Ａ図は、２データ項目のバースト長の場合の順次およびインターリーブ・ インクリメント・シーケンスの例を示す表である。 第３Ｂ図は、４データ項目のバースト長の場合の順次およびインターリーブ・ インクリメント・シーケンスの例を示す表である。 第３Ｃ図は、８データ項目のバースト長の場合の順次およびインターリーブ・ インクリメント・シーケンスの例を示す表である。 第４図は、本発明の一実施形態の方法を示す流れ図である。 第５図は、４データ・ワードのバースト長の場合の本発明の一実施形態の方法 を示す流れ図である。発明の詳細な説明 本発明は、トグル自動アドレス・インクリメント論理回路を使用して順次モー ドとトグル・モードでバースト・アクセス・シーケンスを制御するメモリ・アク セス制御論理回路を提供する。以下の説明では、本発明を十分に理解することが できるように、多くの特定の詳細が記載されている。しかし、当業者ならこれら の特定の詳細がなくても本発明を実施することができることがわかるであろう。 他の場合には、本発明が不明瞭にならないように、周知の要素については詳述し ていない。一実施形態のコンピュータ・システムの概要 第１図は、本発明の一実施形態によるコンピュータ・システムを示すブロック 図である。本発明のコンピュータ・システムは、情報を伝達するホスト・バス１ ００と、情報を処理するプロセッサ１０１と、プロセッサ１０１のために頻繁に 使用される情報または最近使用された情報あるいはその両方を格納するキャッシ ュ・メモリ１０４とを備える。プロセッサ１０１はプロセッサ制御およびデータ ・バス１０２およびプロセッサ・アドレス・バス１０３を介してホスト・バス１ ００に結合されている。一実施形態ではプロセッサ１０１は本発明の共同譲受人 である米国カリフォルニア州サンタクララのインテル・コーポレイション製のも のなどのインテル・アーキテクチャ・マイクロプロセッサであるが、他のプロセ ッサ・アーキテクチャも本発明に従って使用することができる。キャッシュ・メ モリ１０４は、プロセッサ１０１と同じ集積回路デバイス・パッケージ内に組み 込むことも別個の集積回路デバイス・パッケージに組み込むこともできる。 一実施形態のコンピュータ・システムは、プロセッサ１０１用の固定情報およ び命令を記憶する読み取り専用メモリ（ＲＯＭ）１０５またはその他の不揮発性 記憶装置も備える。一実施形態のＲＯＭ１０５には、コンピュータ・システムの 始動時またはリセット時にコンピュータ・システムの初期設定と構成を行う基本 入出力システム（ＢＩＯＳ）プログラムが記憶される。 ホスト・バス１００にはホスト制御バス１０６とホスト・アドレス・バス１０ ７を介して、アクセス（メモリＲＥＡＤ操作およびＷＲＩＴＥ操作など）とメモ リ・リフレッシュ操作を制御してメイン・メモリ１０９を維持するメモリ・コン トローラ１０８も結合されている。メイン・メモリ１０９には、コンピュータ・ システムの動作中にプロセッサ１０１用の情報と命令が記憶され、メモリ・アド レス信号線とメモリ制御信号線の両方を含むメモリ・バス１１０を介してメモり ・コントローラ１０８に結合されている。一実施形態のメモリ・コントローラ１ ０８は、周辺制御バス１１２および周辺アドレスおよびデータ・バス１１３を介 して周辺構成要素相互接続（ＰＣＩ）バスなどの周辺バス１１１にも結合されて いる。一実施形態では、メモリ・コントローラ１０８は、ホスト・バス１００と 周辺バス１１１との間の通信のためのバス・ブリッジ論理回路（図示せず）を備 える。他の実施形態では、バス・ブリッジ論理回路はメモリ・コントローラ１０ ８に組み込まれていなくてもよく、別個の集積回路デバイスに組み込んでもよい 。 メモリ・コントローラ１０８は、プロセッサ１０１などのホスト・バス上のエ ージェントまたは周辺バス１１１上のエージェントからのメモリ・アクセス要求 に応答してメイン・メモリ１０９へのアクセスを制御する。コンピュータ内のメ イン・メモリ１０９またはコンピュータ内のその他のメモリ・デバイスとの間で バースト・アクセスを行うことができるいずれのバス上のエージェントも、特定 のメモリ・アドレス・インクリメント・シーケンスを使用するバースト・アクセ スを必要とするか、またはそのために最適化されていることがある。一実施形態 では、バースト・アクセス操作中にアクセスされるメモリ場所のアドレスを生成 するためにトグル・モードでプロセッサ１０１からのバースト・アクセス要求の 開始アドレスを増分する必要がある。同様に一実施形態では、周辺バス１１１上 のエージェントから出されるすべてのメモリ・バースト・アクセス要求で、バー スト・アクセス操作中にアクセスする後続データ項目について、アクセスするメ モリ・アドレスを線形インクリメント・シーケンスで増分する必要がある。この ようなバースト・アクセスを制御するために使用可能な線形およびトグル・モー ド・アクセス・インクリメント・シーケンスの例について、第３Ａ図、第３Ｂ図 、 および第３Ｃ図を参照しながら以下に詳述する。 一実施形態のメモリ・コントローラ１０８は、メイン・メモリ１０９へのバー スト・アクセス中にアドレス・インクリメント・シーケンスを制御するように動 作するスマート・インクリメント制御論理回路１１７を備える。本発明のスマー ト・インクリメント制御論理回路は、メモリ上またはメモリを含むその他のデバ イス上のトグル・インクリメント・モード論理回路を制御して、メモリ・コント ローラ１０８またはコンピュータ・システム内のその他の論理回路で設定されて いる必要なインクリメント・シーケンスのタイプ（トグルか線形か）、バースト ・アクセス要求と共に供給される開始アドレス、およびバースト長（バースト・ アクセス中に取り出すデータ項目数）によって決まる特定のインクリメント・シ ーケンスを与える。本発明のスマート・インクリメント制御論理回路１１７は、 トグル・インクリメント・モード論理回路を使用してこれを行う。その際、線形 インクリメント・モードとトグル・インクリメント・モードとの間で切り換える ためにモード・レジスタまたはその他のそのような論理回路をプログラムし直す 必要がない。このようにして、本発明のスマート・インクリメント制御論理回路 は、アドレス・インクリメント・モードを変えるときに生じる遅延を少なくした りまったくなくしたりすることができる。スマート・インクリメント制御論理回 路１１７の動作について、第２図、第３図、および第４図を参照しながら以下に 詳述する。 第１図を続けて参照すると、一実施形態では、データ経路ユニット１１９もホ スト・データ・バス１２０を介してホスト・バス１００に結合され、メモリ・デ ータ・バス１２２を介してメイン・メモリ１０９に結合されている。一実施形態 のデータ経路ユニット１１９は、メモリ・データ制御バス１２５を介してメモリ ・コントローラ１０８から制御信号を受け取る。データ経路ユニット１１９は、 メモリ・コントローラ１０８が受け取ったデータ・アクセス要求またはデータ転 送要求に応答して、メイン・メモリとの間のデータの流れを制御するように動作 する。このようにして、メイン・メモリ１０９に付随するアドレスとデータの流 れが多少分離され、より効率的な動作が実現する。ある実施態様では、メイン・ メモリ１０９との間でやり取りされるデータはホスト・データ・バス１２０を介 してホスト・バスに転送されるが、周辺バス１１１には、メイン・メモリ１０９ との間でやり取りされるデータはメモリ・コントローラ１０８を通り周辺アドレ ス／データ・バス１１３を介して転送される。ある実施態様では、メモリ・コン トローラ１０８とデータ経路ユニット１１９の機能は１つの集積回路構成要素に 集積される。 当業者なら、他のコンピュータ・システムも本発明に従って使用可能であるこ とがわかる。同様に、当業者なら第１図に示すコンピュータ・システムは第１図 に図示されていない追加の構成要素も備えることができ、あるいは第１図に図示 されている周辺バス１１１などの構成要素なしで構成することもできることがわ かる。一実施形態のメモリ・コントローラおよびメイン・メモリの構成 第２図に、本発明の一実施形態のメモリ・コントローラとメイン・メモリの構 成を示す。本発明について、特定のタイプおよび数のメモリ・デバイスを含むメ イン・メモリ・アレイを参照しながら説明するが、当業者なら異なるタイプおよ び数のメモリ・デバイスを含む他のメモリ・アレイも本発明に従って使用可能で あることがわかるであろう。 メイン・メモリ・アレイ 第２図のメイン・メモリ・アレイ１０９は、第２図のメモリ・アレイ行に対応 するメモリ・ユニット２０１〜２０３を含むが、他の実施形態では別様に配置構 成することもできる。メモリ・ユニット２０１〜２０３は、一実施形態ではデュ アル・インライン・メモリ・モジュール（ＤＩＭＭ）構成のシンクロナス・ダイ ナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバイスである。ＳＤＲ ＡＭメモリ・ユニット２０１〜２０３のそれぞれが対応するモード・レジスタ２ ０１Ａ〜２０３Ａを備える。モード・レジスタ２０１Ａ〜２０３Ａは、各ＳＤＲ ＡＭメモリ・ユニット２０１〜２０３の動作に関係する特定の機能を制御するプ ログラマブル・レジスタである。モード・レジスタ２０１Ａ〜２０３Ａは、コン ピュータ・システムの構成中か、コンピュータ・システムの動作中に動作特性の 変更が必要になったときにオンザフライ（on the fly）で特定の所望の動作特性 となるようにプログラムされている。 モード・レジスタ２０１Ａなどの一実施形態のモード・レジスタは、バースト ＲＥＡＤサイクルまたはバーストＷＲＩＴＥサイクル中に入力または出力される ワード数（「バースト長」とも呼ぶ）を示すビット２：０を有する１２ビット幅 である。一タイプのＳＤＲＡＭメモリ・ユニットのバースト長は、１、２、４、 または８データ・ワード、あるいはメモリのフル・ページをバーストするように プログラム可能である。一実施形態では、ビット３は１、２、４、または８デー タ・ワードのバースト・アクセス・シーケンス中に開始メモリ・アドレスが増分 されるモードが線形モードかトグル・モードかのモードを示す。一実施形態では 、フル・ページ・バースト長の場合、線形インクリメント・シーケンスのみが使 用可能である。トグルまたはインターリーブ・アドレス・インクリメント・モー ドは、たとえば高パフォーマンスのプロセッサがより高速のキャッシュ・ライン ・フィルのために使用することが多い。トグル・モードは、一方のバンクにアク セスしている間に他方のバンクにプリチャージすることができるようにメモリの バンクを切り換えるために使用され、したがってバースト・アクセスを処理する 際に生じる遅延が少なくなる。 一実施形態では、トグル・インクリメント・モードは第２図の２０１Ａ〜２０ ３ＡなどのＳＤＲＡＭモード・レジスタに適切なビットを設定することによって イネーブルされる。トグル・インクリメント・シーケンスを実現するようにＳＤ ＲＡＭモード・レジスタをプログラムすると、アクセスされる特定のＳＤＲＡＭ メモリ・ユニット上のトグル・インクリメント論理回路２０１Ｂ〜２０３Ｂがイ ネーブルされる。トグル・インクリメント論理回路２０１Ｂ〜２０３Ｂは、トグ ル・モード・シーケンスに従ってバースト・アクセス開始アドレスを増分し、そ の特定のシーケンスはモード・レジスタまたはコンピュータ・システム内の他の 場所に設定されているバースト・アクセスおよびバースト長と共に供給される開 始アドレスによって決まる。トグル・シーケンスについて第３Ａ図、第３Ｂ図、 および第３Ｃ図を参照しながら以下に説明する。 モード・レジスタに設定されている線形モードとトグル・モードによって指示 される線形インクリメント・シーケンスとトグル・インクリメント・シーケンス の相違を、それぞれ２、４、および８データ項目のバースト長の第３Ａ図、第３ Ｂ図、および第３Ｃ図に示す。たとえば第３Ｂ図には４データ・ワードのバース ト長の線形モードととトグル・モードのアドレス・インクリメント・シーケンス の相違が示されている。列３０１には、バースト・アクセス要求と共に供給され た開始アドレスの最下位２ビットの値が示されており、これを本明細書ではデー タ項目開始アドレスとも呼ぶ。第３Ｂ図全体に例示されている数値は２進数であ るが、例示しやすくわかりやすいように１０進表記で示してある。 ＳＤＲＡＭインクリメント制御論理回路によって提供される特定のトグル・イ ンクリメント・シーケンスまたは線形インクリメント・シーケンスは、たとえば 開始アドレスの所定の数の最下位ビットの値によって決まるデータ項目開始アド レスによって変わり、特定のビット数はバースト長によって決まる。列３０２に は、列３０１に示す数に対応する値を持つ最下位ビットを有するバースト・アク セス開始アドレスの最下位２ビットの線形インクリメント・シーケンスを示す。 同様に、対応するデータ項目開始アドレスを持つバースト・メモリ・アクセスの 最下位２ビットのトグル・インクリメント・シーケンスを列３０３に示す。バー スト長を４ワードに設定した場合、データ項目開始アドレス０および２の線形イ ンクリメント・シーケンスとトグル・インクリメント・シーケンスは同じである ことに留意されたい。 同様に、２ワードのバースト長と８ワードのバースト長の線形８ワードのバー スト長の線形およびトグル・インクリメント・シーケンスをそれぞれ第３Ａ図お よび第３Ｃ図に示す。表に示すように、２ワードのバースト長の線形インクリメ ント・シーケンスとトグル・インクリメント・シーケンスは同じであり、したが って、異なるインクリメント・モードを必要とする異なるタイプのアクセスのた めにモード・レジスタ２０１Ａをプログラムし直す必要がない。第３Ｃ図に示す ようにバースト長を８ワードに設定した場合も、０および４の最下位ビットを有 するバースト・アクセス開始アドレスの線形モードとトグル・モードの自動イン クリメント・シーケンスは同じである。 モード・レジスタ２０１Ａの残りのビットを使用してＣＡＳ＃信号と呼ぶ制御 信号の待ち時間を設定する。ＣＡＳ＃信号はデータの可用性を制御し、モード・ レジスタ２０１Ａに設定された待ち時間は、データ・アクセス操作が開始された 後でメモリ・データ・バス１２２でデータ・アクセス操作からのデータが使用可 能になるまでに経過しなければならないクロック数を制御する。ＣＡＳ＃待ち時 間に設定される値は、ＳＤＲＡＭデバイスの速度またはアクセス時間とコンピュ ータ・システム・クロックのクロック周波数に応じる。ＣＡＳ＃信号およびその 他のＳＤＲＡＭ制御信号の動作は当業者に周知であり、ＮＥＣコーポレイション などのＳＤＲＡＭ製造業者からデータ・シートがいつでも入手可能である。 前述のように、モード・レジスタ２０１Ａ〜２０３Ａはコンピュータ・システ ムのセットアップ時すなわち構成時、あるいは動作条件の変更が必要なときに必 要に応じてオンザフライで構成することができる。 一実施形態のメモリ・コントローラ 再度第２図を参照しながら、一実施形態のメモリ・コントローラ１０８につい て詳述する。スマート・インクリメント制御論理回路１１７は、以下で詳述する ようにトグル・インクリメント論理回路を制御して線形モードとトグル・モード の両方のインクリメント・シーケンスを実現する組合せ論理回路２１１および制 御論理回路２１３を備える。スマート・インクリメント制御論理回路１１７に加 えて、メモリ・コントローラ１０８はホスト・アドレス・バス１０７および周辺 アドレスおよびデータ・バス１１３から着信したアドレスをラッチするアドレス ・ラッチ２０４を備える。一実施形態では、アドレス・ラッチ２０４はメモリ・ アクセス要求のパイプライン化を行って要求のスループットを向上させる。アド レス・ラッチ２０４が受け取ったメモリ・アドレスに関連づけられたメモリ・ア クセス命令を、スマート・インクリメント制御論理回路１１７がホスト制御バス １０６および周辺制御バス１１２から受け取る。アドレス・ラッチ２０４に結合 されたアドレス・デコード論理回路２０５が着信アドレスをデコードして、メモ リ・アクセス命令などそれに関連づけられた命令の対象がメイン・メモリ１０９ 、キャッシュ・メモリ、その他のコンピュータ・システム構成要素のいずれであ るかを判断する。 アクセス要求に関連づけられたアドレスがメイン・メモリ１０９にあるとアド レス・デコード論理回路２０５が判断すると、そのアドレスは、メモリ・ユニッ ト２０１〜２０３のうちの特定のメモリ・ユニットを識別する行および列アドレ ス構成要素と、その特定メモリ・ユニット内のアクセスされる正確なメモリ場所 とにアドレス−メモリ・ユニット・デコーダ２０６によってデコードされる。ア ドレス−メモリ・ユニット・デコーダ２０６は、着信アドレスをデコードし、メ モリ・コントローラ１０８内の構成レジスタ２０８に格納されている情報に部分 的に基づいて、アクセスされるメモリ場所を判断する。 構成レジスタ２０８は、メモリ・ユニット境界レジスタ２１０を含む。一実施 形態では、メモリ・ユニット・サイズ決定ルーチンがＢＩＯＳ ＲＯＭに記憶さ れているＢＩＯＳの一部として含まれ、コンピュータ・システムの電源投入時ま たは再始動時に実行される。一実施形態では、サイズ決定ルーチンは、メイン・ メモリ・アレイ内の各メモリ・ユニットの容量を判断し、その情報をメモリ・ユ ニット境界レジスタ２１０に各メモリ・ユニットの開始アドレスと終了アドレス の形で格納する。他の実施形態では、コンピュータ・システムのユーザが構成ル ーチンへの入力を介して、またはコンピュータ・システム内のハードウェア・ス イッチによって入力した入力データに基づいてメモリ・ユニット境界レジスタ２ １１に情報が格納される。構成レジスタ２０８は、本明細書に記載されていない 様々なタイプの情報を格納するその他の構成レジスタも含むことができる。 ホスト・アドレス・バス１０７または周辺アドレスおよびデータ・バス１１３ からの着信メモリ・アクセス要求のアドレスがアドレス−メモリ・ユニット・デ コーダ２０６によってデコードされると、そのアドレスは本発明のスマート・イ ンクリメント制御論理回路１１７に転送される。非バースト・アクセス・メモリ 操作中は、スマート・インクリメント制御論理回路１１７は操作の制御をＳＤＲ ＡＭ状態マシン２１４に渡す。ＳＤＲＡＭ状態マシン２１４は、ＳＤＲＡＭメモ リ操作のための必要なすべての制御信号をメモリ制御バス２１８を介してＳＤＲ ＡＭメモリ・ユニット２０１〜２０３に供給するように動作する。バースト・ア クセス中も、ＳＤＲＡＭ状態マシン２１４は同様に動作するが、以下で詳述する ようにスマート・インクリメント制御論理回路１１７からの入力に基づいて一部 の制御信号の動作を変えることができる。 バーストと非バーストのいずれのメモリ・アクセス操作中も、アクセスするメ モリ場所のアドレスはメモリ・アドレス・バス２１６でメイン・メモリ・アレイ １０９に転送される。データはデータ経路ユニット１１９を介してメモリ・デー タ・バス１２２でメイン・メモリとの間で転送される。一実施形態では、ホスト ・データ・バス１２０でプロセッサとの間で、または周辺アドレスおよびデータ ・バス１１３でメモリ・コントローラ１０８を介して周辺・バスとの間でデータ が転送される。メイン・メモリとの間のデータの転送は、メモリ・データ制御バ ス１２５でデータ経路ユニット１１９に送られる制御信号を使用してメモリ・コ ントローラ１０８によって制御される。 本発明のスマート・インクリメント制御論理回路 バースト・メモリ・アクセス操作中、本発明のスマート・インクリメント制御 論理回路１１７は、一部のメモリ・アクセス制御信号の制御を行い、ＳＤＲＡＭ メモリ・ユニット２０１〜２０３のトグル自動インクリメント制御論理回路と協 調してバースト・アクセス開始アドレスの自動インクリメントを実現する。この ようにして、本発明のスマート・インクリメント制御論理回路はメモリへのバー スト・アクセスのシーケンスを制御するように動作する。前述のように、スマー ト・インクリメント制御論理回路１１７は、ＳＤＲＡＭのトグル自動インクリメ ント・モードを使用してアドレスの自動インクリメントを制御して線形とトグル の両方のインクリメント・シーケンスを実現する。 組合せ論理回路２１１および後述のように動作する制御論理回路２１３に加え て、一実施形態のスマート・インクリメント制御論理回路１１７は、一実施形態 においてコンピュータ・システムの構成中にモード・レジスタ２０１Ａ〜２０３ Ａにプログラムされたバースト長を格納するレジスタ２１２を備える。レジスタ ２１２に格納されているバースト長と、着信バースト・アクセス要求から判断さ れたデータ項目開始アドレスと、要求の発行元であるデバイスまたはバスの要件 とに基づいて、スマート・インクリメント制御論理はメイン・メモリ１０９への バースト・アクセスのための正しいアドレスインクリメント・シーケンスを判断 し、制御するように動作する。 本発明のスマート・インクリメント論理制御回路１１７は、所定の数の最下位 ビットの値によって示された使用可能なトグル・モード・アドレス・インクリメ ント・シーケンスを使用するか、それともメモリ・コントローラ１０８が受け取 った特定のバースト・アクセス要求に応答して必要な線形インクリメント・シー ケンスを再現するために１つまたは複数のトグル・モード・インクリメント・シ ーケンス間の切換えを制御するかを決定する。一実施形態では、トグルと線形の どちらのインクリメント・シーケンスを使用するかの決定は、バースト・アクセ ス要求の発行元に基づくが、他の実施形態では他の方式で決定することもできる 。たとえば、特定のデバイスに、その特定のデバイスがバースト・アクセスのた めに線形モードとトグル・モードのどちらのアドレス・インクリメント・シーケ ンスを必要とするかを示すバースト・アクセス要求に付随するコードまたは要求 内にコード化されたコードを組み込むことができる。バースト・アクセス・イン クリメント・シーケンスについて言う場合の「必要とする」という言葉は必ずし もデバイスのアーキテクチャ要件であるとは限らず、より高パフォーマンスの動 作条件またはコンピュータ・システム設計者によって課された制約を示すために も使用されることに留意されたい。 本明細書では、本発明のスマート・インクリメント制御論理回路１１７の動作 について、４データ・ワードのバースト長を例として使用して説明する。当業者 なら、本発明のスマート・インクリメント論理回路がそれより長いか短いバース ト長でも機能することがわかるであろう。さらに、説明のためにバースト長につ いてデータ・ワードの関連で説明したが、メモリ・ビット、バイト、およびペー ジなど他のサイズのデータ単位もバースト・アクセスで転送することができ、本 発明のスマート・インクリメント制御論理１１７によって制御することができる 。 スマート・インクリメント制御論理回路１１７の一実施形態の動作を、第４図 にブロック図形式で示す。例示のために、この例では周辺バス（この例ではＰＣ Ｉバス）から出されるすべてのメイン・メモリ・アクセス要求は、バースト・メ モリ・アクセスに対してメモリ・アドレスが線形方式でインクリメントされるこ とを必要とすると仮定する。さらに、この例では、プロセッサ１０１またはホス ト・バスから出されるすべてのメモリ・アクセス要求は、バースト・メモリ・ア クセスに対してメモリ・アドレスがトグルまたは非線形方式てインクリメントさ れることを必要とする。したがって、第４図に示す実施形態では、必要なアドレ ス・インクリメント・シーケンスは、この場合はバースト・アクセス要求を受け 取るホスト・バスまたは周辺バスである、バースト・アクセス要求の発行元によ って決定される。 非線形またはトグル・メモリ・アドレス・インクリメント・モードのみを使用 するバースト・メモリ・アクセスを制御する本発明の一実施形態の方法は、ステ ップ４０１で始まる。ステップ４０３で、メモリ・コントローラがメイン・メモ リ・バースト・アクセス要求を受け取る。次に、ステップ４０５でバースト・ア クセス要求の発行元が識別され、ステップ４０７でバースト・アクセス要求のデ ータ項目開始アドレスが識別される。一実施形態ではこれらは並列で行われる。 データ項目開始アドレスは、バースト・アクセス要求と共に供給されるバースト ・アクセスの開始アドレスの所定の数の最下位ビットによって示される値である 。この所定の数は、ＳＤＲＡＭモード・レジスタとスマート・インクリメント制 御論理回路に設定されたバースト長に基づく。 判断ブロック４０８で、メモリ・アクセス要求がＰＣＩバスから出されたかど うかが判断される。ＰＣＩバスから出された場合には、ステップ４１３でバース ト・メモリ・アクセスが開始され、メイン・メモリのＳＤＲＡＭモード・レジス タにプログラムされた非線形インクリメント・モードに従って実行される。この 方法は次にステップ４１５で終了する。ブロック４０８に戻って参照すると、要 求がＰＣＩバスから出されたものではない場合、ステップ４０９で、ステップ４ ０７で識別された開始アドレスに基づいて、本発明のスマート・インクリメント 制御論理回路がその特定の開始アドレスの線形と非線形のインクリメント・シー ケンスが同じかどうかを判断する。同じ場合は、ステップ４１３で、メイン・メ モリ内でアクセスされる特定のＳＤＲＡＭメモリ・ユニットによって制御される 非線形またはトグル・アドレス・インクリメント・モードに従ってバースト・ア クセスが実行される。判断ブロック４０８でその特定のアドレスの線形モードと トグル・モードのインクリメント・シーケンスが同じでない場合、ステップ４１ １でスマート・インクリメント論理制御回路が、所望の線形インクリメント・シ ーケンスを再現するために様々なデータ項目開始アドレスに対応する特定の非線 形インクリメント・シーケンスを切り換ることによってメモリ・アドレス・イン クリメント・シーケンスを制御する。本発明のスマート・インクリメント制御論 理回路は、組合せ論理回路を使用して開始アドレスを操作することと制御論理回 路２１３を使用してメモリ・アクセス制御信号を制御することとによって、これ を行う。このようにして、線形アクセス・シーケンスを再現する必要がある場合 にはメモリ場所にあるデータを無視することができる。次にこの方法はステップ ４１５で終了する。 本発明のスマート・インクリメント論理回路の動作の具体的な例について、第 ２図、第３図、および第５図を参照しながら説明する。この例では、ＳＤＲＡＭ モード・レジスタとスマート・インクリメント制御論理回路の両方に入っている バースト長は４ワードに設定されている。第３Ｂ図を参照しながら説明したよう に、線形とトグルのインクリメント・シーケンスは同じものがある。 第５図を参照すると、ステップ５０１で４データ・ワードのバースト長のメモ リ・アドレス・インクリメント操作が開始する。メモリ・コントローラ１０８が ステップ５０２でホスト制御バス１０６または周辺制御バス１１２からメモリ・ アクセス要求を、対応するアドレス・バス（ホスト・アドレス・バス１０７また は周辺アドレス／データ・バス１１３）上のバースト・アクセス開始アドレスと 共に受け取る。この実施形態では、要求の発行元はステップ５０３で要求を受け 取ったバスによって識別される。他の実施形態では、要求されたインクリメント ・シーケンスを他の方式で判断することもできる。 判断ブロック５０５で、バースト・アクセス要求が周辺バス１１１（この例で はＰＣＩバス）から発行されたものではない場合、この例ではトグル・インクリ メント・シーケンスが必要である。ステップ５０７で、データ項目開始アドレス を示す開始アドレスの最下位２ビットの値が判断される。この場合、バースト長 が４データ・ワードに設定されているため、データ項目開始アドレスは最下位２ ビットを使用して判断される。したがって、たとえば、キャッシュ・メモリまた はその他のメモリのラインの長さに対応するように４ワードのバースト長を選定 したとすれば、開始アドレスの最下位２ビットは４データ・ワードの１つをバー スト・アクセスの始点として固有に定義し、開始アドレスの残りの部分は特定の キャッシュ・ラインを示す。データ項目開始アドレスが判断されると、ステップ ５０９でそのデータ項目開始アドレスのためのトグル・インクリメント・シーケ ンスが実行され、バースト・アクセス・シーケンスはステップ５１０で終了する 。 ブロック５０５に戻って参照すると、バースト・アクセス要求がＰＣＩバス（ 周辺バス１１１）からのものである場合、ステップ５１１で開始アドレスの最下 位２ビットの値すなわちデータ項目開始アドレスが判断される。判断ブロック５ １３で、データ項目開始アドレスが０または２の場合、第３Ｂ図に示すようにト グルと線形のインクリメント・シーケンスは同じである。次に、ステップ５１４ で、データ項目開始アドレスに対応する特定のトグル・インクリメント・シーケ ンスを使用してバースト・アクセスを制御し、ステップ５１０でこのシーケンス が終了する。このようにして、線形インクリメント・シーケンスを実現するため にアクセスされるＳＤＲＡＭのモード・レジスタをプログラムし直す場合に見ら れるような、周辺バス上のエージェントによって開始されたバースト・アクセス のための遅延は生じない。 判断ブロック５１３に戻って参照すると、データ項目開始アドレスの値が０ま たは２ではない場合、判断ブロック５１５でデータ項目開始アドレスの値が１で あるかどうかが判断される。１である場合、ステップ５１７でデータ項目開始ア ドレスが組合せ論理回路を使用して組合せによりデータ項目開始アドレス０に変 更され、ステップ５１９で、対応するトグル・インクリメント・シーケンスを使 用してバースト・アクセスの開始が制御される。判断ブロック５２１で、バース ト・アクセス操作がＲＥＡＤ操作の場合、データ項目開始アドレス０のトグル・ インクリメント・シーケンスによって制御されるバースト・アクセス操作によっ てアクセスされる最初のデータ項目が無視される。一実施形態では、スマート・ インクリメント制御機構の制御論理回路を使用してＳＤＲＡＭ状態マシン２１４ を制御して、バースト・アクセス要求に応答して周辺アドレス／データ・バス１ １３上に有効データがあることを示す制御信号のアサートを遅延させることによ って、最初にアクセスされるデータが無視される。ステップ５２７で、データ項 目開始アドレス０のトグル・インクリメント・シーケンスに従ってバースト・ア クセスが完了する。判断ブロック５２１に戻って参照すると、操作がバーストＲ ＥＡＤ操作ではない場合、ステップ５２３でＷＲＩＴＥアクセスについても最初 のデータ項目が無視される。一実施形態では、このデータ項目は、アクセスされ る特定のＳＤＲＡＭに最初のデータ項目が書き込まれないように、スマート・イ ンクリメント論理回路の制御論理回路を使用してアクセスされるＳＤＲＡＭのＤ ＱＭ信号をアサートすることによって無視される。次にステップ５２７で、デー タ項目開始アドレス０のＳＤＲＡＭトグル・インクリメント・シーケンスの制御 によってバースト・アクセスが完了し、ステップ５１０でバースト・アクセスが 終了する。したがって、一実施形態では、データ項目開始アドレス１を使用する 線形インクリメント・シーケンスの場合、最初のデータ項目が無視されるときに １クロックの不利が生じる。この１クロックの不利は、自動線形アドレス・イン クリメント・シーケンスを実現するようにＳＤＲＡＭモード・レジスタをプログ ラムし直してデータが再び転送可能になるのを待つのに必要な４クロック・サイ クルよりもはるかに少ない。このようにして、バースト・アクセスのメモリ・ア クセス・パフォーマンスが大幅に向上する。 判断ブロック５１５に戻って参照すると、データ項目開始アドレスの値が１で はない場合、ステップ５３１でデータ項目開始アドレスの値は３である。ステッ プ５３３で、データ項目開始アドレス３のトグル・インクリメント・シーケンス を使用してバースト・アクセスの開始を制御する。ステップ５３５で、１つのデ ータ項目にアクセスした後、最下位２ビットの値を組合せにより変更することに よってデータ項目開始アドレス０を使用して別のバースト・アクセス・サイクル が開始され、対応するトグル・インクリメント・シーケンスによって制御される 。必要なバースト長を超えるデータ項目は、アクセスがＲＥＡＤであるかＷＲＩ ＴＥであるかに応じて制御論理回路を使用して適切な制御信号をアサートするこ とによって無視される。次にステップ５１０でこのアクセスが終了する。この場 合、一実施形態では２番目のバースト・アクセス・シーケンスを開始する際に１ クロックの不利が生じる。前述のように、バースト・アクセス要求を処理する際 のこの遅延は、自動線形アドレス・インクリメント・シーケンスを実現するよう にＳＤＲＡＭモード・レジスタをプログラムし直すことによって生じる４クロッ クの不利よりも少ない。 上述のように本発明によって実現されるバースト・アクセス効率の向上に加え て、本発明はＳＤＲＡＭに付随する検査コストも削減する。バースト・アクセス にトグル自動アドレス・インクリメント・モードのみを使用する場合、線形イン クリメント・モードにおけるＳＤＲＡＭの検査は不要である。さらに、ＳＤＲＡ Ｍデバイスの将来のバージョンでは線形自動アドレス・インクリメント・シーケ ンスに付随する制御論理回路を組み込まなくても済むようになることよってシリ コン空間を節約することができる。 以上の方法については４データ・ワードのバースト長を参照しながら説明した が、当業者なら他のバースト長も本発明の範囲に含まれることがわかるであろう 。当業者なら以上の説明を読んだ後に本発明の多くの変更および修正を考えつく であろうが、例として図示し、説明した特定の実施形態は限定的なものとみなさ れることを意図したものではないものと理解すべきである。したがって、様々な 実施形態の詳細の言及は、本質的に本発明に不可欠とみなされる特徴のみを記載 した請求の範囲を限定することを意図したものではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，Ｅ Ｅ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ 【要約の続き】 要としているという判断に応答して、制御論理回路がト グル・インクリメント論理回路を制御して開始アドレス を線形シーケンスで増分する。

Claims (1)

1. 【特許請求の範囲】 １．順序が線形順序またはトグル順序であり、順序がバースト・アクセス開始ア ドレスが増分されるシーケンスによって決まり、コンピュータ・システムがトグ ル・シーケンスでアドレスを増分するトグル・インクリメント論理回路を備える 、バースト・アクセス操作中に前記コンピュータ・システムにおけるメモリの場 所がアクセスされる前記順序を制御する装置であって、 開始アドレスがアクセス要求に応答してアクセスされる第１のメモリ場所を示 す、コンピュータ・システム内のデバイスから前記バースト・アクセス要求およ び前記開始アドレスを受け取る入力バスと、 デバイスがバースト・アクセスのために線形とトグルのいずれのアドレス・イ ンクリメント・シーケンスを必要とするかを判断する論理回路と、 第１のデバイスが線形アドレス・インクリメント・シーケンスを必要とすると 判断する判断論理回路に応答して、トグル・インクリメント論理回路を制御して 線形シーケンスで開始アドレスを増分するシーケンス制御論理回路と を備える装置。 ２．メモリがシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤ ＲＡＭ）であることを特徴とする請求項１に記載の装置。 ３．トグル・インクリメント論理回路がＳＤＲＡＭ上に構成されていることを特 徴とする請求項２に記載の装置。 ４．ＳＤＲＡＭが、バースト・アクセス操作中にアクセスされるメモリ場所の数 を示す情報を格納するバースト長フィールドを有するモード・レジスタを備える ことを特徴とする請求項３に記載の装置。 ５．トグル・インクリメント論理回路が複数のトグル・インクリメント・シーケ ンスのうちの１つのシーケンスでアドレスを増分し、特定のトグル・インクリメ ント・シーケンスがバースト長とアドレスの所定の数の最下位ビットの値にによ って選択されることを特徴とする請求項４に記載の装置。 ６．バースト・アクセスのための必要な線形インクリメント・シーケンスがバー スト長と開始アドレスの所定の数の最下位ビットの値によって決定されることを 特徴とする請求項５に記載の装置。 ７．開始アドレスの所定の数の最下位ビットの値を組合せにより変更して、複数 のトグル・インクリメント・シーケンスのうちの１つまたは複数のシーケンスを 選択し、必要な線形インクリメント・シーケンスを再現する論理回路をさらに備 える請求項６に記載の装置。 ８．メモリ場所にアクセスするようにトグル・インクリメント論理回路が開始ア ドレスを増分し、メモリ場所がバースト・アクセス操作中にアクセスする必要の ある場所ではない場合、特定のメモリ場所へのメモリ・アクセスが無視されるよ うにメモリ・バースト・アクセスを制御する制御論理回路をさらに含む請求項７ に記載の装置。 ９．コンピュータ・システムがホスト・バスを介してメモリと通信するプロセッ サと、周辺構成要素相互接続（ＰＣＩ）バス上のメモリと通信する１つまたは複 数の周辺デバイスとを備え、判断論理回路が、デバイスからのバースト・アクセ ス要求をＰＣＩバスから受け取った場合には線形アクセス順序が必要であると判 断し、デバイスからのバースト・アクセス要求をホスト・バスから受け取った場 合にはトグル・アクセス順序が必要であると判断することを特徴とする請求項１ に記載の装置。 １０．順序が線形順序またはトグル順序であり、順序がバースト・アクセス開始 アドレスが増分されるシーケンスによって決まり、コンピュータ・システムがト グル・シーケンスでアドレスを増分するトグル・インクリメント論理回路を備え る、バースト・アクセス操作中に前記コンピュータ・システムにおけるメモリの 場所がアクセスされる前記順序を制御する方法であって、 開始アドレスがバーストアクセス要求に応答して行われるバースト・アクセス 操作中にアクセスされる第１のメモリ場所を示すとき、デバイスから前記バース ト・アクセス要求と前記バースト・アクセス開始アドレスを受け取るステップと 、 デバイスがバースト・アクセスのために線形とトグルのいずれのアドレス・イ ンクリメント・シーケンスを必要とするかを判断するステップと、 デバイスが線形バースト・アクセス・シーケンスを必要とする場合には線形シ ーケンスで開始アドレスを増分するようにトグル・インクリメント論理回路を制 御するステップと を含む方法。 １１．メモリがＳＤＲＡＭであることを特徴とする請求項１０に記載の方法。 １２．トグル・インクリメント論理回路がＳＤＲＡＭ上に構成されていることを 特徴とする請求項１１に記載の方法。 １３．ＳＤＲＡＭが、バースト・アクセス操作中にアクセスされるメモリ場所の 数を示すバースト長を格納するモード・レジスタを備えることを特徴とする請求 項１２に記載の方法。 １４．トグル・インクリメント論理回路が、バースト長とアドレスの所定の数の 最下位ビットの値とによって選択される複数のトグル・インクリメント・シーケ ンスのうちの１つのシーケンスでアドレスを増分することを特徴とする請求項１ ３に記載の方法。 １５．デバイスが線形アクセス・シーケンスを必要とすると判断された場合、必 要な線形アドレス・インクリメント・シーケンスがバースト長と開始アドレスの 所定の数の最下位ビットの値とによって判断されることを特徴とする請求項１４ に記載の方法。 １６．開始アドレスの所定の数の最下位ビットの値を組合せにより変更して複数 のトグル・インクリメント・シーケンスのうちの１つまたは複数のシーケンスを 選択し、必要な線形インクリメント・シーケンスを再現するステップをさらに含 む請求項１５に記載の方法。 １７．トグル・インクリメント論理回路がメモリ場所にアクセスするように開始 アドレスを増分し、メモリ場所がバースト・アクセス操作中にアクセスする必要 のある場所ではない場合、特定のメモリ場所へのメモリ・アクセスが無視される ようにメモリ・バースト・アクセス操作を制御するステップをさらに含む請求項 １６に記載の方法。 １８．コンピュータ・システムが、ホスト・バスを介してメモリと通信するプロ セッサと、ＰＣＩバス上のメモリと通信する１つまたは複数の周辺デバイスとを 備え、判断するステップが、アクセス要求の発行元に応答して、デバイスがバー スト要求をＰＣＩバスから受け取った場合には線形アクセス順序を必要とすると 判断し、バースト・アクセス要求をホスト・バスから受け取った場合にはトグル ・アクセス順序を必要とすると判断することを特徴とする請求項１０に記載の方 法。 １９．バースト長が４データ・ワードであり、値を決定する最下位ビットの所定 の数が２であることを特徴とする請求項１５に記載の方法。 ２０．プロセッサと、 プロセッサに結合され、情報を伝達するホスト・バスと、 ホスト・バスに結合されたメモリと、 メモリに結合された周辺バスと、 メモリとホスト・バスと周辺バスとに結合され、トグル・インクリメント・シ ーケンスでアドレスを増分するトグル・インクリメント論理回路と、 メモリに結合され、ホスト・バスまたは周辺バスから受け取ったバースト・ア クセス要求とバースト・アクセス開始アドレスに応答してメモリへのバースト・ アクセスのシーケンスを制御し、バースト・アクセス要求を周辺バスから受け取 った場合には開始アドレスを線形インクリメント・シーケンスで増分するように トグル・インクリメント論理回路を制御する論理回路と を備えるコンピュータ・システム。 ２１．周辺バスが周辺構成要素相互接続（ＰＣＩ）バスであることを特徴とする 請求項２０に記載のコンピュータ・システム。 ２２．トグル・インクリメント論理回路によって選択される特定のトグル・イン クリメント・シーケンスが、メモリに結合されたバースト長レジスタに設定され たバースト長と開始アドレスの所定の数の最下位ビットの値とによって決定され ることを特徴とする請求項２０に記載のコンピュータ・システム。 ２３．本発明のメモリ制御論理回路が、開始アドレスを組合せにより変更して１ つまたは複数のトグル・インクリメント・シーケンスを選択し、線形インクリメ ント・シーケンスを再現する組合せ論理回路をさらに備えることを特徴とする請 求項２３に記載のコンピュータ・システム。