JPH08202617A

JPH08202617A - メモリインターフェース回路およびマイクロプロセッサシステム

Info

Publication number: JPH08202617A
Application number: JP7011041A
Authority: JP
Inventors: Masashi Tsubota; 正志坪田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-01-26
Filing date: 1995-01-26
Publication date: 1996-08-09
Anticipated expiration: 2016-06-25
Also published as: JP3180877B2

Abstract

(57)【要約】【目的】複数のメモリを有するマイクロプロセッサシス
テムにおいて、メモリアクセスの高速化を図ることにあ
る。【構成】マイクロプロセッサ１０１とメモリ１０２間の
データ転送を制御するインターフェース回路はラッチ回
路２０１を有しており、このラッチ回路２０１はメモリ
１０２が選択され、かつ現在のラッチ出力２０２と異な
る内容のアドレス１２０がマイクロプロセッサ１０１か
ら出力された場合にそのアドレス１２０をラッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサから
のアドレス出力に応答してメモリへのアクセスを制御す
るメモリインターフェース回路および同回路を用いたマ
イクロプロセッサシステムに関する。

【０００２】

【従来の技術】近年、ＣＰＵの動作速度はめざましく向
上している。しかし、一方でＤＲＡＭ等の主記憶装置の
アクセス速度はＣＰＵの動作度よりも遅いため、メモリ
の一部に高速メモリを用いることが一般に行われてい
る。高速メモリとは、ＣＰＵがメモリのアドレスを指定
してメモリがデータをバスに出力するまでのアクセス時
間が一般のメモリよりも極めて短いメモリをいい、代表
的なものにキャッシュメモリがある。キャッシュメモリ
はＳＲＡＭが用いられるが、そのアクセス時間は２０ｎ
ｓ以下であり、極めて高速である。しかし、キャッシュ
メモリは一般のＤＲＡＭの価格の１０倍以上と高価であ
るため、製品の価格を上昇させる欠点がある。

【０００３】そこで、高速メモリのようにその構造の特
性によりアクセス時間を短縮するのではなく、一般のメ
モリにおいてアクセス方法を工夫することで、データを
高速にアクセスする方法が開発された。この方法は、行
アドレスの入力により特定の行を選択し、その行の全メ
モリセルとビット線群とを接続した後、ビット線群に連
続してアクセスすることにより同一行のメモリセルに連
続かつ高速にアクセスするというものであり、具体的に
はこの動作モードにはページモード、スタティックモー
ド等の高速モードがある。この機能を有効に活用するこ
とで、マイクロプロセッサにおけるプログラムコードの
プリフェッチやデータのブロック転送のような局所的な
アドレスへのアクセスにおいて、メモリ・アクセスを高
速化できる。

【０００４】かかるページモードアクセスのためのイン
ターフェース回路は、従来は図６のように構成されてい
る。ここではメモリＡ１０２，メモリＢ１０８としてＲ
ＯＭを用いている。これらメモリ１０２，１０８はチッ
プイネーブルＣＥにアクティブハイレベルの信号が常に
加えられているため動作状態にある。

【０００５】マイクロプロセッサ１０１はＲＥＡＤ等の
メモリ１０２，１０８へのアクセス命令を実行すると、
メモリへのアドレス信号１３５を出力する。このアドレ
ス信号１３５は上位アドレスバス上のページアドレス１
２０と下位アドレスバス上の下位アドレス１２１とから
なり、メモリ１０２，１０８にそのまま送られる。ペー
ジアドレス１２０はさらに比較器１０４，ページアドレ
ス用ラッチ１０３，デコーダ１０６にも供給される。

【０００６】ページアドレス用ラッチ１０３は、マイク
ロプロセッサ１０１からのアドレスストローブ信号１２
７がアクティブロウレベルからハイレベルへの反転エッ
ジに同期してページアドレス１２０をラッチし、ラッチ
したページアドレスを比較器１０４へ出力する。

【０００７】比較器１０４は、ページアドレス用ラッチ
１０３にかくしてラッチされ出力されているページアド
レスをページアドレス１２０と比較する。両者が一致す
る場合は状態ラッチ回路１１１に出力している同一ペー
ジ信号１２３をアクティブハイレベルにし、不一致の場
合はインアクティブロウレベルにする。

【０００８】デコーダ１０６は、ページアドレス１２０
がエモリＡ１０２のアドレスである場合、チップセレク
ト信号１２４をアクティブハイレベルにする。

【０００９】マイクロプロセッサ１０１からのアドレス
ストローブ信号１２７は、アドレス信号１３５の出力と
ともにアクティブロウレベルをとり、一定時間経過後に
ハイレベルに変化する。デコーダ１０６はそのデコード
出力をアドレスストローブ信号１２７のアクティブ期間
に完了する。

【００１０】状態ラッチ回路１１１は、チップセレクト
信号１２４がアクティブレベルのとき、アドレスストロ
ーブ信号１２７に応答して同一ページ信号１２３をラッ
チする。ラッチした同一ページ信号１２３がアクティブ
ハイレベルの場合には、アクティブハイレベルの高速ア
クセス信号１２９をウェイト制御回路１０５に出力しイ
ンアクティブの場合には低速アクセス信号１３０をアク
ティブハイレベルにする。デコーダ１０６からのチップ
セレクト信号１２４がインアクティブのときは、状態ラ
ッチ回路１１１は同一ページ信号１２３にかかわらずリ
セット状態となり、高速アクセス信号１２９、低速アク
セス信号１３０のいずれもインアクティブとなる。

【００１１】ウェイト制御回路１０５は、メモリＡ１０
２がアドレスを指定されてからデータをデータバス１２
６へ出力するまでの遅延時間分だけ、マイクロプロセッ
サ１０１がデータバス１２６上のデータを読み込むのを
遅らせるアクティブハイレベルのウェイト信号Ａ１３２
をマイクロプロセッサ１０１へ出力する。マイクロプロ
セッサ１０１はウェイト信号１３１がアクティブレベル
の間、データバス１２６上のデータを読み込むのを遅ら
せる動作を行うが、ウェイト信号Ａ１３２をアクティブ
にしている時間はウェイト制御回路１０５にあらかじめ
設定されており、マイクロプロセッサ１０１からのクロ
ック信号１３４をうけて、所定クロック数に相当する時
間だけウェイト信号Ａ１３２をアクティブにする。本従
来例では、高速アクセス信号１２９がアクティブのとき
ウェイト信号Ａ１３２はインアクティブ、低速アクセス
信号１３０がアクティブのとき２クロック分相当の時間
だけ、ウェイト信号Ａ１３２をアクティブにする。な
お、前記遅延時間はメモリの種類によって異なるため、
各メモリのウェイト制御回路ごとに設定値が異なり、本
例では、メモリＢ１０８については高速にアクセスする
とき、メモリＢ用出力制御回路１０９はウェイト信号Ｂ
１３３をインアクティブ、低速にアクセスするときには
１クロック分相当の時間だけウェイト信号Ｂ１３３をア
クティブにするように設定している。また、高速アクセ
ス信号１２９、低速アクセス信号１３０がいずれもイン
アクティブのときは、ウェイト信号Ａ１３２はインアク
ティブとなる。

【００１２】マイクロプロセッサ１０１は、例えばクロ
ックの立ち上がり毎にウェイト信号１３１がアクティブ
かどうかを確認し、アクティブの場合は、データバス１
２６上のデータを読み込む動作を延期し、インアクティ
ブを確認したとき、その確認時のクロックの立ち下がり
でデータ読み込み動作を行う。

【００１３】メモリＡ１０２はチップセレクト信号１２
４とアドレスストローブ信号１２７がいずれもハイレベ
ルのとき、アンド回路１１０の出力であるアウトプット
イネーブル信号Ａ１２５がアクティブハイレベルになる
ことにより、データバス１２６上へデータを出力可能と
なる。メモリＢ１０８についても同様で、アウトプット
イネーブル信号Ｂ１２８がアクティブのとき、メモリＢ
１０８はデータバス１２６上へデータを出力可能とな
る。

【００１４】なお、図６では、メモリＡ１０２とマイク
ロプロセッサ１０１とのインターフェースについて詳し
く記載しており、メモリＡ１０２とアクセス速度の異な
るメモリＢ１０８に対するインターフェースはメモリＡ
１０２におけるインターフェースと同様の構成であるた
め、これをメモリＢ用出力制御回路１０９と簡略化して
記載している。

【００１５】さらに、図６では、メモリの数をメモリＡ
１０２、メモリＢ１０８の二つしか記載していないが、
これは説明容易にするためであり、さらに多種、多数の
メモリがインターフェース回路を介してマイクロプロセ
ッサ１０１に接続していることももちろんあり得る。

【００１６】次に、本システムのメモリアクセスにつ
き、図７のタイミング図を用いて説明する。図７は４つ
のメモリアクセス１，２，３および４について示してお
り、以下順に説明する。（１）アクセス１マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリのページアドレスａを出力する。こ
のときページアドレス用ラッチ１０３には前回のメモリ
Ｂ１０８へのアクセスとしてアドレスｘがラッチされて
いるので、比較器１０４は同一ページ信号１２３をイン
アクティブレベルにする。

【００１７】一方、デコーダ１０６はページアドレスａ
をデコードし、チップセレクト信号１２４をアクティブ
にする。従ってアドレスストローブ信号１２７がインア
クティブハイレベルになることでアウトプットイネーブ
ル信号Ａ１２５がアクティブになるので、メモリＡ１０
２はデータバス１２６上にデータを出力可能状態とな
る。ただし、この時点ではメモリＡ固有のアクセス時
間、つまりメモリＡ１０２にアドレス信号が入力され、
データバス１２６へデータを出力するまでの時間に満た
ないので、事実上メモリＡ１０２はデータバス１２６へ
データを出力することができない。ただし、出力可能状
態となることで、求めるアドレスのデータ以外の信号が
データバス１２６に出力される可能性があるが、マイク
ロプロセッサ１０１は後述のウェイト信号１３１がアク
ティブのときはデータバス１２６上のデータを読み込ま
ないので、問題はない。

【００１８】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はインア
クティブであるため、状態ラッチ回路１１１はそのイン
アクティブの信号をラッチし、低速アクセス信号１３０
をアクティブにする。低速アクセス信号１３０がアクテ
ィブになることによって、ウェイト制御回路１０５のマ
イクロプロセッサ１０１に対するウェイト信号Ａ１３２
がアクティブになるため、マイクロプロセッサ１０１は
クロックＴ２の立ち下がりではデータバス１２６上のデ
ータを取り込まない。

【００１９】ウェイト制御回路１０５は、メモリＡ１０
２においてはマイクロプロセッサ１０１のクロックの立
ち上がりを２度カウントするまではウェイト信号Ａ１３
２をインアクティブにしないように設定されているた
め、マイクロプロセッサ１０１はクロックＴＷ１におい
ても、データバス１２６上のデータを読み込むことはで
きない。しかし、ＴＷ１の立ち上がりをカウントする
と、クロックＴ２，ＴＷ１の二度の立ち上がりをカウン
トしたことになるため、ウェイト制御回路１０５はウェ
イト信号Ａ１３２をインアクティブにする。

【００２０】クロックＴＷ２の立ち上がり時におけるマ
イクロプロセッサ１０１によるウェイト信号１３１の確
認では、ウェイト信号１３１がインアクティブになって
いるため、マイクロプロセッサ１０１はクロックＴＷ２
の立ち下がり時にデータバス１２６上に出力されている
メモリＡデータを読み込む。そして、次の命令を実行し
て、その命令が指定するアドレス信号１３５を出力す
る。ここでは、次のページアドレスはページアドレスａ
であるとする。

【００２１】なお、メモリＡ１０２は通常、アドレス信
号１３５が入力されてから、データバス１２６上へデー
タを出力するまでに、クロック数で約４クロック分の時
間を必要とするメモリであるとする。（２）アクセス２マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ１０３には前回のメモリＡ
１０２へのアクセスのためのページアドスａがラッチさ
れているので比較器１０４は同一ページ信号１２３をア
クティブのまま維持する。

【００２２】一方、デコーダ１０６はページアドレスａ
をデコードし、その出力であるチップセレクト信号１２
４をアクティブのまま維持する。アドレスストローブ信
号１２７がインアクティブになることでアウトプットイ
ネーブル信号Ａ１２５がアクティブになるので、メモリ
Ａ１０２はデータバス１２６上にデータを出力可能状態
となるが、この時点ではメモリＡ固有のアクセス時間、
つまりメモリＡ１０２にアドレス信号が入力され、デー
タバス１２６へデータを出力するまでの時間に満たない
ので、事実上メモリＡ１０２はデータバス１２６へデー
タを出力することができない。

【００２３】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はアクテ
ィブであるため、状態ラッチ回路１１１はそのアクティ
ブの信号をラッチし、高速アクセス信号１２９をアクテ
ィブにする。高速アクセス信号１２９がアクティブにな
ることによって、ウェイト制御回路１０５のマイクロプ
ロセッサ１０１に対するウェイト信号Ａ１３２がインア
クティブになるため、マイクロプロセッサ１０１はクロ
ックＴ２の立ち下がりでデータバス１２６上のデータを
取り込むと同時に次の命令を実行して、その命令が指定
するアドレス信号１３５を出力する。ここでは、次のペ
ージアドレス１２０はメモリＢ１０８をアクセスするた
めの同メモリページアドレスｂであるとする。

【００２４】なお、メモリＡ１０２の通常のアクセス時
間はクロック数で約４クロックであるが、ここではペー
ジアドレス１２０がアクセス１と同じページアドレスａ
であるため、メモリＡ１０２ではページアドレスａに相
当する全メモリセルとビット線群とはすでに接続されて
おり、このため新たにページアドレスの全メモリセルと
ビット線群とを接続する時間が省略できる。ゆえにアク
セス時間は下位アドレスが変化することでビット線群を
選択する時間のみを考慮すれば良いため、約２クロック
に短縮できる。（３）アクセス３マイクロプロセッサ１０１はメモリＢ１０８をアクセス
するために同メモリページアドレスｂを出力する。この
ときページアドレス用ラッチ１０３には前回のメモリＡ
１０２へのアクセスとしてのページアドレスａがラッチ
されているので比較器１０４は同一ページ信号１２３を
インアクティブにする。

【００２５】一方、デコーダ１０６はページアドレスｂ
はメモリＡ１０２へのアクセスのためのものではないた
め、チップセレクト信号１２４をインアクティブにす
る。このためアウトプットイネーブル信号Ａ１２５がイ
ンアクティブになるので、メモリＡ１０２はデータバス
１２６に対してデータ出力不可状態となる。

【００２６】チップセレクト信号１２４がインアクティ
ブであるため、メモリＡ１０２のウェイト制御回路１０
５はリセット状態となり、従ってその出力はインアクテ
ィブとなる。

【００２７】一方、ページアドレスｂが存在するメモリ
Ｂ専用のメモリＢ用出力制御回路１０９からのウェイト
信号Ｂ１３３がアクティブになると、マイクロプロセッ
サ１０１はオア回路１０７を介してウェイト信号１３１
がアクティブであることを確認する。

【００２８】メモリＢ用出力制御回路１０９は、マイク
ロプロセッサ１０１のクロックの立ち上がりを１度カウ
ントするまではウェイト信号Ｂ１３３をインアクティブ
にしないように設定されているため、マイクロプロセッ
サ１０１はクロックＴ２においても、データバス１２６
上のデータを読み込むことはできない。

【００２９】しかし、クロックＴＷ１の立ち上がり時に
おけるマイクロプロセッサ１０１によるウェイト信号１
３１の確認では、ウェイト信号１３１がインアクティブ
になっているため、マイクロプロセッサ１０１はクロッ
クＴＷ１の立ち下がり時にデータバス１２６上に出力さ
れているメモリＢデータを読み込み、同時に次の命令を
実行して、その命令が指定するアドレス信号１３５を出
力する。ここでは、次のページアドレスはメモリＡをア
クセスするための同メモリページアドレスａであるとす
る。

【００３０】なお、メモリＢ１０８は通常、アドレス信
号が入力されてから、データバス１２６上へデータを出
力するまでに、クロック数で約３クロック分の時間を必
要とするメモリであるとする。（４）アクセス４マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ１０３には前回のメモリＢ
１０８へのアクセスのためのページアドレスｂがラッチ
されている。従って今回のメモリＡ１０２へのアクセス
のためのページアドレス１２０がアクセス３におけるペ
ージアドレスｂと異なりページアドレスａであるため、
メモリＡ１０２は新たにページアドレスａの全メモリセ
ルとビット線群とを接続しなければならない。従ってア
クセス時間としてクロック数で約４クロック分の時間を
必要とする。このときの動作はアクセス１における動作
と同様である。

【００３１】このように、従来のインターフェース回路
を用いると、同一ページアドレスに連続してアクセスす
る場合には、異なるページアドレスにアクセスする場合
に比べアクセス時間が短縮できる、つまり高速アクセス
が可能である。

【００３２】

【発明が解決しようとする課題】しかし、上述のインタ
ーフェース回路では、マイクロコンピュータ１０１がメ
モリＡ１０２のページアドレスａのアクセスの後に、メ
モリＢ１０８のアクセスし、その後さらにメモリＡ１０
２のページアドレスａをアクセスする場合でも、メモリ
Ａ１０２は再び通常のアクセス時間である約４クロック
をアクセスに必要とすることになる。

【００３３】本発明の目的は、メモリへの高速連続アク
セスが、たとえ他のメモリやＩ／Ｏユニットへのアクセ
スが挿入されたときも、ひき続き可能とするインターフ
ェース回路を提供することにある。

【００３４】

【課題を解決するための手段】本発明は、マイクロプロ
セッサが出力するアドレスをラッチするラッチ手段を有
し前記ラッチ手段の出力によりメモリのアクセスを制御
するメモリインターフェース回路において、このラッチ
手段は、現在ラッチ手段がラッチしているアドレスとは
相違し、かつ前記メモリを指定するアドレスをマイクロ
プロセッサが出力する場合のみに、そのマイクロプロセ
ッサの出力をラッチすることを特徴とする。

【００３５】

【作用】本発明によれば、マイクロプロセッサが複数あ
るメモリのうち第一のメモリの第一のページアドレスを
アクセスした後、第二のメモリをアクセスした場合、第
一のメモリのインターフェース回路におけるラッチ回路
は第一のページアドレスをラッチしたまま変化しない。
従ってマイクロプロセッサが再び第一のメモリの第一の
ページアドレスをアクセスしたとき、すでに第一のメモ
リの第一のページアドレスに相当する全メモリセルとビ
ット線群とはすでに接続されているため、新たにページ
アドレスの全メモリセルとビット線群とを接続する時間
が省略できる。従って、この場合のメモリのアクセス時
間は下位アドレスによりビット線を選択する時間のみを
考慮すれば良いため、アクセス時間が短縮できる。

【００３６】

【実施例】以下、本発明の実施例につき図面を参照して
説明する。

【００３７】〔実施例１〕まず、本発明の第一の実施例
につき図１の構成図および図２のタイミング図を参照し
て説明する。

【００３８】本実施例では、ページアドレス１２０が直
接的にメモリＡ１０２に入力されている図６の従来例と
異なり、ページアドレス１２０がページアドレス用ラッ
チ２０１を介してメモリＡ１０２に入力しており、さら
にページアドレス用ラッチ２０１を介してメモリＡ１０
２に入力されており、さらにページアドレス用ラッチ２
０１はアドレスストローブイネーブル信号２０５がアク
ティブかつアドレスストローブ信号１２７がインアクテ
ィブのときにページアドレス１２０をラッチすることに
特徴がある。

【００３９】なお、ここでメモリＡ１０２，メモリＢ１
０８は従来例と同じくいずれもＲＯＭを用いている。さ
らに、従来例と同じ動作をおこなうものには従来例で用
いた番号と同一の番号を付けてある。また、図１ではメ
モリの数をメモリＡ１０２，メモリＢ１０８の二つしか
記載していないが、これは説明を容易にするためであ
り、さらに多種、多数のメモリがインターフェース回路
を介してマイクロプロセッサ１０１に接続していること
ももちろんあり得る。

【００４０】また、多数のメモリの一部にインターフェ
ース回路を用いることもあり得る。

【００４１】上記特徴を有する本システムのメモリアク
セスにつき、図２のタイミング図を用いて説明する。図
２は４つのメモリアクセス１，２，３および４について
示しており、以下順に説明する。（１）アクセス１マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ１０３には前回のメモリＡ
１０２へのアクセスのためのページアドレスｘがラッチ
されているので、比較器１０４は同一ページ信号１２３
をインアクティブレベルにする。

【００４２】一方、デコーダ１０６はページアドレスａ
をデコードし、チップセレクト信号１２４をアクティブ
する。従ってアドレスストローブ信号１２７がインアク
ティブハイレベルになることでアウトプットイネーブル
信号Ａ１２５がアクティブになるので、メモリＡ１０２
はデータバス１２６上にデータを出力可能状態となる。
ただし、この時点ではメモリＡ固有のアクセス時間、つ
まりメモリＡ１０２にアドレス信号が入力され、データ
バス１２６へデータを出力するまでの時間に満たないの
で、事実上メモリＡ１０２はデータバス１２６へデータ
を出力することができない。ただし、出力可能状態とな
ることで、求めるアドレスのデータ以外の信号がデータ
バス１２６に出力される可能性があるが、マイクロプロ
セッサ１０１は後述のウェイト信号１３１がアクティブ
のときはデータバス１２６上のデータを読み込まないの
で、問題はない。

【００４３】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はインア
クティブであるため、状態ラッチ回路１１１はそのイン
アクティブの信号をラッチし、低速アクセス信号１３０
をアクティブにする。低速アクセス信号１３０がアクテ
ィブになることによって、ウェイト制御回路１０５のマ
イクロプロセッサ１０１に対するウェイト信号Ａ１３２
がアクティブになるため、マイクロプロセッサ１０１は
クロックＴ２の立ち下がりではデータバス１２６上のデ
ータを取り込まない。

【００４４】ページアドレス用ラッチ２０１は、アドレ
スストローブ信号１２７がインアクティブになること
で、同一ページ信号１２３の反転信号とのアンド出力が
アクティブハイレベルになるため、ページアドレスａを
ラッチし、出力する。

【００４５】ウェイト制御回路１０５は、メモリＡ１０
２においてはマイクロプロセッサ１０１のクロックの立
ち上がりを２度カウントするまではウェイト信号Ａ１３
２をインアクティブにしないように設定されているた
め、マイクロプロセッサ１０１はクロックＴＷ１におい
ても、データバス１２６上のデータを読み込むことはで
きない。しかし、ＴＷ１の立ち上がりをカウントする
と、クロックＴ２，ＴＷ１の二度の立ち上がりをカウン
トしたことになるため、ウェイト制御回路１０５はウェ
イト信号Ａ１３２をインアクティブにする。

【００４６】クロックＴＷ２の立ち上がり時におけるマ
イクロプロセッサ１０１によるウェイト信号１３１の確
認では、ウェイト信号１３１がインアクティブになって
いるため、マイクロプロセッサ１０１はクロックＴＷ２
の立ち下がり時にデータバス１２６上に出力されている
メモリＡデータを読み込み、同時に次の命令を実行し
て、その命令が指定するアドレス信号１３５を出力す
る。ここでは、次のページアドレスはページアドレスａ
であるとする。

【００４７】なお、メモリＡ１０２は通常、アドレス信
号１３５が入力されてから、データバス１２６上へデー
タを出力するまでに、クロック数で約４クロック分の時
間を必要とするメモリであるとする。（２）アクセス２マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ２０１には前回のメモリＡ
１０２へのアクセスのためのページアドレスａがラッチ
されているので比較器１０４は同一ページ信号１２３を
アクティブのまま維持する。

【００４８】一方、デコーダ１０６はページアドレスａ
をデコードし、その出力であるチップセレクト信号１２
４をアクティブのまま維持する。アドレスストローブ信
号１２７がインアクティブになることでアウトプットイ
ネーブル信号Ａ１２５がアクティブになるので、メモリ
Ａ１０２はデータバス１２６上にデータを出力可能状態
となるが、この時点ではメモリＡ固有のアクセス時間、
つまりメモリＡ１０２にアドレス信号が入力され、デー
タバス１２６へデータを出力するまでの時間に満たない
ので、事実上メモリＡ１０２はデータバス１２６へデー
タを出力することができない。

【００４９】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はアクテ
ィブであるため、状態ラッチ回路１１１はそのアクティ
ブの信号をラッチし、高速アクセス信号１２９をアクテ
ィブにする。高速アクセス信号１２９がアクティブにな
ることによって、ウェイト制御回路１０５のマイクロプ
ロセッサ１０１に対するウェイト信号Ａ１３２がインア
クティブになるため、マイクロプロセッサ１０１はクロ
ックＴ２の立ち下がりでデータバス１２６上のデータを
取り込むと同時に次の命令を実行して、その命令が指定
するアドレス信号１３５を出力する。ここでは、次のペ
ージアドレス１２０はメモリＢ１０８のアクセスするた
めの同メモリページアドレスｂであるとする。

【００５０】なお、ページアドレス用ラッチ２０１は、
同一ページ信号１２３がアクティブのまま維持されてい
るため、アドレスストローブ信号１２７がインアクティ
ブハイレベルに変化しても、新たにページアドレスａを
ラッチしない。

【００５１】また、メモリＡ１０２の通常のアクセス時
間はクロック数で約４クロックであるが、ここではペー
ジアドレス１２０がアクセス１と同じページアドレスａ
であるため、メモリＡ１０２ではページアドレスａに相
当する全メモリセルとビット線群とはすでに接続されて
おり、このため新たにページアドレスの全メモリセルと
ビット線群とを接続する時間が省略できる。ゆえにアク
セス時間は、下位アドレスが変化することでビット線群
を選択する時間のみを考慮すれば良いため、約２クロッ
クに短縮できる。（３）アクセス３マイクロプロセッサ１０１はメモリＢ１０８をアクセス
するために同メモリページアドレスｂを出力する。この
ときページアドレス用ラッチ２０１には前回のメモリＡ
１０２へのアクセスとしてのページアドレスａがラッチ
されているので比較器１０４は同一ページ信号１２３を
インアクティブにする。

【００５２】一方、デコーダ１０６はページアドレスｂ
はメモリＡ１０２へのアクセスのためのものではないた
め、チップセレクト信号１２４をインアクティブにす
る。このためアウトプットイネーブル信号Ａ１２５がイ
ンアクティブになるので、メモリＡ１０２はデータバス
１２６に対してデータ出力不可状態となる。

【００５３】チップセレクト信号１２４がインアクティ
ブであるため、メモリＡ１０２のウェイト制御回路１０
５はリセット状態となり、従ってその出力はインアクテ
ィブとなる。さらにチップセレクト信号１２４がインア
クティブのとき、アドレスストローブイネーブル信号２
０５はインアクティブロウレベルになるので、アドレス
ストローブ信号１２７がインアクティブハイレベルに変
化しても、ページアドレス用ラッチ２０１は新たなラッ
チを行わず、ページアドレスａを維持する。

【００５４】一方、ページアドレスｂが存在するメモリ
Ｂ専用のメモリＢ用出力制御回路１０９からのウェイト
信号Ｂ１３３がアクティブになると、マイクロプロセッ
サ１０１はオア回路１０７を介してウェイト信号１３１
がアクティブであることを確認する。

【００５５】メモリＢ出力制御回路１０９は、マイクロ
プロセッサ１０１のクロックの立ち上がりを１度カウン
トするまではウェイト信号Ｂ１３３をインアクティブに
しないように設定されているため、マイクロプロセッサ
１０１はクロックＴ２においても、データバス１２６上
のデータを読み込むことはできない。

【００５６】しかし、クロックＴＷ１の立ち上がり時に
おけるマイクロプロセッサ１０１によるウェイト信号１
３１の確認では、ウェイト信号１３１がインアクティブ
になっているため、マイクロプロセッサ１０１はクロッ
クＴＷ１の立ち下がり時にデータバス１２６上に出力さ
れているメモリＢデータを読み込み、同時に次の命令を
実行して、その命令が指定するアドレス信号１３５を出
力する。ここでは、次のページアドレスはメモリＡをア
クセスするための同メモリページアドレスａであるとす
る。

【００５７】なお、メモリＢ１０８は通常、アドレス信
号が入力されてから、データバス１２６上へデータを出
力するまでに、クロック数で約３クロック分の時間を必
要とするメモリであるとする。（４）アクセス４マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ２０１にはページアドレス
ａがラッチされているので比較器１０４は同一ページ信
号１２３をアクティブにする。

【００５８】一方、デコーダ１０６はページアドレスａ
をデコードし、その出力であるチップセレクト信号１２
４をアクティブにする。アドレスストローブ信号１２７
がインアクティブになることでアウトプットイネーブル
信号Ａ１２５がアクティブになるので、メモリＡ１０２
はデータバス１２６上にデータを出力可能状態となる
が、この時点ではメモリＡ固有のアクセス時間、つまり
メモリＡ１０２にアドレス信号が入力され、データバス
１２６へデータを出力するまでの時間に満たないので、
事実上メモリＡ１０２はデータバス１２６へデータを出
力することができない。

【００５９】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はアクテ
ィブであるため、状態ラッチ回路１１１はそのアクティ
ブの信号をラッチし、高速アクセス信号１２９をアクテ
ィブにする。高速アクセス信号１２９がアクティブにな
ることによって、ウェイト制御回路１０５のマイクロプ
ロセッサ１０１に対するウェイト信号Ａ１３２がインア
クティブになるため、マイクロプロセッサ１０１はクロ
ックＴ２の立ち下がりでデータバス１２６上のデータを
取り込む。

【００６０】なお、ページアドレス用ラッチ２０１は、
同一ページ信号１２３がアクティブであるため、アドレ
スストローブ信号１２７がインアクティブハイレベルに
変化しても、新たにページアドレスａをラッチしない。

【００６１】また、メモリＡ１０２の通常のアクセス時
間はクロック数で約４クロックであるが、ここではメモ
リＡ１０２においてページアドレスａに相当する全メモ
リセルとビット線群とはすでに接続されており、このた
め新たにページアドレスの全メモリセルとビット線群と
を接続する時間が省略できる。ゆえにアクセス時間は、
下位アドレスが変化することでビット線群を選択する時
間のみを考慮すれば良いため、約２クロックに短縮でき
る。

【００６２】このように、本発明のインターフェース回
路を用いると、たとえ異なるメモリにアクセスしても、
同一メモリに着目したとき連続してそのメモリの同一ペ
ージアドレスにアクセスする場合には連続して高速アク
セスが可能となるため、従来例に比べ、アクセス時間が
短縮できる。

【００６３】〔実施例２〕次に、本発明の第二の実施例
につき図３の構成図および図４のタイミング図を参照し
て説明する。

【００６４】本実施例では、第一の実施例と異なり、メ
モリにアドレス信号１３５のラッチ手段を備えたＤＲＡ
Ｍを用い、さらにメモリに入力されるアドレス信号１３
５のビット数を減らすことでアドレスバスの本数を減ら
し、回路の構成が煩雑になるのを回避させるべく、メモ
リに対して同一バスを用いてページアドレス、下位アド
レスを順次入力させるため、インターフェース回路にこ
れらのアドレスを切り換える制御回路を設けたことに特
徴がある。

【００６５】本実施例のＤＲＡＭ制御回路３０３は、低
速アクセス信号１３０と高速アクセス信号１２９のいず
れもインアクティブの場合、つまりメモリＡ３０１以外
のメモリにマイクロプロセッサ３１０がアクセスすると
き、アドレスセレクト信号３０４をインアクティブロウ
レベルにし下位アドレス１２１をメモリＡ３０１へ出力
している。またこのとき、ＲＡＳ信号３０７はアクティ
ブロウレベル、ＣＡＳ信号３０８はインアクティブハイ
レベルの状態を維持するが、ＣＡＳ信号３０８がインア
クティブであるため、メモリＡ３０１からデータバス１
２６への出力ない。

【００６６】低速アクセス信号１３０がアクティブに変
化する場合、アドレスセレクト信号３０４をアクティブ
ハイレベルにしてページアドレス１２０をメモリＡ３０
１に入力する。このとき同時にＲＡＳ信号３０７をイン
アクティブにしてプリチャージする。そしてＲＡＳ信号
３０７がインアクティブになってからのクロックの立ち
下がりを一回カウントしたのちＲＡＳ信号３０７をアク
ティブにし、メモリＡ３０１へ出力されているページア
ドレス１２０をデコードし、このデコード出力を保持す
る。これによりメモリＡ３０１は指定されたページアド
レスの全てのメモリセルとビット線群を接続する。そし
て次のクロックの立ち上がりを一回カウントするとアド
レスセレクト信号３０４をインアクティブにして下位ア
ドレス１２１をメモリＡ３０１へ出力する。そしてその
クロックの立ち下がりを一回カウントするとＣＡＳ信号
３０８をアクティブにし、メモリＡ３０１に出力されて
いる下位アドレス１２１をデコードし、そのデコード出
力を保持する。このＣＡＳ信号３０８のデコードが完了
した時点でメモリＡ３０１はデータバス１２６上へ、ア
ドレス信号１３５で指定されたデータを出力する。

【００６７】高速アクセス信号１２９がアクティブに変
化する場合、高速アクセス信号１２９のその変化がトリ
ガーとなってＣＡＳ信号３０８がアクティブに変化し、
このときメモリＡアドレス３０２に出力されている下位
アドレス１２１をデコードし、このデコード出力を維持
するので、メモリＡ３０１はデータバス１２６上へアド
レス信号１３５で指定されたデータを出力する。

【００６８】なお、ここでは説明の都合上、メモリＡ３
０１に対するインターフェース回路に本発明を用い、メ
モリＢ１０８とそのインターフェース回路であるメモリ
Ｂ用出力制御回路１０９は従来例と同様のものを用いて
いる。

【００６９】また、従来例と同様の動作をするものは従
来例と同一の番号を付けている。ただし、マイクロプロ
セッサ３１０については、本実施例のメモリＡ３０１は
ＤＲＡＭであるため、第一の実施例と同様の機能に加
え、メモリＡ３０１にアクセス時にはメモリＡ３０１に
対してＲＥＡＤ／ＷＲＩＴＥ信号３０９を出力し、メモ
リＡ３０１に対する読み出し又は書き込みを制御する機
能を有する。

【００７０】メモリＡ３０１内蔵の行デコーダ、列デコ
ーダはＲＡＳ，ＣＡＳ信号アクティブのときは各々のデ
コード出力を保持し、各々の信号がインアクティブから
アクティブに変化するときメモリＡアドレス３０２上の
アドレスをデコードする。

【００７１】図３では、メモリの数をメモリＡ３０１、
メモリＢ１０８の二つしか記載していないが、これは説
明を容易にするためであり、さらに多種、多数のメモリ
がマイクロプロセッサ３１０に接続していることももち
ろんあり得る。よって多数のメモリのうちの一部又は全
部が本願のインターフェース回路を介してマイクロプロ
セッサ３１０に接続していてもよい。

【００７２】次に、本システムのメモリアクセスにつ
き、図４のタイミング図を用いて説明する。ここでは都
合上、メモリＡ３０１へのアクセスは例えばマイクロプ
ロセッサ３１０がアドレス信号１３５の出力と同時にＲ
ＥＡＤ／ＷＲＩＴＥ信号３０９をアクティブハイレベル
にして、メモリＡ３０１からのデータの読み出しのみを
行うとする。メモリＡ３０１はＤＲＡＭである以上、Ｒ
ＥＡＤ／ＷＲＩＴＥ信号３０９に応じて、データの読み
込み、書き込みが可能であるということはいうまでもな
い。図４は４つのメモリアクセス１，２，３，および４
について示しており、以下順に説明する。（１）アクセス１マイクロプロセッサ３１０はメモリＡ３０１をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ３０５には前回のメモリＡ
３０１へのアクセスのためのページアドレスｘがラッチ
されているので、比較器１０４は同一ページ信号１２３
をインアクティブレベルにする。

【００７３】一方、デコーダ１０６はページアドレスａ
をデコードし、チップセレクト信号１２４をアクティブ
にする。

【００７４】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はインア
クティブであるため、状態ラッチ回路１１１はそのイン
アクティブの信号をラッチし、低速アクセス信号１３０
をアクティブにする。低速アクセス信号１３０がアクテ
ィブになることによって、ウェイト制御回路１０５から
マイクロプロセッサ３１０へ出力されるウェイト信号Ａ
１３２がアクティブになるため、マイクロプロセッサ３
１０はクロックＴ２の立ち下がりではデータバス１２６
上のデータを取り込まない。

【００７５】また、低速アクセス信号１３０がアクティ
ブになることで、ＤＲＡＭ制御回路３０３がアドレスセ
レクト信号３０４をアクティブにするのでメモリＡアド
レス３０２はページアドレスａを示し、同時にプリチャ
ージのためＲＡＳ信号３０７をインアクティブにする。
ＤＡＲＭ制御回路３０３は、ＲＡＳ信号３０７がインア
クティブになった後、クロックの立ち下がりを一回カウ
ントしてＲＡＳ信号３０７をアクティブにするので、ク
ロックＴ２の立ち下がりの後ＲＡＳ信号３０７はアクテ
ィブになり、これによりページアドレスａがメモリＡ内
蔵の行デコーダにデコードされ、ページアドレスａの全
メモリセルとビット線群が接続される。

【００７６】ウェイト制御回路１０５は、メモリＡ３０
１においてはマイクロプロセッサ３１０のクロックの立
ち上がりを２度カウントするまではウェイト信号Ａ１３
２をインアクティブにしないように設定されているた
め、マイクロプロセッサ３１０はクロックＴＷ１におい
ても、データバス１２６上のデータを読み込むことはで
きない。しかし、ＴＷ１の立ち上がりをカウントする
と、Ｔ２，ＴＷ１の二度の立ち上がりをカウントすると
になるため、ウェイト信号Ａ１３２をインアクティブに
する。

【００７７】ＤＲＡＭ制御回路３０３はＲＡＳ信号３０
７がアクティブになった後に入力されるクロックの立ち
上がりを一回カウントするとアドレスセレクト信号３０
４をインアクティブにしてメモリＡアドレス３０２を下
位アドレス１２１とするから、クロックＴＷ１が立ち上
がるとメモリＡアドレス３０２は下位アドレス２とな
る。そして、クロックＴＷ１の立ち下がりでＣＡＳ信号
３０８がアクティブになり、これにより下位アドレス２
がメモリＡ３０１内蔵の列デコーダにデコードされ、デ
ータバス１２６上にデータが出力される。

【００７８】クロックＴＷ２の立ち上がり時におけるマ
イクロプロセッサ３１０によるウェイト信号１３１の確
認では、ウェイト信号１３１がインアクティブになって
いるため、マイクロプロセッサ３１０はクロックＴＷ２
の立ち下がり時にデータバス１２６上に出力されている
メモリＡデータを読み込み、同時に次の命令を実行し
て、その命令が指定するアドレス信号を出力する。ここ
では、次のアドレス信号１３５はページアドレスａと下
位アドレス３であるとする。

【００７９】なお、ページアドレス用ラッチ３０５は、
同一ページ信号１２３が当初インアクティブであったの
で、チップセレクト信号１２４がアクティブになり、さ
らにアドレスストローブ信号１２７がインアクティブに
変化したとき、ページアドレスａをラッチする。

【００８０】また、メモリＡ３０１は通常、ＣＡＳ信号
３０８がアクティブになっている間はデータバス１２６
上へデータを出力し続けるメモリであるとする。（２）アクセス２マイクロプロセッサ３１０はメモリＡ３０１をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ２０１には前回のメモリＡ
３０１へのアクセスのためのページアドレスａがラッチ
されているので比較器１０４は同一ページ信号１２３を
アクティブのまま維持する。

【００８１】一方、デコーダ１０６はページアドレスａ
をデコードし、その出力であるチップセレクト信号１２
４をアクティブのまま維持する。

【００８２】アドレスストローブ信号１２７がインアク
ティブに変化した時点の同一ページ信号１２３はアクテ
ィブであるため、状態ラッチ回路１１１はそのアクティ
ブの信号をラッチし、高速アクセス信号１２９をアクテ
ィブにする。この高速アクセス信号１２９がトリガーと
なってＤＲＡＭ制御回路３０３はＣＡＳ信号３０８をア
クティブにするので、メモリＡ３０１内蔵の列デコーダ
はメモリＡアドレス３０２上の下位アドレス３をデコー
ドし、データバス１２６上へそのアドレスで指定される
データを出力する。なお、アクセス２においては低速ア
クセス信号１３０がインアクティブからアクティブへ変
化することはないから、ＤＲＡＭ制御回路３０３はＲＡ
Ｓ信号３０７をアクティブのまま維持するので、メモリ
Ａ３０１内蔵の行デコーダはアクセス１でデコードした
ページアドレスａを出力し続けており、そのため下位ア
ドレスを新たに選択する時間だけでデータバス１２６上
へデータの出力が可能となる。

【００８３】なお、ページアドレス用ラッチ３０５は、
同一ページ信号１２３がアクティブのまま維持されてい
るため、アドレスストローブ信号１２７がインアクティ
ブに変化しても新たなラッチは行わない。

【００８４】また、高速アクセス信号１２９がアクティ
ブになることによって、ウェイト制御回路１０５からマ
イクロプロセッサ１０１に出力されるウェイト信号Ａ１
３２がインアクティブになるため、マイクロプロセッサ
１０１はクロックＴ２の立ち下がりでデータバス１２６
上のデータを取り込むと同時に次の命令を実行して、そ
の命令が指定するアドレス信号１３５を出力する。ここ
では、次のアドレス信号１３５はメモリＢ１０８をアク
セスするためのページアドレスｂ，下位アドレス４であ
るとする。（３）アクセス３マイクロプロセッサ３１０はメモリＢ１０８をアクセス
するために同メモリページアドレスｂを出力する。この
ときページアドレス用ラッチ３０５には前回のメモリＡ
１０２へのアクセスとしてのページアドレスａがラッチ
されているので比較器１０４は同一ページ信号１２３を
インアクティブにする。

【００８５】一方、デコーダ１０６はページアドレスｂ
はメモリＡ３０１へのアクセスのためのものではないた
め、チップセレクト信号１２４をインアクティブにす
る。

【００８６】チップセレクト信号１２４がインアクティ
ブであるため、メモリＡ３０１のウェイト制御回路１０
５はリセット状態であり、従って高速アクセス信号１２
９、低速アクセス信号１３０のいずれもインアクティブ
となる。従って、ＤＲＡＭ制御回路３０３はＲＡＳ信号
３０７をアクティブ、ＣＡＳ信号３０８をインアクティ
ブのまま維持するので、メモリＡ３０１内蔵の行デコー
ダはアクセス１でデコードしたページアドレスａのデコ
ード出力を維持するが、ＣＡＳ信号３０８がインアクテ
ィブであるためデータバス１２６上へは出力不能とな
る。さらに、チップセレクト信号１２４がインアクティ
ブのとき、アドレスストローブイネーブル信号２０５は
インアクティブロウレベルになるので、アドレスストロ
ーブ信号がインアクティブハイレベルに変化しても、ペ
ージアドレス用ラッチ３０５は新たなラッチを行わず、
ページアドレスａを維持する。

【００８７】一方、メモリＢ１０８専用のメモリＢ用出
力制御回路１０９からのウェイト信号Ｂ１３３がアクテ
ィブになると、マイクロプロセッサ３１０はオア回路１
０７を介してウェイト信号１３１がアクティブであるこ
とを確認する。

【００８８】メモリＢ用出力制御回路１０９は、メモリ
Ｂ１０８においてはマイクロプロセッサ３１０のクロッ
クの立ち上がりを１度カウントするまではウェイト信号
Ｂ１３３をインアクティブにしないように設定されてい
るため、マイクロプロセッサ３１０はクロックＴ２にお
いても、データバス１２６上のデータを読み込むことは
できない。しかし、Ｔ２の立ち上がりをカウントする
と、メモリＢ用出力回路１０９はウェイト信号Ｂ１３３
をインアクティブにする。

【００８９】よって、クロックＴＷ１の立ち上がり時に
おけるマイクロプロセッサ３１０によるウェイト信号１
３１の確認では、ウェイト信号１３１がインアクティブ
になっているため、マイクロプロセッサ３１０はクロッ
クＴＷ１の立ち下がり時にデータバス１２６上に出力さ
れているメモリＢデータを読み込み、同時に次の命令を
実行して、その命令が指定するアドレス信号を出力す
る。ここでは、次のアドレス信号１３５はメモリＡ３０
１をアクセスするための同メモリページアドレスａ、下
位アドレス５であるとする。

【００９０】ここで、メモリＢ１０８は通常、アドレス
信号が入力されてから、データバス１２６上へデータを
出力するまでに、クロック数で約３クロック分の時間を
必要とするメモリであるとする。（４）アクセス４マイクロプロセッサ１０１はメモリＡ１０２をアクセス
するために同メモリページアドレスａを出力する。この
ときページアドレス用ラッチ３０５にはページアドレス
ａがラッチされているので比較器１０４は同一ページ信
号１２３をアクティブにする。

【００９１】一方、デコーダ１０６はページアドレスａ
をデコードし、その出力であるチップセレクト信号１２
４をアクティブにする。

【００９２】アドレスストローブ信号１２７がアクティ
ブに変化した時点の同一ページ信号１２３はアクティブ
であるため、状態ラッチ回路１１１はそのアクティブの
信号をラッチし、高速アクセス信号１２９をアクティブ
にする。高速アクセス信号１２９がアクティブになるこ
とによって、ＤＲＡＭ制御回路３０３がＣＡＳ信号３０
８をアクティブにするので、メモリ３０１Ａ内蔵の列デ
コーダはメモリＡアドレス３０２上の下位アドレス５を
デコードし、データバス１２６上へ指定されたデータを
出力する。

【００９３】また、高速アクセス信号１２９がアクティ
ブになるので、ウェイト制御回路１０５からマイクロプ
ロセッサ３１０に出力されるウェイト信号Ａ１３２がイ
ンアクティブになり、マイクロプロセッサ３１０はクロ
ックＴ２の立ち下がりでデータバス１２６上のデータを
取り込む。

【００９４】なお、メモリＡ３０１の通常のアクセス時
間はクロック数で約４クロックであるが、メモリＡ３０
１ではページアドレスａに相当する全メモリセルとビッ
ト線群とはすでに接続されており、このため新たにペー
ジアドレスの全メモリセルとビット線群とを接続する時
間が省略できる。ゆえにアクセス時間は、下位アドレス
１２１が変化することでビット線群を選択する時間のみ
を考慮すれば良いため、約２クロックに短縮できる。

【００９５】このように、本実施例のインターフェース
回路を用いると、たとえ異なるメモリにアクセスして
も、同一メモリに着目したとき連続してそのメモリの同
一ページアドレスにアクセスする場合には連続して高速
アクセスが可能となるため、従来例に比べ、アクセス時
間が短縮でき、さらに、アドレスバスのビット数を従来
に比べ減少させることができるので、回路構成が容易に
できる。

【００９６】ここで、図５に従来のインターフェース回
路と本発明のインターフェース回路の性能比較を示す。
本発明としては、第一の実施例、第二の実施例のいずれ
を用いても同様の結果となる。

【００９７】従来のインターフェース回路では、同一の
メモリの同一ページを連続してアクセスするとき、例え
ばメモリＡのページａを連続してアクセスするときは高
速アクセスが可能であったが、一旦異なるメモリへアク
セスすると、例えば一旦メモリＢへアクセスした後、再
びメモリＡのページａをアクセスしても、すぐには高速
アクセスとはならなかった。

【００９８】しかし、本発明では、同一メモリに着目し
たとき、そのページアドレスを連続してアクセスする
と、例えばメモリＡのページａをアクセスした後、一旦
メモリＢにアクセスし、その後再びメモリＡのページａ
をアクセスしたとしても、メモリＡに着目するとページ
ａを連続してアクセスしていることになり、この場合メ
モリＡは引き続き高速アクセスとなる。

【００９９】従って、従来よりも高速なアクセスが可能
となる。

【０１００】

【発明の効果】以上のとおり、本発明によれば、複数の
メモリを有するマイクロプロセッサシステムにおいて、
ある一つのメモリに着目したとき、そのメモリの同一ペ
ージを連続してアクセスする場合には、そのアクセスは
高速アクセスとなる。

【図面の簡単な説明】

【図１】本発明の第一の実施例の構成図。

【図２】本発明の第一の実施例のタイミング図。

【図３】本発明の第二の実施例の構成図。

【図４】本発明の第二の実施例のタイミング図。

【図５】本発明と従来例の性能比較を示す図。

【図６】従来例の構成図。

【図７】従来例のタイミング図。

【符号の説明】

１０１マイクロプロセッサ１０２メモリＡ（ＲＯＭ）１０３ページアドレス用ラッチ１０４比較器１０５ウェイト制御回路１０６デコーダ１０７ＯＲ回路１０８メモリＢ１０９メモリＢ用出力制御回路１１０ＡＮＤ回路１１１状態ラッチ回路１１２ＡＮＤ回路１２０ページアドレス１２１下位アドレス１２２ページアドレスラッチ出力１２３同一ページ信号１２４チップセレクト信号１２５アウトプットイネーブル信号Ａ１２６データバス１２７アドレスストローブ信号１２８アウトプットイネーブル信号Ｂ１２９高速アクセス信号１３０低速アクセス信号１３１ウェイト信号１３２ウェイト信号Ａ１３３ウェイト信号Ｂ１３４クロック信号１３５アドレス信号２０１ページアドレス用ラッチ２０２ページアドレスラッチ出力２０３ＮＯＴ回路２０４ＡＮＤ回路２０５アドレスストローブイネーブル信号３０１メモリＡ（ＤＲＡＭ）３０２メモリＡアドレス３０３ＤＲＡＭ制御回路３０４アドレスセレクト信号３０５ページアドレス用ラッチ３０６ページアドレスラッチ出力３０７ＲＡＳ信号３０８ＣＡＳ信号３０９ＲＥＡＤ／ＷＲＩＴＥ信号３１０マイクロプロセッサ

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサが出力するアドレス
をラッチするラッチ手段を有し前記ラッチ手段の出力に
よりメモリのアクセスを制御するメモリインターフェー
ス回路において、前記マイクロプロセッサから出力され
るアクセスアドレスが、前記ラッチ手段の出力と異なり
かつ前記メモリを指定するアドレスのときのみ前記ラッ
チ手段に前記アクセスアドレスをラッチされる制御手段
を設けたことを特徴とするメモリインターフェース回
路。
【請求項２】デコーダと、比較器と、メモリと、ラッ
チとを有し、前記デコーダは供給された第一のページア
ドレスをデコードし、このページアドレスが前記メモリ
に対応するアドレスであるときその出力信号をアクティ
ブレベルにし、前記比較器は前記第一のページアドレス
と前記ラッチ回路がラッチしている第二のページアドレ
スを比較し、両者が同一であるときにその出力信号をア
クティブレベルにし、前記ラッチ回路は前記デコーダの
出力信号がアクティブレベルであって前記比較器の出力
信号がインアクティブレベルのときに前記第一のページ
アドレスをラッチすることを特徴とするメモリインター
フェース回路。
【請求項３】状態ラッチ回路とアドレス制御回路とを
さらに有し、前記状態ラッチ回路は前記比較器の出力信
号をラッチし、前記アドレス制御回路は前記状態ラッチ
回路の出力に応答して前記メモリに対するアクセスを変
更する請求項２記載のメモリインターフェース回路。
【請求項４】ページモードアクセスを有するダイナミ
ックメモリに対するメモリインターフェース回路であっ
て、前記ダイナミックメモリへのページアドレスをラッ
チするラッチ回路と、アクセスのために供給されたアド
レスが前記ラッチ回路にラッチされているアドレスと異
なるときのみ前記ラッチ回路の内容を前記供給されたア
ドレスに書き換える手段と、前記ラッチ回路にラッチさ
れているアドレスおよびページ内アドレスを用いて前記
ダイナミックメモリに対するページモードアクセスを実
行する手段とを備えることを特徴とするメモリインター
フェース回路。
【請求項５】バスサイクルのデータアクセス時間を延
ばすためのウェイト機能を有するマイクロプロセッサ
と、前記マイクロプロセッサの出力するアドレスの上位
アドレスであるページアドレスを保持するページアドレ
スラッチと、前記マイクロプロセッサの出力するページ
アドレスと前記ページアドレスラッチの出力を比較する
ページアドレス比較器と、前記ページアドレス比較器で
比較した情報を保持する状態のラッチ回路と、前記状態
ラッチ回路により前記マイクロプロセッサのバスサイク
ルに対するウェイトを制御するウェイト制御回路と、ペ
ージアドレスを固定した状態で下位アドレスのみ変化さ
せたときに高速アクセスができる高速ページ機能付きメ
モリと、前記高速ページ機能付きメモリをアクセスする
ときの前記マイクロプロセッサの出力するアドレスをデ
コードするアドレスデコーダを有するマイクロプロセッ
サシステムにおいて、前記状態ラッチ回路を前記高速ページ機能付きメモリに
対して設け、前記マイクロプロセッサが前記高速ページ
機能付きメモリにアクセスし、かつ前回に前記高速ペー
ジ機能付きメモリにアクセスしたときとページアドレス
が違うときのみ前記ページアドレスラッチを更新させ、
前記マイクロプロセッサが前記高速ページ機能付きメモ
リ以外のメモリをアクセスするときには常に同一のペー
ジアドレスを前記高速ページ機能付きメモリに供給され
ることを特徴とするマイクロプロセッサシステム。