JPH1152019A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 トライステート素子を含む半導体集積回路を
スキャンテストにより故障検査する際の疑似検出を避
け、故障検出率を向上させると共に、通常動作時の消費
電力の増大を防ぐ。 【解決手段】 スキャンモード中であることを示すスキ
ャンモード信号を発生させると共に、前記スキャンモー
ド信号により電気的状態を決定するバス接続端子を持つ
バス信号補助回路を設ける。１個以上のトライステート
素子の出力が接続するバス信号線に前記バス信号補助回
路のバス接続端子を接続する。前記バス信号補助回路
は、スキャンテスト時に、前記バス接続端子をプルアッ
プ又はプルダウンする構成を持つ。スキャンテスト時以
外では、前記バス接続端子はプルアップ又はプルダウン
されないので、前記バス接続端子はハイインピーダンス
となり、不要な貫通電流が流れることを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トライステート素
子を有する半導体集積回路の故障検査を効率的に行ない
得る半導体集積回路の改良に関する。

【０００２】

【従来の技術】トライステート素子を含む半導体集積回
路の故障検査では、故障がある場合、特にその故障がト
ライステート素子の制御信号に関連する故障の場合、バ
ス信号における故障状態がハイインピーダンスとなり、
又は複数のトライステート素子から出力される信号の衝
突による論理不定状態となり、故障を検出する観測点に
おいて確実に正常値と異なる論理値となって現れる保証
がない。

【０００３】例えば図２２の回路において、トライステ
ート素子３００５の制御端子Ｃに“０”縮退故障がある
場合、この故障を検査するためにはトライステート素子
３００５の端子Ｃに“１”を印加するテストパターンが
必要である。この時、トライステート素子３００６の制
御端子Ｃには“０”を印加する。

【０００４】この時、正常な回路では、バス信号線３０
０７はトライステート素子３００５の端子Ａの論理値と
同じ論理値となる。

【０００５】一方、故障がある場合には、バス信号線３
００７はハイインピーダンスとなり、論理値として不安
定となる。

【０００６】このようなテストパターンを用いた場合、
論理的に不安定であるため、テスタによる故障検査で
は、期待値に対してエラーとして認識されるか否か不明
である。このため、一定回数以上同様な状態になるテス
トパターンを用意し、全ての状態で期待値に対しエラー
が認められない場合に、擬似的にその部分には故障が無
いと判断されてきた。

【０００７】また、シーケンシャルなテストパターンに
よるテストの場合には、バス信号線が前値を保持してい
るものとして故障状態のシミュレーションを行えば、バ
ス信号線が論理値的に確定していて、観測点で明らかに
正常値と不一致である故障状態の検出が可能であるが、
スキャンテストを用いた場合には１クロックサイクルの
みでのテストであるため、バス信号線の前の状態を決定
することができず、結果として、確実な故障状態の検出
が不可能であった。

【０００８】そのため、バス信号線をプルアップし又は
プルダウンすることにより、故障状態で全てのトライス
テート素子がハイインピーダンス状態になった時、論理
値を確定させる回路を付加することが行なわれてきた。

【０００９】

【発明が解決しようとする課題】しかしながら、バス信
号線をプルアップ又はプルダウンするため、バス信号線
には定常時にも貫通電流が流れることとなり、消費電力
の増大を引き起こしている。

【００１０】また、常に電流が流れることで、定常状態
での電流量により故障の有無を判断するＩｄｄｑテスト
を行なうことができないという問題もある。

【００１１】更に、低消費電力化のためにプルアップ回
路やプルダウン回路を削除すると、故障を疑似的にしか
検出できない。

【００１２】加えて、定常的にプルアップ又はプルダウ
ンさせることで故障状態による論理値が“０”又は
“１”の何れか一方の論理値となる故障しか検出ができ
ないという問題点もある。

【００１３】本発明はかかる点に鑑みてなされたもので
あり、その目的は、消費電力の増大を少なく抑制しつ
つ、トライステート素子の故障検出率が高い半導体集積
回路を提供することにある。

【００１４】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、スキャンテスト時に限りバス信号線を
プルアップ又はプルダウンする構成を採用する。

【００１５】具体的に、請求項１記載の発明の半導体集
積回路は、トライステート素子を有する半導体集積回路
であって、前記トライステート素子のうち１個以上のト
ライステート素子の出力が接続されるバス信号線と、テ
スト中であることを示すテストモード信号と、前記テス
トモード信号により電気的状態が決定されるバス接続端
子を有するバス信号補助回路とを有し、前記バス信号補
助回路のバス接続端子は前記バス信号線に接続されるこ
とを特徴とする。

【００１６】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、テストモード信号は、スキ
ャンテスト中であることを示すスキャンモード信号であ
ることを特徴とする。

【００１７】請求項３記載の発明は、前記請求項２記載
の半導体集積回路において、前記バス信号補助回路は、
スキャンモード信号が出力されたスキャンテスト中であ
る時、バス接続端子をプルアップし、前記スキャンモー
ド信号が出力されないスキャンテスト中でない時、前記
バス接続端子をハイインピーダンスとすることを特徴と
する。

【００１８】請求項４記載の発明は、前記請求項２記載
の半導体集積回路において、前記バス信号補助回路は、
スキャンモード信号が出力されたスキャンテスト中であ
る時、バス接続端子をプルダウンし、前記スキャンモー
ド信号が出力されないスキャンテスト中でない時、前記
バス接続端子をハイインピーダンスとすることを特徴と
する。

【００１９】請求項５記載の発明は、前記請求項２記載
の半導体集積回路において、前記バス信号補助回路は、
スキャンモード信号が出力されたスキャンテスト中であ
る時、バス接続端子をプルアップすると共に、保持回路
を有し、この保持回路は、前記スキャンモード信号が出
力されないスキャンテスト中でない時、トライステート
素子により決定されたバス信号線の論理値と同じ論理値
を、前記バス接続端子から、前記トライステート素子の
出力部の駆動能力よりも弱い駆動能力で出力することを
特徴とする。

【００２０】請求項６記載の発明は、前記請求項２記載
の半導体集積回路において、前記バス信号補助回路は、
スキャンモード信号が出力されたスキャンテスト中であ
る時、バス接続端子をプルダウンすると共に、保持回路
を有し、この保持回路は、前記スキャンモード信号が出
力されないスキャンテスト中でない時、トライステート
素子により決定されたバス信号線の論理値と同じ論理値
を、前記バス接続端子から、前記トライステート素子の
出力部の駆動能力よりも弱い駆動能力で出力することを
特徴とする。

【００２１】請求項７記載の発明は、前記請求項２記載
の半導体集積回路において、スキャンテストのシフト動
作中であることを示すシフトモード信号と、前記シフト
モード信号が出力されたスキャンテストのシフト動作中
に、前記シフトモード信号に基いて、トライステート素
子の出力がハイインピーダンスとなるように前記トライ
ステート素子を制御するトライステート制御回路とを備
えたことを特徴としている。

【００２２】請求項８記載の発明は、前記請求項２記載
の半導体集積回路において、バス信号補助回路は、前記
バス接続端子が、前記スキャンモード信号に加えて、バ
ス信号補助回路制御信号によっても、電気的状態を決定
され、前記スキャンモード信号が出力されたスキャンテ
スト中である時、前記バス信号補助回路制御信号によ
り、前記バス接続端子の電気的状態をプルアップ又はプ
ルダウンに切換えることを特徴とする。

【００２３】請求項９記載の発明は、前記請求項８記載
の半導体集積回路において、前記バス信号補助回路は、
保持回路を有し、この保持回路は、前記スキャンモード
信号が出力されないスキャンテスト中でない時、トライ
ステート素子により決定されたバス信号線の論理値と同
じ論理値を、前記バス接続端子から、前記トライステー
ト素子の出力部の駆動能力よりも弱い駆動能力で出力す
ることを特徴としている。

【００２４】請求項１０記載の発明は、前記請求項８記
載の半導体集積回路において、前記バス信号補助回路制
御信号を出力するフリップフロップを備え、前記フリッ
プフロップはスキャンチェイン上に配置されることを特
徴とする。

【００２５】請求項１１記載の発明の半導体集積回路
は、トライステート素子を有する半導体集積回路であっ
て、前記トライステート素子のうち１個以上のトライス
テート素子の出力が接続されるバス信号線と、テスト中
であることを示すテストモード信号と、Ｉｄｄｑテスト
中であることを示すＩｄｄｑテストモード信号と、前記
テストモード信号及び前記Ｉｄｄｑテストモード信号に
より電気的状態が決定されるバス接続端子を有するバス
信号補助回路とを有し、前記バス信号補助回路のバス接
続端子は前記バス信号線に接続されることを特徴とす
る。

【００２６】請求項１２記載の発明は、前記請求項１１
記載の半導体集積回路において、テストモード信号は、
スキャンテスト中であることを示すスキャンモード信号
であることを特徴とする。

【００２７】請求項１３記載の発明は、前記請求項１２
記載の半導体集積回路において、前記バス信号補助回路
は、前記スキャンモード信号が出力されたスキャンテス
ト中で、且つ前記Ｉｄｄｑテストモード信号が出力され
ないＩｄｄｑテスト中でない時、前記バス接続端子をプ
ルアップし、前記スキャンモード信号が出力されないス
キャンテスト中でない時、又は前記Ｉｄｄｑテストモー
ド信号が出力されたＩｄｄｑテスト中である時、前記バ
ス接続端子をハイインピーダンスとすることを特徴とす
る。

【００２８】請求項１４記載の発明は、前記請求項１２
記載の半導体集積回路において、前記バス信号補助回路
は、前記スキャンモード信号が出力されたスキャンテス
ト中で、且つ前記Ｉｄｄｑテストモード信号が出力され
ないＩｄｄｑテスト中でない時、前記バス接続端子をプ
ルダウンし、前記スキャンモード信号が出力されないス
キャンテスト中でない時、又は前記Ｉｄｄｑテストモー
ド信号が出力されたＩｄｄｑテスト中である時、前記バ
ス接続端子をハイインピーダンスとすることを特徴とす
る。

【００２９】請求項１５記載の発明は、前記請求項１２
記載の半導体集積回路において、前記バス信号補助回路
は、保持回路を有し、この保持回路は、前記スキャンモ
ード信号が出力されないスキャンテスト中でない時で、
且つ前記Ｉｄｄｑテストモード信号が出力されないＩｄ
ｄｑテスト中でない時、トライステート素子により決定
されたバス信号線の論理値と同じ論理値を、前記バス接
続端子から、前記トライステート素子の出力部の駆動能
力よりも弱い駆動能力で出力することを特徴とする。

【００３０】以上の構成により、請求項１ないし請求項
１０記載の発明では、トライステート素子の制御信号が
故障により論理値“０”となって、バス信号線がハイイ
ンピーダンスとなる時にも、スキャンテスト時には、バ
ス信号線がバス信号補助回路によりプルアップ又はプル
ダウンされて、このバス信号線の論理値が“１”又は
“０”に確定されるので、疑似的ではない故障検査を行
なうことが可能となる。また、スキャンテスト時以外で
は、バス信号補助回路のバス接続端子はハイインピーダ
ンスとなるので、貫通電流が流れることを回避すること
ができる。

【００３１】特に、請求項７記載の発明では、トライス
テート制御回路により、スキャンテストのシフト動作時
には、複数のトライステート素子が論理的に異なる出力
を出すことが防止されるので、不用意に貫通電流が流れ
ることを防ぐことが可能であり、消費電力の増大を防止
できる。

【００３２】また、請求項８から請求項１０記載の発明
では、故障によりトライステート素子の制御信号が論理
値“０”となって、バス信号線がハイインピーダンスと
なる時にも、バス信号補助回路により、バス信号線の論
理値を“０”又は“１”に確定できる。このとき、バス
信号補助回路制御信号により、正常状態でのバス信号線
の論理値と逆の論理値に設定することが可能であるの
で、正常状態のバス信号線の論理値に関わらず、故障状
態でのバス信号線の論理値を正常値と異なるものに設定
することが可能である。その結果、故障検出率の向上を
図ることができる。また、スキャンテスト時以外では、
バス信号補助回路のバス接続端子はハイインピーダンス
となるので、貫通電流が流れることを回避することがで
き、消費電力の増大を抑えることができる。

【００３３】特に、請求項１０記載の発明では、バス信
号補助回路制御信号を出力するフリップフロップがスキ
ャンチェイン上に配置されるので、バス信号補助回路制
御信号を他のスキャンテストパターンと同様にスキャン
テストのシフト動作により設定することが可能である。
従って、各々のテストパターンに応じたバス信号補助回
路制御信号の設定が容易であると共に、バス信号補助回
路制御信号の生成回路の削減が可能である。

【００３４】また、請求項１１ないし請求項１５記載の
発明では、スキャンテストを用いてＩｄｄｑテスト用の
回路状態に設定する場合に、Ｉｄｄｑテストモード信号
を用いて、バス信号補助回路のバス接続端子の電気的状
態をハイインピーダンスに変更することができるので、
スキャンテスト時に生じている貫通電流を強制的に停止
させて、Ｉｄｄｑテストが可能である。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００３６】（第１の実施の形態）先ず、第１の実施の
形態について図１から図５に基いて説明する。

【００３７】図１は第１の実施の形態に係る半導体集積
回路の回路構成を示す図である。図１において、１４
１、１４２はトライステート素子であり、１１１、１１
２は各々トライステート素子１４１、１４２の制御信号
であり、１０１、１０２は各々トライステート素子のデ
ータ入力信号である。

【００３８】１２１はスキャンテスト中であることを示
すスキャンモード信号であり、１３０は、トライステー
ト素子１４１、１４２の出力が接続されたバス信号線で
あり、１６０は、バス信号補助回路であり、バス信号補
助回路１６０は、スキャンモード信号により電気的状態
を決定されるバス接続端子１６１を持っている。

【００３９】図２は第１の実施の形態に係るバス信号補
助回路１６０の回路構成を示す図である。同図におい
て、２０１はスキャンモード信号であり、２０２はバス
接続端子であり、２０３は論理反転素子、２０４はゲー
トの論理が“０”の時に導通状態になる図１のトライス
テート素子１４１、１４２の出力部のトランジスタに比
べサイズの小さいトランジスタである。２０５は電源で
ある。２０３、２０４及び２０５によりプルアップ素子
を構成している。

【００４０】次に、本実施の形態の半導体集積回路の動
作について説明する。

【００４１】スキャンテスト時には、スキャンテストモ
ード信号は論理値“１”となり、スキャンテスト時以外
ではスキャンモード信号は論理値“０”となる。バス信
号補助回路１６０のバス接続端子２０２は、スキャンテ
スト時にはプルアップされ、スキャンテスト時以外では
ハイインピーダンスとなる。

【００４２】スキャンテスト時以外では、バス信号線１
３０はトライステート素子１４１、１４２の出力によっ
てのみその論理値を決定する。

【００４３】スキャンテスト時には、トライステート素
子１４１、１４２よりハイインピーダンスではない出力
がある場合、トライステート素子のトランジスタサイズ
がバス信号補助回路のプルアップ素子のトランジスタサ
イズより大きいので、バス信号線１３０の論理値はトラ
イステート素子の出力に依存する。

【００４４】トライステート素子１４１、１４２が共に
ハイインピーダンス出力となったとき、バス信号線１３
０の論理値は、バス信号補助回路１６０のバス接続端子
２０２のプルアップにより、論理値“１”となる。

【００４５】次に、故障が起こっている場合について説
明する。トライステート素子１４１の制御端子が“０”
縮退故障となっている時、トライステート素子１４１の
制御端子の論理値を“１”、トライステート素子１４２
の制御端子の論理値を“０”、トライステート素子１４
１のデータ入力端子の論理値を“０”とするようにテス
トパターンを入力すると、バス信号線１３０では、故障
のない時、論理値“０”になるのに対し、故障がある場
合、論理値“１”となる。このバス信号線１３０での正
常状態と故障状態の違いは、バス信号線１３０の論理を
用いるフリップフロップに対し、途中の回路を介してフ
リップフロップまでバス信号線１３０での差異が伝えら
れるようなテストパターンを用いることにより故障は検
査時に検出される。

【００４６】前記テストパターンを用いた場合、スキャ
ンテスト時に正常回路では、プルアップ素子とトライス
テート素子よる貫通電流パスが生じるが、同じ回路状態
においても、スキャンテスト時以外ではプルアップ素子
が動作しないので、貫通電流パスが発生せず、消費電力
を抑制することが可能である。

【００４７】図３は第１の実施の形態に係るバス信号補
助回路１６０´の異なる回路構成を示す図である。同図
において、３０１はスキャンモード信号であり、３０２
はバス接続端子であり、３０４はゲートの論理値が
“１”の時に導通状態になるトライステート素子１４
１、１４２に比べサイズの小さいトランジスタである。
３０５は接地である。３０４および３０５によりプルダ
ウン素子を構成している。

【００４８】本回路構成を用いた場合、スキャンテスト
時にトライステート素子１４１、１４２が共にハイイン
ピーダンス出力となった時、バス信号線１３０は論理値
“０”となる。

【００４９】前記と同じく、トライステート素子１４１
の制御端子が“０”縮退故障となっている時、トライス
テート素子１４１の制御端子の論理値を“１”、トライ
ステート素子１４２の制御端子の論理値を“０”、トラ
イステート素子１４１のデータ入力端子の論理値を
“１”とするようにテストパターンを入力すると、バス
信号線１３０では、故障のない時、論理値“１”になる
のに対し、故障がある場合、論理値“０”となり、前記
と同様の方法で故障を確実に検査することができる。

【００５０】図４は、図２３に示すように、バス信号線
がハイインピーダンス時にハイインピーダンスになる直
前の値を保持する機能を持つ保持回路３０１０を有して
いる場合の第１の実施の形態に係るバス信号補助回路１
６０''の異なる回路構成を示す図である。

【００５１】４０１はスキャンモード信号であり、４０
２はバス接続端子であり、４０３は論理反転素子であ
り、４０４はゲートの論理値が“０”の時に導通状態に
なるトライステート素子に比べサイズの小さいトランジ
スタであり、４０５は電源である。また、４０６はトラ
イステート素子１４１、１４２に比べトランジスタサイ
ズの小さいトライステート素子、４０７は論理反転素子
である。トランジスタ４０４及び電源４０５により、プ
ルアップ素子を構成している。また、トライステート素
子４０６及び論理反転素子４０７により、バス信号線の
値を再出力する保持回路を構成している。トライステー
ト素子４０６をスキャンモード信号４０１で制御するこ
とにより、スキャンテスト時以外でのみ、バス接続端子
４０２からバス信号線１３０の論理値を再出力し、トラ
イステート素子１４１、１４２がハイインピーダンスに
なった時にも、バス信号線１３０の論理値を保持する機
能を有する。

【００５２】本回路構成を用いることにより、スキャン
テスト時に図２の回路構成と同等の効果を有し、スキャ
ンテスト時以外でも、トライステート素子１４１、１４
２が共にハイインピーダンスとなった時に、バス信号線
１３０がハイインピーダンスとなり、貫通電流パスを引
き起こすことを防ぐことが可能である。

【００５３】図５は、図２３に示すようにバス信号線に
ハイインピーダンス時にはハイインピーダンスになる直
前の値を保持する機能を持つ保持回路３０１０を有して
いる場合の第１の実施の形態に係るバス信号補助回路１
６０''' の異なる回路構成を示す図である。

【００５４】５０１はスキャンモード信号であり、５０
２はバス接続端子であり、５０３は反転論理素子であ
り、５０４はゲートの論理値が“１”の時に導通状態に
なり且つ前記トライステート素子１４１、１４２に比べ
サイズの小さいトランジスタであり、５０５は接地であ
る。また、５０６はトライステート素子１４１、１４２
に比べトランジスタサイズの小さいトライステート素
子、５０７は論理反転素子である。５０４及び５０５に
よりプルダウン素子を構成している。また、トライステ
ート素子５０６及び論理反転素子５０７により、バス信
号線の値を再出力する保持回路を構成している。トライ
ステート素子５０６をスキャンモード信号５０１で制御
することにより、スキャンテスト時以外でのみバス接続
端子５０２からバス信号線１３０の論理値を再出力し、
トライステート素子１４１、１４２がハイインピーダン
スになった時にも、バス信号線１３０の論理値を保持す
る機能を有する。

【００５５】本回路構成を用いることにより、スキャン
テスト時に図３の回路構成と同等の効果を有し、スキャ
ンテスト時以外でもトライステート素子１４１、１４２
が共にハイインピーダンスとなった時に、バス信号線１
３０がハイインピーダンスとなり、貫通電流パスを引き
起こすことを防ぐことが可能である。

【００５６】（第２の実施の形態）次に、第２の実施の
形態について図６を用いて説明する。

【００５７】図６は第２の実施の形態に係る半導体集積
回路の回路構成を示す図である。図６において、６４
１、６４２はトライステート素子であり、６１１、６１
２は各々スキャンテストに関わらないトライステート素
子６４１、６４２の通常動作時の制御信号であり、６０
１、６０２は各々トライステート素子のデータ入力信号
である。

【００５８】また、６２１はスキャンテスト中であるこ
とを示すスキャンモード信号であり、６２２はスキャン
テストにおけるシフト動作中であることを示すシフトモ
ード信号である。６３０は、トライステート素子６４
１、６４２の出力が接続されたバス信号線であり、６６
０はバス信号補助回路であり、このバス信号補助回路６
６０は、スキャンモード信号により電気的状態を決定さ
れるバス接続端子６６１を持っている。更に、６５１、
６５２はトライステート素子６４１、６４２の制御信号
をシフトモード信号により操作するトライステート制御
回路である。

【００５９】図７は、第２の実施の形態に係るトライス
テート制御回路６５１、６５２の回路構成である。図７
において、７０３はシフトモード信号、７０４はスキャ
ンテストに関わらないトライステート素子の通常動作時
の制御信号、７０５は生成されたトライステート素子の
制御信号である。また、７０１は論理反転素子、７０２
は論理積素子である。

【００６０】本回路構成を用いると、スキャンテストの
シフト動作時には、トライステート制御信号７０５は、
制御信号７０４の値に関わらず論理値“０”となり、ト
ライステート制御信号７０５により制御されるトライス
テート素子の出力は、ハイインピーダンスとなる。

【００６１】図６及び図７の回路構成により、第１の実
施の形態の効果に加え、バス信号線６３０に接続される
全てのトライステート素子は、スキャンテストにおける
シフト動作時にハイインピーダンス出力となるので、シ
フト動作中にバス信号線６３０における複数のトライス
テート素子の出力の信号衝突によって貫通電流が流れる
ことを防止することが可能となる。

【００６２】また、バス信号補助回路６６０のバス接続
端子はスキャンテスト中はプルアップ又はプルダウンと
なっているので、バス信号線６３０がハイインピーダン
スになることもなく、バス信号線６３０がハイインピー
ダンスになることによる貫通電流の発生も防ぐことが可
能となる。

【００６３】（第３の実施の形態）次に、第３の実施の
形態について図８から図１０に基づき説明する。

【００６４】図８は第３の実施の形態に係る半導体集積
回路の回路構成を示す。図８において、８４１、８４２
はトライステート素子であり、８１１、８１２は各々ト
ライステート素子８４１、８４２の制御信号であり、８
０１、８０２は各々トライステート素子のデータ入力信
号である。

【００６５】８２１はスキャンテスト中であることを示
すスキャンモード信号であり、８３０はトライステート
素子８４１、８４２の出力が接続されたバス信号線であ
り、８６０はバス信号補助回路であり、８７０は、前記
バス信号補助回路８６０のバス接続端子（後述）の動作
に関わるバス信号補助回路制御信号である。前記バス信
号補助回路８６０は、前記スキャンモード信号８２１と
バス信号補助回路制御信号８７０とにより電気的状態を
決定されるバス接続端子８６１を有している。

【００６６】図９は、第３の実施の形態に係るバス信号
補助回路８６０の内部構成を示す。図９において、９０
１はスキャンモード信号であり、９０２はバス接続端子
であり、９０３はバス信号補助回路制御信号である。９
０４、９０６は論理反転素子であり、９０５、９０７は
論理積素子である。９０８は、ゲート端子の論理値が
“０”の時に導通状態となり、且つ図８のトライステー
ト素子８４１、８４２よりもサイズの小さいトランジス
タからなるプルアップ素子である。９０９は、ゲート端
子の論理値が“１”の時に導通状態となり、且つ図８の
トライステート素子８４１、８４２よりもサイズの小さ
いトランジスタからなるプルダウン素子である。

【００６７】次に、本実施の形態の半導体集積回路の動
作について説明する。

【００６８】スキャンテスト時には、スキャンモード信
号９０１は論理値“１”となり、スキャンテスト時以外
ではスキャンモード信号は論理値“０”となる。バス信
号補助回路８６０のバス接続端子９０２は、スキャンテ
スト時以外ではハイインピーダンスとなり、スキャンテ
スト時ではバス信号補助回路制御信号９０３が論理値
“１”であるときプルダウンされ、バス信号補助回路制
御信号９０３が論理値“０”であるときプルアップされ
る。スキャンテスト時以外では、バス信号線８３０は、
トライステート素子８４１、８４２の出力によってのみ
その論理値を決定する。

【００６９】スキャンテスト時には、トライステート素
子８４１、８４２よりハイインピーダンスではない出力
がある場合、トライステート素子のトランジスタサイズ
がバス信号補助回路８６０のプルアップ素子及びプルダ
ウン素子のトランジスタサイズよりも大きいので、バス
信号線８３０の論理値はトライステート素子の出力に依
存する。

【００７０】トライステート素子８４１、８４２の出力
が共にハイインピーダンスとなったとき、バス信号線８
３０の論理値はバス信号補助回路８６０のバス接続端子
９０３の動作に従い、バス信号補助回路制御信号９０３
が論理値“０”であるとき、プルアップ素子により論理
値“１”となり、バス信号補助回路制御信号９０３が論
理値“０”であるときプルダウン素子により論理値
“０”となる。

【００７１】次に、故障が起こっている場合について説
明する。トライステート素子８４１の制御端子が“０”
縮退故障となっている時、トライステート素子８４１の
制御端子の論理値“１”、トライステート素子８４２の
制御端子の論理値を“０”、トライステート素子８４１
のデータ入力端子８０１の論理値を“０”、バス信号補
助回路制御信号９０３の論理値を“０”とするように、
テストパターンを入力すると、バス信号線８３０では、
故障のない時、論理値“０”になるのに対し、故障があ
る場合、論理値“１”となる。このバス信号線８３０で
の正常状態と故障状態の違いは、バス信号線８３０の論
理を用いるフリップフロップに対し、途中の回路を介し
てフリップフロップまでバス信号線８３０での差異が伝
えられるようなテストパターンを用いることにより、故
障は検査時に検出される。

【００７２】前記テストパターンを用いた場合、スキャ
ンテスト時に正常回路では、プルアップ素子とトライス
テート素子とによる貫通電流パスが生じるが、同じ回路
状態に対し、スキャンテスト時以外では、プルアップ素
子が動作しないので、貫通電流パスは発生せず、消費電
力を抑制することが可能である。

【００７３】また、トライステート素子８４１のデータ
入力端子８０１の論理値が“１”となるときでも、バス
信号補助回路制御信号９０３の論理値を“１”とするよ
うにテストパターンを入力すると、バス信号線８３０で
は、故障のない時、論理値“１”になるのに対し、故障
がある時には論理値“０”となる。

【００７４】即ち、第３の実施の形態では、第１の実施
の形態の効果に加え、トライステート素子のデータ入力
端子の論理値を論理値“０”又は論理値“１”の何れか
に限定しなくとも、バス信号補助回路制御信号９０３を
操作することにより、故障の検出が可能となるので、テ
ストパターンの作成が容易となる効果が得られると共
に、故障検出率の向上が可能となる。

【００７５】尚、本実施の形態では、バス信号補助回路
制御信号９０３の論理値が“１”の時、プルダウンとな
り、論理値が“０”の時、プルアップとなる回路構成を
示したが、バス信号補助回路制御信号９０３の論理値と
プルアップ及びプルダウンの関係が異なっても、一意に
選択ができれば、同等の効果を得ることができる。

【００７６】図１０は、図２３に示すように、バス信号
線がハイインピーダンスの時にはハイインピーダンスに
なる直前の値を保持する機能を持つ保持回路３０１０を
有している場合の第３の実施の形態に係るバス信号補助
回路８６０´の異なる回路構成を示す図である。

【００７７】同図において、１００１はスキャンモード
信号であり、１００２はバス接続端子であり、１００３
はバス信号補助回路制御信号である。１００４、１００
６、１００８、１０１０は論理反転素子であり、１００
５、１００７は論理積素子であり、１００９は、図８の
トライステート素子８４１、８４２の出力部を構成する
トランジスタサイズよりも小さいサイズのトランジスタ
で構成されたトライステート素子である。

【００７８】１０１２は、ゲートの論理値が“１”の時
に導通状態になり、且つ図８のトライステート素子８４
１、８４２の出力部を構成するトランジスタに比べサイ
ズの小さいトランジスタであり、１０１４は接地であ
る。トランジスタ１０１２及び接地１０１４により、プ
ルダウン素子を構成する。

【００７９】また、１０１１は、ゲートの論理値が
“０”の時に導通状態になり、且つ図８のトライステー
ト素子８４１、８４２の出力部を構成するトランジスタ
に比べ小さいサイズのトランジスタである。１０１３は
電源である。前記トランジスタ１０１１及び電源１０１
３により、プルアップ素子を構成する。

【００８０】トライステート素子１００９及び論理反転
素子１０１０により、バス信号線８３０の値を再出力す
る保持回路を構成している。トライステート素子１００
９をスキャンモード信号１００１で制御することによ
り、スキャンテスト時以外でのみバス接続端子１００２
からバス信号線８３０の論理値を再出力し、トライステ
ート素子８４１、８４２がハイインピーダンスになった
時にも、バス信号線８３０の論理値を保持する機能を有
する。

【００８１】本回路構成を用いることにより、スキャン
テスト時は、図９の回路構成と同等の効果を有し、スキ
ャンテスト時以外でも、トライステート素子８４１、８
４２が共にハイインピーダンスとなった時に、バス信号
線８３０がハイインピーダンスとなり、貫通電流パスを
引き起こすことを防ぐことが可能である。

【００８２】本実施の形態は、前記第１の実施の形態に
対して、次の利点を有する。即ち、一般に、トライステ
ート素子のデータ入力信号及び出力信号に関する故障
は、通常回路と同等に検出可能であり、従来、故障を検
出できないのはトライステート素子の制御信号に関する
故障である。従って、故障の対象となるトライステート
素子のデータ信号を自由に設定できる場合は、前記第１
の実施例で説明したプルアップ又はプルダウンの回路構
成により、課題を解決することが可能である。一方、図
２５に示すように、トライステート素子の入力が電源や
グラウンドに固定されて、トライステート素子のデータ
信号を自由に設定できない回路の場合には、トライステ
ート素子の制御部の故障を検出するためには、本実施の
形態のように、プルダウンとプルアップとを制御するこ
とが可能な回路構成を用いることにより、課題を解決す
ることが可能である。

【００８３】（第４の実施の形態）次に、第４の実施の
形態について図１１に基づき説明する。

【００８４】図１１は、第４の実施の形態に係る半導体
集積回路の回路構成である。図１１において、１１４
１、１１４２はトライステート素子であり、１１１１、
１１１２は各々トライステート素子１１４１、１１４２
の制御信号であり、１１０１、１１０２は各々トライス
テート素子のデータ入力信号である。１１２１はスキャ
ンテスト中であることを示すスキャンモード信号であ
り、１１２２はスキャンテストのシフト動作中であるこ
とを示すシフトモード信号であり、１１３０は、トライ
ステート素子１１４１、１１４２の出力が接続されたバ
ス信号線であり、１１６０はバス信号補助回路であり、
１１７０は、前記バス信号補助回路１１６０のバス接続
端子（後述）の動作に関わるバス信号補助回路制御信号
である。前記バス信号補助回路１１６０は、スキャンモ
ード信号１１２１とバス信号補助回路制御信号１１７０
とにより電気的状態を決定されるバス接続端子１１６１
を有している。

【００８５】また、１１７１は、バス信号補助回路制御
信号１１７０を出力するフリップフロップであり、通常
データ入力端子Ｄ、スキャンデータ入力端子ＤＴ、入力
データ切替え端子ＮＴ、クロック端子ＣＫ、出力端子Ｑ
を有し、入力データ切替え端子ＮＴが論理値“０”のと
き通常データ入力を、論理値が“１”のときスキャンデ
ータを選択する。通常入力端子は出力端子と接続され、
入力データ切替え端子ＮＴはシフトモード信号と接続さ
れる。

【００８６】更に、１１８１、１１８２はスキャンチェ
インの一部を構成する信号線であり、信号線１１８１
は、スキャンチェイン上の前段のフリップフロップの出
力端子と接続され、信号線１１８２は、スキャンチェイ
ン上の後段のフリップフロップのスキャンイン端子と接
続される。バス信号補助回路１１６０は、第３の実施の
形態で説明した図９又は図１０に示す内部構成の回路を
使用する。

【００８７】次に、本実施の形態の半導体集積回路の動
作を説明する。

【００８８】トライステート制御信号１１１１に係る
“０”縮退故障を検出するためのテストパターンを作成
する場合、先ず、トライステート制御信号１１１１には
論理値“１”が印加され、トライステート制御信号１１
１２には論理値“０”が印加されるように、テストパタ
ーンを作成する。

【００８９】次に、データ信号１１０１がそのテストパ
ターンにより論理値“０”となる場合、トライステート
制御信号１１１１の故障を検出するためには、バス信号
補助回路制御信号１１７０を、端子１１６１がプルアッ
プとなる論理とする必要がある。図９に示すバス信号補
助回路を用いた場合、バス信号補助回路制御信号１１７
０は、論理値“０”とする。

【００９０】前記制御を実現するために、バス信号補助
回路制御信号用フリップフロップ１１７１には、シフト
動作により論理値“０”を設定する。本フリップフロッ
プ１１７１の値は、スキャンテスト時以外では使用しな
いので、スキャンテスト時以外では論理値は“０”又は
“１”の何れの値でも構わない。

【００９１】（第５の実施の形態）次に、第５の実施の
形態について図１２、図１３に基づき説明する。

【００９２】図１２は第５の実施の形態に係る半導体集
積回路の回路構成である。図１２において、１２４１、
１２４２はトライステート素子であり、１２１１、１２
１２は各々トライステート素子１２４１、１２４２の通
常動作時の制御信号であり、１２０１、１２０２は各々
トライステート素子のデータ入力信号である。１２５
１、１２５２は、トライステート素子の制御信号をシフ
トモード信号により操作するためのトライステート制御
回路であり、図７の内部構成を持つ。

【００９３】１２２１はスキャンテスト中であることを
示すスキャンモード信号であり、１２２２はスキャンテ
ストのシフト動作中であることを示すシフトモード信号
であり、１２３０は、トライステート素子１２４１、１
２４２の出力が接続されたバス信号線であり、１２６０
はバス信号補助回路であり、１２７０は、前記バス信号
補助回路１２６０のバス接続端子（後述）の動作に関わ
るバス信号補助回路制御信号である。前記バス信号補助
回路１２６０は、前記スキャンモード信号１２２１とバ
ス信号補助回路制御信号１２７０とにより電気的状態を
決定されるバス接続端子１２６１を有している。

【００９４】１２７１は、バス信号補助回路制御信号１
２７０を出力するフリップフロップであり、通常データ
入力端子Ｄ、スキャンデータ入力端子ＤＴ、入力データ
切替え端子ＮＴ、クロック端子ＣＫ、出力端子Ｑを有
し、入力データ切替え端子ＮＴが論理値“０”のとき通
常データ入力を、論理値が“１”のときスキャンデータ
を選択する。通常入力端子は出力端子と接続され、入力
データ切替え端子ＮＴはシフトモード信号と接続され
る。

【００９５】１２８１、１２８２はスキャンチェインの
一部を構成する信号線であり、信号線１２８１はスキャ
ンチェイン上の前段のフリップフロップの出力端子と接
続され、信号線１２８２はスキャンチェイン上の後段の
フリップフロップのスキャンイン端子と接続される。

【００９６】図１３は、第５の実施の形態に係るバス信
号補助回路１２６０の内部構成である。図１３におい
て、１３０１はスキャンモード信号であり、１３０２は
バス接続端子であり、１３０３はバス信号補助回路制御
信号であり、１３０４は、シフトモード信号である。１
３０５、１３０８、１３０９は論理反転素子、１３０
６、１３１０は論理積素子であり、１３０７は論理和素
子である。

【００９７】１３１１は、ゲート端子の論理値が“０”
の時に導通状態となり、且つ図１２のトライステート素
子１２４１、１２４２の出力部を構成するトランジスタ
よりサイズの小さいトランジスタからなるプルアップ素
子である。１３１２は、ゲート端子の論理値が“１”の
時に導通状態となり、且つ図１２のトライステート素子
の出力部を構成するトランジスタよりサイズの小さいト
ランジスタからなるプルダウン素子である。

【００９８】第５の実施の形態により、前記第４の実施
の形態の動作に加え、スキャンテストのシフト動作時
に、トライステート素子の出力がハイインピーダンスに
固定されると共に、バス信号補助回路１２６０のバス接
続端子１３０２の動作も、バス信号補助回路制御信号１
３０３の値に関わらず固定される。

【００９９】その結果、本実施の形態では、シフト動作
時には、バス信号補助回路制御信号を出力するフリップ
フロップ１２７１の値がしばしば変化しても、バス信号
補助回路１２６０のバス接続端子１３０２の状態が変わ
らないので、不要な電流が流れることを防止できるとい
う効果を得る。

【０１００】（第６の実施の形態）次に、第６の実施の
形態について図１４から図１８に基づき説明する。

【０１０１】図１４は、第６の実施の形態に係る半導体
集積回路の回路構成を示す。図１４において、１４４
１、１４４２はトライステート素子であり、１４１１、
１４１２は各々トライステート素子１４４１、１４４２
の制御信号であり、１４０１、１４０２は各々トライス
テート素子のデータ入力信号である。１４２１はスキャ
ンテスト中であることを示すスキャンモード信号であ
り、１４３０はトライステート素子１４４１、１４４２
の出力が接続されたバス信号線であり、１４６０はバス
信号補助回路であり、１４２３はＩｄｄｑテスト中であ
ることを示すＩｄｄｑテストモード信号である。前記バ
ス信号補助回路１４６０は、前記スキャンモード信号１
２４１とＩｄｄｑテストモード信号１４２３とにより電
気的状態を決定されるバス接続端子１４６１を有してい
る。

【０１０２】図１５は、第６の実施の形態に係るバス信
号補助回路１４６０の内部構成を示す。図１５におい
て、１５０１は、スキャンモード信号であり、１５０２
はバス接続端子であり、１５０３はＩｄｄｑテストモー
ド信号である。また、１５０４は、ゲート端子の論理値
が“０”の時に導通状態となり、且つ図１４のトライス
テート素子１４４１、１４４２の出力部を構成するトラ
ンジスタよりもサイズの小さいトランジスタからなるプ
ルアップ素子である。１５０５は電源である。１５０６
は論理反転素子、１５０７は論理和素子である。

【０１０３】次に、本実施の形態の回路の動作について
説明する。

【０１０４】スキャンテスト時には、スキャンモード信
号は論理値“１”となり、スキャンテスト時以外ではス
キャンモード信号は論理値“０”となる。バス信号補助
回路１４６０のバス接続端子１５０２は、スキャンテス
ト時以外ではハイインピーダンスとなり、スキャンテス
ト時でも、Ｉｄｄｑテストモード時には、ハイインピー
ダンスとなり、Ｉｄｄｑテストモードではない時はプル
アップされる。

【０１０５】次に、故障が起こっている場合について説
明する。

【０１０６】トライステート素子１５４１の制御端子が
“０”縮退故障となっている時、Ｉｄｄｑテスト時に
は、トライステート素子１５４１の制御端子を論理値
“１”、トライステート素子１５４２の制御端子を論理
値“０”、トライステート素子１５４１のデータ入力端
子を論理値“０”となるようにテストパターンを入力す
ると、バス信号線１５３０では、故障のない時、論理値
“０”に確定するのに対し、故障がある場合、ハイイン
ピーダンスとなる。その結果、バス信号線１５３０に入
力端子が接続するセルで貫通電流が流れ、故障が検出さ
れる。

【０１０７】本実施の形態では、通常のスキャンテスト
では、Ｉｄｄｑテストモードが論理値として“０”とな
り、第１の実施の形態と同等の効果を得ることができ
る。更に、Ｉｄｄｑテストでは、故障によるハイインピ
ーダンスも検出することが可能となる。

【０１０８】尚、本発明はバス信号補助回路の動作は、
スキャンテストモードでＩｄｄｑテストモード時以外の
動作には依存しない。従って、第１の実施の形態で示し
た図３から図５の動作をする回路構成に、本実施の形態
と同等の変更を加えることにより、同等の効果を加える
ことができる。この場合のバス信号補助回路１４６０´
〜１４６０''' の内部構成を図１６から図１８に示す。

【０１０９】図１６において、１６０１は、スキャンモ
ード信号であり、１６０２はバス接続端子であり、１６
０３はＩｄｄｑテストモード信号である。１６０４はゲ
ート端子の論理値が“１”の時に導通状態となり、且つ
図１４のトライステート素子の出力部を構成するトラン
ジスタよりサイズの小さいトランジスタからなるプルダ
ウン素子である。１６０５は接地である。１６０６は論
理反転素子、１６０７は論理積素子である。

【０１１０】また、図１７において、１７０１は、スキ
ャンモード信号であり、１７０２はバス接続端子であ
り、１７０３はＩｄｄｑテストモード信号である。１７
０４は、ゲート端子の論理値が“０”の時に導通状態と
なり、且つ図１４のトライステート素子の出力部を構成
するトランジスタよりサイズの小さいトランジスタから
なるプルアップ素子である。１７０５は電源、１７０
６、１７０９は論理反転素子、１７０７は論理和素子で
ある。１７０８は、図１４のトライステート素子の出力
部を構成するトランジスタよりサイズの小さいトランジ
スタからなるトライステート素子である。

【０１１１】加えて、図１８において、１８０１はスキ
ャンモード信号であり、１８０２はバス接続端子であ
り、１８０３はＩｄｄｑテストモード信号である。１８
０４は、ゲート端子の論理値が“１”の時に導通状態と
なり、且つ図１４のトライステート素子の出力部を構成
するトランジスタよりサイズの小さいトランジスタから
なるプルダウン素子である。１８０５は接地、１８０
６、１８０８、１８１０は論理反転素子、１８０７は論
理積素子である。１７０９は、図１４のトライステート
素子の出力部を構成するトランジスタよりサイズの小さ
いトランジスタからなるトライステート素子である。

【０１１２】（第７の実施の形態）次に、第７の実施の
形態について図１９から図２１に基づき説明する。

【０１１３】図１９は第７の実施の形態に係る半導体集
積回路の回路構成を示す。図１９において、１９４１、
１９４２はトライステート素子であり、１９１１、１９
１２は各々トライステート素子１９４１、１９４２の制
御信号であり、１９０１、１９０２は各々トライステー
ト素子のデータ入力信号である。また、１９２１はスキ
ャンテスト中であることを示すスキャンモード信号であ
り、１９２３はＩｄｄｑテスト中であることを示すＩｄ
ｄｑテストモード信号であり、１９３０はトライステー
ト素子１９４１、１９４２の出力が接続されたバス信号
線である。

【０１１４】１９６０はバス信号補助回路であり、１９
７０は前記バス信号補助回路１９６０のバス接続端子
（後述）の動作に関わるバス信号補助回路制御信号であ
る。前記バス信号補助回路１９６０は、スキャンモード
信号１９２１とバス信号補助回路制御信号１９７０によ
り電気的状態を決定されるバス接続端子１９６１を有し
ている。

【０１１５】図２０は、第７の実施の形態に係るバス信
号補助回路１９６０の内部構成を示す。図２０におい
て、２００１はスキャンモード信号であり、２００２は
バス接続端子であり、２００３はバス信号補助回路制御
信号である。２０１２は、Ｉｄｄｑテストモード信号、
２００４、２００６、２０１３は論理反転素子、２００
５、２００７、２０１４は論理積素子である。２００８
は、ゲート端子の論理値が“０”の時に導通状態とな
り、且つ図１９のトライステート素子１９４１、１９４
２よりもサイズの小さいトランジスタからなるプルアッ
プ素子である。２００９は、ゲート端子の論理値が
“１”の時に導通状態となり、且つ図１９のトライステ
ート素子１９４１、１９４２よりサイズの小さいトラン
ジスタからなるプルダウン素子である。

【０１１６】次に、本実施の形態の半導体集積回路の動
作について説明する。

【０１１７】スキャンテスト時には、スキャンモード信
号は論理値“１”となり、スキャンテスト時以外ではス
キャンモード信号は論理値“０”となる。また、Ｉｄｄ
ｑテストモード信号は、Ｉｄｄｑテスト中は論理値
“１”となり、Ｉｄｄｑテスト時以外は論理値“０”と
なる。

【０１１８】バス信号補助回路１９６０のバス接続端子
２００２は、スキャンテスト時以外及びＩｄｄｑテスト
時はハイインピーダンスになり、スキャンテスト時で且
つＩｄｄｑテスト時以外では、バス信号補助回路制御信
号１９７０に従い、バス信号補助回路制御信号１９７０
が論理値“１”であるときプルダウンされ、バス信号補
助回路制御信号が論理値“０”であるときプルアップさ
れる。

【０１１９】第７の実施の形態では、Ｉｄｄｑテスト時
以外は第３の実施の形態と同じ動作をし、同じ効果が得
られる。加えて、スキャンテストのシフト動作を用いて
Ｉｄｄｑテストのための回路状態を作成した場合、スキ
ャンテスト中であっても、バス信号補助回路制御信号１
９７０によるバス接続端子２００２の動作を無効とし、
このバス接続端子２００２をハイインピーダンスとする
ことにより、スキャンテスト時に発生している貫通電流
を除き、Ｉｄｄｑテストを可能とする。

【０１２０】図２１は、図２３に示すように、バス信号
線に、ハイインピーダンス時にはハイインピーダンスに
なる直前の値を保持する機能を持つ保持回路３０１０を
有している場合の第７の実施の形態に係るバス信号補助
回路１９６０´の異なる回路構成を示す図である。

【０１２１】同図において、２１０１はスキャンモード
信号であり、２１０２はバス接続端子であり、２１０３
はバス信号補助回路制御信号であり、２１１５はＩｄｄ
ｑテストモード信号である。２１０４、２１０６、２１
０８、２１１０、２１１６は論理反転素子であり、２１
０５、２１０７、２１１７は論理積素子であり、２１１
８は論理和素子である。２１０９は図１９のトライステ
ート素子１９４１、１９４２の出力部を構成するトラン
ジスタよりも小さいサイズのトランジスタで構成された
トライステート素子である。２１１２は、ゲートの論理
値が“１”の時に導通状態になり、且つ図１９のトライ
ステート素子の出力部を構成するトランジスタに比べサ
イズの小さいトランジスタである。２１１４は接地であ
る。トランジスタ２１１２及び接地２１１４により、プ
ルダウン素子を構成する。

【０１２２】また、２１１１は、ゲートの論理値が
“０”の時に導通状態になり、且つ図１９のトライステ
ート素子１９４１、１９４２の出力部を構成するトラン
ジスタに比べ小さいサイズのトランジスタである。２１
１３は電源である。トランジスタ２１１１及び電源２１
１３により、プルアップ素子を構成する。

【０１２３】更に、トライステート素子２１０９及び論
理反転素子２１１０により、バス信号線１９３０の値を
再出力する保持回路を構成している。トライステート素
子２１０９をスキャンモード信号２１０１で制御するこ
とにより、スキャンテスト時以外でのみバス接続端子２
１０２からバス信号線の論理値を再出力して、トライス
テート素子１９４１、１９４２がハイインピーダンスに
なった時にも、バス信号線１９３０の論理値を保持する
機能を有する。

【０１２４】本回路構成を用いることにより、スキャン
テスト時に図２０の回路構成と同等の効果を有し、且つ
Ｉｄｄｑテスト時においては、バス信号線の値を保持す
る回路が動作しないように設定するので、トライステー
ト素子の制御に関わる故障が存在する時、Ｉｄｄｑテス
トにより故障の検出が可能となる。

【０１２５】尚、本発明では、トライステート素子と
は、制御信号により出力がハイインピーダンスになるも
のであれば、その回路構成は問わない。従って、図２４
に示すようなパストランジスタを用いたセレクタ回路に
対しても、本発明は同等の効果を得ることができる。

【０１２６】

【発明の効果】以上説明したように、請求項１から請求
項１０記載の半導体集積回路によれば、１個以上のトラ
イステート素子が接続するバス信号線を、バス信号補助
回路を用いて、スキャンテスト時に限りプルアップ又は
プルダウンさせるので、故障によりバス信号線がハイイ
ンピーダンスにある場合であっても、このバス信号線の
値を“１”又は“０”に確定させることができる。従っ
て、従来では疑似的にしか検査できなかったトライステ
ート素子の制御端子の故障、及び制御端子に接続される
回路の故障を確実に検証することができる。しかも、ス
キャンテスト時以外では、前記バス信号線をハイインピ
ーダンスにしたので、貫通電流が流れることを抑えるこ
とができ、スキャンテスト時以外での消費電力の増大を
抑制することができる。

【０１２７】特に、請求項５及び請求項６記載の発明の
半導体集積回路によれば、スキャンテスト時以外の時に
おいて、トライステート素子が全てハイインピーダンス
になった時には、バス信号線の電気的状態を保持回路に
よりその直前の論理値に保持したので、貫通電流が流れ
ることを防止できる。

【０１２８】更に、請求項７記載の発明の半導体集積回
路によれば、スキャンテストにおけるシフト動作に、ト
ライステート素子の制御信号を常にハイインピーダンス
にしたので、そのシフト動作時には、同一バス信号上の
複数個のトライステート素子が相互に異なる論理値を出
力することを防止できる。

【０１２９】加えて、請求項８から請求項１０記載の発
明の半導体集積回路によれば、スキャンテスト時にバス
信号線をプルアップするか又はプルダウンするかを、バ
ス信号補助回路制御信号により切換可能としたので、故
障がある場合のバス信号線の論理値を正常状態とは異な
る論理値にすることが可能であり、故障の検出率の向上
を計ることができる。

【０１３０】特に、請求項１０記載の発明の半導体集積
回路によれば、バス信号補助回路制御信号をスキャンテ
スト時のシフト動作で設定可能としたので、バス信号補
助回路制御信号の生成回路をフリップフロップ一個で構
成でき、回路構成を簡易にできると共に、スキャンテス
ト用のパターンの作成が容易になる。

【０１３１】また、請求項１１ないし請求項１５記載の
発明の半導体集積回路によれば、スキャンテスト時にバ
ス信号線をプルアップ又はプルダウンさせる動作を、Ｉ
ｄｄｑテスト時には停止させたので、スキャンテストを
使用してＩｄｄｑテストを行う場合には、貫通電流が流
れることを確実に抑えて、そのＩｄｄｑテストを行うこ
とを可能にできる効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
構成を示す図である。

【図２】同実施の形態のバス信号補助回路の内部構成の
第１の例を示す図である。

【図３】同実施の形態のバス信号補助回路の内部構成の
第２の例を示す図である。

【図４】同実施の形態のバス信号補助回路の内部構成の
第３の例を示す図である。

【図５】同実施の形態のバス信号補助回路の内部構成の
第４の例を示す図である。

【図６】本発明の第２の実施の形態の半導体集積回路の
構成を示す図である。

【図７】同実施の形態のトライステート制御回路の内部
構成を示す図である。

【図８】本発明の第３の実施の形態の半導体集積回路の
構成を示す図である。

【図９】同実施の形態のバス信号補助回路の内部構成の
第１の例を示す図である。

【図１０】同実施の形態のバス信号補助回路の内部構成
の第２の例を示す図である。

【図１１】本発明の第４の実施の形態の半導体集積回路
の構成を示す図である。

【図１２】本発明の第５の実施の形態の半導体集積回路
の構成を示す図である。

【図１３】同実施の形態のバス信号補助回路の内部構成
を示す図である。

【図１４】本発明の第６の実施の形態の半導体集積回路
の構成を示す図である。

【図１５】同実施の形態のバス信号補助回路の内部構成
の第１の例を示す図である。

【図１６】同実施の形態のバス信号補助回路の内部構成
の第２の例を示す図である。

【図１７】同実施の形態のバス信号補助回路の内部構成
の第３の例を示す図である。

【図１８】同実施の形態のバス信号補助回路の内部構成
の第４の例を示す図である。

【図１９】本発明の第７の実施の形態の半導体集積回路
の構成を示す図である。

【図２０】同実施の形態のバス信号補助回路の内部構成
の第１の例を示す図である。

【図２１】同実施の形態のバス信号補助回路の内部構成
の第２の例を示す図である。

【図２２】従来の半導体集積回路の構成を示す図であ
る。

【図２３】保持回路を有する従来の半導体集積回路の構
成を示す図である。

【図２４】パストランジスタ回路を用いたセレクタ回路
の構成を示す図である。

【図２５】トライステート素子の入力が所定の論理値に
固定された半導体集積回路の構成を示す図である。

【符号の説明】

１３０ バス信号線 １４１、１４２ トライステート素子 １２１ スキャンモード信号 １６０ バス信号補助回路 １６１ バス接続端子 ６２１ スキャンモード信号 ６２２ シフトモード信号 ６５１、６５２ トライステート制御回路 ６６０ バス信号補助回路 ８２１ スキャンモード信号 ８６０ バス信号補助回路 ８７０ バス信号補助回路制御信号 １１２１ スキャンモード信号 １１２２ シフトモード信号 １１６０ バス信号補助回路 １１７０ バス信号補助回路制御信号 １１７１ バス信号補助回路制御信号用フ
リップフロップ １１８１、１１８２ スキャンチェーン １２２１ スキャンモード信号 １２２２ シフトモード信号 １２５１、１２５２ トライステート制御回路 １２６０ バス信号補助回路 １２７０ バス信号補助回路制御信号 １１７１ バス信号補助回路制御信号用フ
リップフロップ １２８１、１２８２ スキャンチェーン １４２１ スキャンモード信号 １４２３ Ｉｄｄｑテストモード信号 １４６０ バス信号補助回路 １９２１ スキャンモード信号 １９２３ Ｉｄｄｑテストモード信号 １９６０ バス信号補助回路 １９７０ バス信号補助回路制御信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/82 Ｔ (72)発明者 山田 晃弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 トライステート素子を有する半導体集積
   回路であって、 前記トライステート素子のうち１個以上のトライステー
   ト素子の出力が接続されるバス信号線と、 テスト中であることを示すテストモード信号と、 前記テストモード信号により電気的状態が決定されるバ
   ス接続端子を有するバス信号補助回路とを有し、 前記バス信号補助回路のバス接続端子は前記バス信号線
   に接続されることを特徴とする半導体集積回路。
2. 【請求項２】 テストモード信号は、スキャンテスト中
   であることを示すスキャンモード信号であることを特徴
   とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記バス信号補助回路は、 スキャンモード信号が出力されたスキャンテスト中であ
   る時、バス接続端子をプルアップし、 前記スキャンモード信号が出力されないスキャンテスト
   中でない時、前記バス接続端子をハイインピーダンスと
   することを特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 前記バス信号補助回路は、 スキャンモード信号が出力されたスキャンテスト中であ
   る時、バス接続端子をプルダウンし、 前記スキャンモード信号が出力されないスキャンテスト
   中でない時、前記バス接続端子をハイインピーダンスと
   することを特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 前記バス信号補助回路は、 スキャンモード信号が出力されたスキャンテスト中であ
   る時、バス接続端子をプルアップすると共に、 保持回路を有し、この保持回路は、前記スキャンモード
   信号が出力されないスキャンテスト中でない時、トライ
   ステート素子により決定されたバス信号線の論理値と同
   じ論理値を、前記バス接続端子から、前記トライステー
   ト素子の出力部の駆動能力よりも弱い駆動能力で出力す
   ることを特徴とする請求項２記載の半導体集積回路。
6. 【請求項６】 前記バス信号補助回路は、 スキャンモード信号が出力されたスキャンテスト中であ
   る時、バス接続端子をプルダウンすると共に、 保持回路を有し、この保持回路は、前記スキャンモード
   信号が出力されないスキャンテスト中でない時、トライ
   ステート素子により決定されたバス信号線の論理値と同
   じ論理値を、前記バス接続端子から、前記トライステー
   ト素子の出力部の駆動能力よりも弱い駆動能力で出力す
   ることを特徴とする請求項２記載の半導体集積回路。
7. 【請求項７】 スキャンテストのシフト動作中であるこ
   とを示すシフトモード信号と、 前記シフトモード信号が出力されたスキャンテストのシ
   フト動作中に、前記シフトモード信号に基いて、トライ
   ステート素子の出力がハイインピーダンスとなるように
   前記トライステート素子を制御するトライステート制御
   回路とを備えたことを特徴とする請求項２記載の半導体
   集積回路。
8. 【請求項８】 バス信号補助回路は、 前記バス接続端子が、前記スキャンモード信号に加え
   て、バス信号補助回路制御信号によっても、電気的状態
   を決定され、 前記スキャンモード信号が出力されたスキャンテスト中
   である時、前記バス信号補助回路制御信号により、前記
   バス接続端子の電気的状態をプルアップ又はプルダウン
   に切換えることを特徴とする請求項２記載の半導体集積
   回路。
9. 【請求項９】 前記バス信号補助回路は、 保持回路を有し、この保持回路は、前記スキャンモード
   信号が出力されないスキャンテスト中でない時、トライ
   ステート素子により決定されたバス信号線の論理値と同
   じ論理値を、前記バス接続端子から、前記トライステー
   ト素子の出力部の駆動能力よりも弱い駆動能力で出力す
   ることを特徴とする請求項８記載の半導体集積回路。
10. 【請求項１０】 前記バス信号補助回路制御信号を出力
    するフリップフロップを備え、 前記フリップフロップはスキャンチェイン上に配置され
    ることを特徴とする請求項８記載の半導体集積回路。
11. 【請求項１１】 トライステート素子を有する半導体集
    積回路であって、 前記トライステート素子のうち１個以上のトライステー
    ト素子の出力が接続されるバス信号線と、 テスト中であることを示すテストモード信号と、 Ｉｄｄｑテスト中であることを示すＩｄｄｑテストモー
    ド信号と、 前記テストモード信号及び前記Ｉｄｄｑテストモード信
    号により電気的状態が決定されるバス接続端子を有する
    バス信号補助回路とを有し、 前記バス信号補助回路のバス接続端子は前記バス信号線
    に接続されることを特徴とする半導体集積回路。
12. 【請求項１２】 テストモード信号は、スキャンテスト
    中であることを示すスキャンモード信号であることを特
    徴とする請求項１１記載の半導体集積回路。
13. 【請求項１３】 前記バス信号補助回路は、 前記スキャンモード信号が出力されたスキャンテスト中
    で、且つ前記Ｉｄｄｑテストモード信号が出力されない
    Ｉｄｄｑテスト中でない時、前記バス接続端子をプルア
    ップし、 前記スキャンモード信号が出力されないスキャンテスト
    中でない時、又は前記Ｉｄｄｑテストモード信号が出力
    されたＩｄｄｑテスト中である時、前記バス接続端子を
    ハイインピーダンスとすることを特徴とする請求項１２
    記載の半導体集積回路。
14. 【請求項１４】 前記バス信号補助回路は、 前記スキャンモード信号が出力されたスキャンテスト中
    で、且つ前記Ｉｄｄｑテストモード信号が出力されない
    Ｉｄｄｑテスト中でない時、前記バス接続端子をプルダ
    ウンし、 前記スキャンモード信号が出力されないスキャンテスト
    中でない時、又は前記Ｉｄｄｑテストモード信号が出力
    されたＩｄｄｑテスト中である時、前記バス接続端子を
    ハイインピーダンスとすることを特徴とする請求項１２
    記載の半導体集積回路。
15. 【請求項１５】 前記バス信号補助回路は、 保持回路を有し、この保持回路は、前記スキャンモード
    信号が出力されないスキャンテスト中でない時で、且つ
    前記Ｉｄｄｑテストモード信号が出力されないＩｄｄｑ
    テスト中でない時、トライステート素子により決定され
    たバス信号線の論理値と同じ論理値を、前記バス接続端
    子から、前記トライステート素子の出力部の駆動能力よ
    りも弱い駆動能力で出力することを特徴とする請求項１
    ２記載の半導体集積回路。