JPH1153255A - カラーパレット用ｒａｍおよびｄ／ａコンバータ - Google Patents
カラーパレット用ｒａｍおよびｄ／ａコンバータInfo
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- JPH1153255A JPH1153255A JP9227216A JP22721697A JPH1153255A JP H1153255 A JPH1153255 A JP H1153255A JP 9227216 A JP9227216 A JP 9227216A JP 22721697 A JP22721697 A JP 22721697A JP H1153255 A JPH1153255 A JP H1153255A
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 省電力型のカラーパレット用ＲＡＭを提供す
る。 【解決手段】 本発明にかかるカラーパレット用ＲＡＭ
１００は，カラー情報を記憶するＲＡＭ１０１と，入力
アドレスを保持しＲＡＭ１０１ヘアドレスを出力するア
ドレスレジスタ１０２と，入力アドレスとアドレスレジ
スタが出力するアドレスを比較してアドレスが一致した
場合には一致信号を出力し一致信号に基づいてＲＡＭ１
０１の動作を停止する比較回路１０３を備えているの
で，例えば同色のピクセルが隣接する場合など，カラー
パレットＲＡＭ上の同一アドレスへのアクセスが連続的
に行われる場合には，ＲＡＭをディスエーブル状態にす
ることができ，プリチャージ動作などによって消費され
る電流を抑えることが可能である。
る。 【解決手段】 本発明にかかるカラーパレット用ＲＡＭ
１００は，カラー情報を記憶するＲＡＭ１０１と，入力
アドレスを保持しＲＡＭ１０１ヘアドレスを出力するア
ドレスレジスタ１０２と，入力アドレスとアドレスレジ
スタが出力するアドレスを比較してアドレスが一致した
場合には一致信号を出力し一致信号に基づいてＲＡＭ１
０１の動作を停止する比較回路１０３を備えているの
で，例えば同色のピクセルが隣接する場合など，カラー
パレットＲＡＭ上の同一アドレスへのアクセスが連続的
に行われる場合には，ＲＡＭをディスエーブル状態にす
ることができ，プリチャージ動作などによって消費され
る電流を抑えることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は，カラーパレットＲ
ＡＭおよびＤ／Ａコンバータに係り，特にグラフィック
ス用のカラーパレットＲＡＭおよび電流出力型Ｄ／Ａコ
ンバータに関するものである。
ＡＭおよびＤ／Ａコンバータに係り，特にグラフィック
ス用のカラーパレットＲＡＭおよび電流出力型Ｄ／Ａコ
ンバータに関するものである。
【０００２】
【従来の技術】従来のカラーパレットＲＡＭの概略的な
回路図を図２４に示す。図２４に示すように，従来のカ
ラーパレットＲＡＭ１０には，カラーデータを記憶する
ＲＡＭ１１と，アドレス入力端子から入力されるアドレ
スを保持し，ＲＡＭ１１へ出力するアドレスレジスタ１
２が設けられている。アドレスレジスタ１２は，クロッ
クパルスＣＬＫの立上がりで入力アドレスを保持し，Ｒ
ＡＭ１１へ出力する。そして，ＲＡＭ１１はアドレスレ
ジスタ１２から出力されるアドレスに対応するカラーデ
ータを，次のクロックパルスＣＬＫの立上がりで出力す
る構成となっていた。
回路図を図２４に示す。図２４に示すように，従来のカ
ラーパレットＲＡＭ１０には，カラーデータを記憶する
ＲＡＭ１１と，アドレス入力端子から入力されるアドレ
スを保持し，ＲＡＭ１１へ出力するアドレスレジスタ１
２が設けられている。アドレスレジスタ１２は，クロッ
クパルスＣＬＫの立上がりで入力アドレスを保持し，Ｒ
ＡＭ１１へ出力する。そして，ＲＡＭ１１はアドレスレ
ジスタ１２から出力されるアドレスに対応するカラーデ
ータを，次のクロックパルスＣＬＫの立上がりで出力す
る構成となっていた。
【０００３】また，従来のグラフィックス用電流出力型
Ｄ／Ａコンバータの概略的な回路図を図２５に示す。な
お，図２５の例では，Ｄ／Ａコンバータが４ｂｉｔ分解
能を有しているものとする。図示のように，カラーデー
タ入力端子から４ｂｉｔのカラーデータがデータレジス
タ２３のＤ［０：３］端子に入力され，データレジスタ
２３のＯＵＴ［０：３］端子から出力される信号は，デ
コーダ２２のＤ［０：３］端子に入力される。デコーダ
２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデ
コード信号は，電流変換回路２１のＳＥＬＥＣＴ［０：
１４］端子に入力され，電流変換回路２１のＡＮ＿ＯＵ
Ｔ端子から出力される信号がＤ／Ａコンバータ出力信号
となる。また，ＣＬＫ入力端子からデータレジスタ２３
およびデコーダ２２にクロックパルスＣＬＫが入力され
る。
Ｄ／Ａコンバータの概略的な回路図を図２５に示す。な
お，図２５の例では，Ｄ／Ａコンバータが４ｂｉｔ分解
能を有しているものとする。図示のように，カラーデー
タ入力端子から４ｂｉｔのカラーデータがデータレジス
タ２３のＤ［０：３］端子に入力され，データレジスタ
２３のＯＵＴ［０：３］端子から出力される信号は，デ
コーダ２２のＤ［０：３］端子に入力される。デコーダ
２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデ
コード信号は，電流変換回路２１のＳＥＬＥＣＴ［０：
１４］端子に入力され，電流変換回路２１のＡＮ＿ＯＵ
Ｔ端子から出力される信号がＤ／Ａコンバータ出力信号
となる。また，ＣＬＫ入力端子からデータレジスタ２３
およびデコーダ２２にクロックパルスＣＬＫが入力され
る。
【０００４】電流変換回路２１は，入力カラーデータを
電流に変換し出力する回路であるが，その回路図を図２
６に示す。図２６に示すように，電流変換回路２１内部
には，一定の電流を出力する電流出力回路ＣＯＣが複数
個，例えば１５個設けられており，入力カラーデータに
相当する数の電流出力回路ＣＯＣがデコーダ２２からの
ＳＥＬＥＣＴ信号によって選択され，ＳＥＬＥＣＴ信号
によって選択された電流出力回路ＣＯＣからの出力電流
の合計が電流変換回路２１のＡＮ＿ＯＵＴ端子から出力
され，Ｄ／Ａコンバータからの出力信号となる。
電流に変換し出力する回路であるが，その回路図を図２
６に示す。図２６に示すように，電流変換回路２１内部
には，一定の電流を出力する電流出力回路ＣＯＣが複数
個，例えば１５個設けられており，入力カラーデータに
相当する数の電流出力回路ＣＯＣがデコーダ２２からの
ＳＥＬＥＣＴ信号によって選択され，ＳＥＬＥＣＴ信号
によって選択された電流出力回路ＣＯＣからの出力電流
の合計が電流変換回路２１のＡＮ＿ＯＵＴ端子から出力
され，Ｄ／Ａコンバータからの出力信号となる。
【０００５】また，電流出力回路ＣＯＣの一例を示す回
路図を図２７に示す。図２７に示すように，電流出力回
路ＣＯＣは，ＰＭＯＳトランジスタ３０ａとＰＭＯＳト
ランジスタ３０ｂによって構成される一定の電流を出力
する電流源３０を備え，デコーダ２２からのＳＥＬＥＣ
Ｔ信号に基づいて電流源３０からの出力電流をスイッチ
ング素子（ＰＭＯＳトランジスタ３１およびＰＭＯＳト
ランジスタ３２）によってＩ＿ＯＵＴ端子から出力する
か，グランドに放出するかを切り換える構成となってい
る。
路図を図２７に示す。図２７に示すように，電流出力回
路ＣＯＣは，ＰＭＯＳトランジスタ３０ａとＰＭＯＳト
ランジスタ３０ｂによって構成される一定の電流を出力
する電流源３０を備え，デコーダ２２からのＳＥＬＥＣ
Ｔ信号に基づいて電流源３０からの出力電流をスイッチ
ング素子（ＰＭＯＳトランジスタ３１およびＰＭＯＳト
ランジスタ３２）によってＩ＿ＯＵＴ端子から出力する
か，グランドに放出するかを切り換える構成となってい
る。
【０００６】かかる構成を採用した理由は，ＳＥＬＥＣ
Ｔ信号に基づいて，電流源３０を動作／停止となるよう
に制御した場合には，電流源３０が停止状態から動作状
態に切り替わる際に，電流源３０からの出力電流が安定
するまでに時間が掛かるため，高速でＤ／Ａコンバータ
を動作させるためには，電流源３０から常に一定の電流
を出力している必要があるためである。
Ｔ信号に基づいて，電流源３０を動作／停止となるよう
に制御した場合には，電流源３０が停止状態から動作状
態に切り替わる際に，電流源３０からの出力電流が安定
するまでに時間が掛かるため，高速でＤ／Ａコンバータ
を動作させるためには，電流源３０から常に一定の電流
を出力している必要があるためである。
【０００７】次に，図２５に示すＤ／Ａコンバータの動
作について，図２８を参照しながら説明する。図２８に
は，図２５の回路図のタイミングチャートが示されてい
る。図２８に示すように，カラーデータ入力端子からカ
ラーデータ“００００”が入力されると，ＣＬＫの次の
立上がりでデータレジスタ２３は，カラーデータ“００
００”を保持し，デコーダ２２に出力する。次に，デコ
ーダ２２は，ＣＬＫの次の立上がりで，データレジスタ
２３から出力されるカラーデータに基づき電流変換回路
２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ
信号を出力する。
作について，図２８を参照しながら説明する。図２８に
は，図２５の回路図のタイミングチャートが示されてい
る。図２８に示すように，カラーデータ入力端子からカ
ラーデータ“００００”が入力されると，ＣＬＫの次の
立上がりでデータレジスタ２３は，カラーデータ“００
００”を保持し，デコーダ２２に出力する。次に，デコ
ーダ２２は，ＣＬＫの次の立上がりで，データレジスタ
２３から出力されるカラーデータに基づき電流変換回路
２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ
信号を出力する。
【０００８】ここで，カラーデータ入力端子からカラー
データ“００００”が入力されると，デコーダ２２のＳ
ＥＬＥＣＴ［０：１４］端子から出力される信号は“０
０００ｈ”となり，図２６における電流変換回路２１内
部の電流出力回路ＣＯＣはいずれも選択されず，Ｄ／Ａ
コンバータのアナログ出力端子から出力される電流は０
レベルとなる。
データ“００００”が入力されると，デコーダ２２のＳ
ＥＬＥＣＴ［０：１４］端子から出力される信号は“０
０００ｈ”となり，図２６における電流変換回路２１内
部の電流出力回路ＣＯＣはいずれも選択されず，Ｄ／Ａ
コンバータのアナログ出力端子から出力される電流は０
レベルとなる。
【０００９】これに対して，カラーデータ入力端子から
カラーデータ“０００１”が入力されると，デコーダ２
２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ
“０００１”に相当する“０００１ｈ”の信号を出力す
るので，電流変換回路２１内部の電流出力回路ＣＯＣ
［１］が選択され，アナログ出力端子から出力される電
流は１レベルとなる。
カラーデータ“０００１”が入力されると，デコーダ２
２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ
“０００１”に相当する“０００１ｈ”の信号を出力す
るので，電流変換回路２１内部の電流出力回路ＣＯＣ
［１］が選択され，アナログ出力端子から出力される電
流は１レベルとなる。
【００１０】同様に，カラーデータが”００１０”の場
合には，ＳＥＬＥＣＴ［０：１４］端子から出力される
信号は“０００３ｈ”となり，電流出力回路ＣＯＣ
［１］と電流出力回路ＣＯＣ［２］の２つが選択される
ので，アナログ出力端子から出力される電流は２レベル
となる。
合には，ＳＥＬＥＣＴ［０：１４］端子から出力される
信号は“０００３ｈ”となり，電流出力回路ＣＯＣ
［１］と電流出力回路ＣＯＣ［２］の２つが選択される
ので，アナログ出力端子から出力される電流は２レベル
となる。
【００１１】また，カラーデータが“１０００”の場合
には，ＳＥＬＥＣＴ［０：１４］端子から出力される信
号は”００ＦＦｈ”となり，電流出力回路ＣＯＣ［１］
から電流出力回路ＣＯＣ［８］までの８つが選択される
ので，アナログ出力端子から出力される電流は８レベル
となる。
には，ＳＥＬＥＣＴ［０：１４］端子から出力される信
号は”００ＦＦｈ”となり，電流出力回路ＣＯＣ［１］
から電流出力回路ＣＯＣ［８］までの８つが選択される
ので，アナログ出力端子から出力される電流は８レベル
となる。
【００１２】また，カラーデータが“１１１１”の場合
には，ＳＥＬＥＣＴ［０：１４］端子から出力される信
号は“７ＦＦＦｈ”となり，全ての電流力回路が選択さ
れるので，アナログ出力端子から出力される電流は１５
レベルとなる。
には，ＳＥＬＥＣＴ［０：１４］端子から出力される信
号は“７ＦＦＦｈ”となり，全ての電流力回路が選択さ
れるので，アナログ出力端子から出力される電流は１５
レベルとなる。
【００１３】なお，選択されない電流出力回路ＣＯＣ
は，前述したように電流出力回路ＣＯＣ内部の電流源３
０の動作が停止するのではなく，電流源３０の出力電流
はグランドに放出されている。
は，前述したように電流出力回路ＣＯＣ内部の電流源３
０の動作が停止するのではなく，電流源３０の出力電流
はグランドに放出されている。
【００１４】以上のように，従来の電流出力型Ｄ／Ａコ
ンバータでは，データレジスタ２３とデコーダ２２と電
流変換回路２１が設けられ，クロックパルスの立上がり
でデータレジスタ２３は入力カラーデータを保持し，デ
コーダ２２へ出力していた。そして，次のクロックパル
スの立上がりで，デコーダ２２はデータレジスタ２３か
らの出力カラーデータに応じて，電流変換回路２１へＳ
ＥＬＥＣＴ信号を出力し，電流変換回路２１は，デコー
ダ２２からのＳＥＬＥＣＴ信号に基づいて電流を出力す
る構成となっていた。
ンバータでは，データレジスタ２３とデコーダ２２と電
流変換回路２１が設けられ，クロックパルスの立上がり
でデータレジスタ２３は入力カラーデータを保持し，デ
コーダ２２へ出力していた。そして，次のクロックパル
スの立上がりで，デコーダ２２はデータレジスタ２３か
らの出力カラーデータに応じて，電流変換回路２１へＳ
ＥＬＥＣＴ信号を出力し，電流変換回路２１は，デコー
ダ２２からのＳＥＬＥＣＴ信号に基づいて電流を出力す
る構成となっていた。
【００１５】
【発明が解決しようとする課題】しかしながら，上記の
ように構成された従来のカラーパレットＲＡＭでは，同
一の入力アドレスが連続し，カラーパレットＲＡＭから
の出力データが変化しない場合であっても，ＲＡＭ１へ
はクロックパルスが供給されているために，ＲＡＭ１で
はプリチャージ等の動作が継続的に行なわれており，か
かる動作が消費電力増加の原因となっており，低消費電
力化の要請に反するものであった。
ように構成された従来のカラーパレットＲＡＭでは，同
一の入力アドレスが連続し，カラーパレットＲＡＭから
の出力データが変化しない場合であっても，ＲＡＭ１へ
はクロックパルスが供給されているために，ＲＡＭ１で
はプリチャージ等の動作が継続的に行なわれており，か
かる動作が消費電力増加の原因となっており，低消費電
力化の要請に反するものであった。
【００１６】また，上記構成の電流出力型Ｄ／Ａコンバ
ータでは，電流出力回路ＣＯＣ内部の電流源３０を安定
状態とするために，デコーダ２２によって選択された電
流変換回路２１内部の電流出力回路ＣＯＣは，Ｉ＿ＯＵ
Ｔ端子から電流を出力するように構成されているが，同
時に，選択されていない電流出力回路ＣＯＣは出力電流
をグランドに放出する構成となっており，入力カラーデ
ータに依らず，全ての電流出力回路ＣＯＣ内部の電流源
３０からは定常的に電流が流れているため，かかる動作
についても消費電力増加の原因となっており，低消費電
力化の要請に反するものであった。
ータでは，電流出力回路ＣＯＣ内部の電流源３０を安定
状態とするために，デコーダ２２によって選択された電
流変換回路２１内部の電流出力回路ＣＯＣは，Ｉ＿ＯＵ
Ｔ端子から電流を出力するように構成されているが，同
時に，選択されていない電流出力回路ＣＯＣは出力電流
をグランドに放出する構成となっており，入力カラーデ
ータに依らず，全ての電流出力回路ＣＯＣ内部の電流源
３０からは定常的に電流が流れているため，かかる動作
についても消費電力増加の原因となっており，低消費電
力化の要請に反するものであった。
【００１７】本発明は，従来のカラーパレットＲＡＭが
有する上記問題点に鑑みて成されたものであり，同一の
アドレスが入力された場合には，ＲＡＭをディスエーブ
ル状態にして，プリチャージ動作などによって消費され
る電流を抑えることが可能な，新規かつ改良された低消
費電力型のカラーパレットＲＡＭを提供することを目的
としている。
有する上記問題点に鑑みて成されたものであり，同一の
アドレスが入力された場合には，ＲＡＭをディスエーブ
ル状態にして，プリチャージ動作などによって消費され
る電流を抑えることが可能な，新規かつ改良された低消
費電力型のカラーパレットＲＡＭを提供することを目的
としている。
【００１８】さらに本発明の別の目的は，電流変換回路
内部の電流出力回路の動作／停止を効果的に制御するこ
とにより，不選択時には電流出力回路を停止しておき，
選択時には電流出力回路を事前に動作させて安定した出
力電流を確保することが可能な，新規かつ改良された低
消費電力型のＤ／Ａコンバータを提供することである。
内部の電流出力回路の動作／停止を効果的に制御するこ
とにより，不選択時には電流出力回路を停止しておき，
選択時には電流出力回路を事前に動作させて安定した出
力電流を確保することが可能な，新規かつ改良された低
消費電力型のＤ／Ａコンバータを提供することである。
【００１９】さらに本発明の別の目的は，汎用性に優れ
るとともに，動作周波数の高速化にも対応可能であり，
しかも回路規模を拡大することなく，特に同一のカラー
データが連続する場合に消費電力を効果的に抑えること
が可能な，新規かつ改良されたグラフィック用電流出力
型Ｄ／Ａコンバータを提供することである。
るとともに，動作周波数の高速化にも対応可能であり，
しかも回路規模を拡大することなく，特に同一のカラー
データが連続する場合に消費電力を効果的に抑えること
が可能な，新規かつ改良されたグラフィック用電流出力
型Ｄ／Ａコンバータを提供することである。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，カラー情報を出力す
るカラーパレット用ＲＡＭが提供される。そして，この
カラーパレット用ＲＡＭは，請求項１に記載のように，
カラー情報を記憶するＲＡＭと，入力アドレスを保持
し，前記ＲＡＭヘアドレスを出力するアドレスレジスタ
と，前記入力アドレスと前記アドレスレジスタが出力す
るアドレスを比較して，前記アドレスが一致した場合に
は一致信号を出力し，前記一致信号に基づいて前記ＲＡ
Ｍの動作を停止する比較回路を備えたことを特徴として
いる。
に，本発明の第１の観点によれば，カラー情報を出力す
るカラーパレット用ＲＡＭが提供される。そして，この
カラーパレット用ＲＡＭは，請求項１に記載のように，
カラー情報を記憶するＲＡＭと，入力アドレスを保持
し，前記ＲＡＭヘアドレスを出力するアドレスレジスタ
と，前記入力アドレスと前記アドレスレジスタが出力す
るアドレスを比較して，前記アドレスが一致した場合に
は一致信号を出力し，前記一致信号に基づいて前記ＲＡ
Ｍの動作を停止する比較回路を備えたことを特徴として
いる。
【００２１】かかる構成によれば，例えば同色のピクセ
ルが隣接する場合など，カラーパレットＲＡＭ上の同一
アドレスへのアクセスが連続的に行われる場合には，Ｒ
ＡＭをディスエーブル状態にすることができるので，プ
リチャージ動作などによって消費される電流を抑えるこ
とが可能である。
ルが隣接する場合など，カラーパレットＲＡＭ上の同一
アドレスへのアクセスが連続的に行われる場合には，Ｒ
ＡＭをディスエーブル状態にすることができるので，プ
リチャージ動作などによって消費される電流を抑えるこ
とが可能である。
【００２２】また，請求項２に記載のように，前記比較
回路からの一致信号に基づいて，アドレスレジスタ２の
動作も停止するように構成すれば，ＲＡＭをディスエー
ブル状態とするのみならず，アドレスレジスタをも停止
させることが可能なので，さらに一層，カラーパレット
ＲＡＭの消費電流を抑えることができる。
回路からの一致信号に基づいて，アドレスレジスタ２の
動作も停止するように構成すれば，ＲＡＭをディスエー
ブル状態とするのみならず，アドレスレジスタをも停止
させることが可能なので，さらに一層，カラーパレット
ＲＡＭの消費電流を抑えることができる。
【００２３】上記課題を解決するために，本発明の第２
の観点によれば，ディジタル信号を電流値に変換するＤ
／Ａコンバータが提供される。そして，このＤ／Ａコン
バターは，請求項３に記載のように，ディジタルデータ
に応じた第１のデコード信号を出力するデコーダと，前
記デコーダからの前記第１のデコード信号を保持して第
２のデコード信号を出力するデコード信号レジスタと，
前記デコーダからの前記第１のデコード信号と前記デコ
ード信号レジスタからの前記第２のデコード信号の同じ
ビット番号同士を加算し前記第１および第２のデコード
信号と同じビット長の第３のデコード信号を生成するビ
ット加算回路と，前記第３のデコード信号に応じて動作
／停止状態を切り換える複数の電流出力回路を備え前記
第２のデコード信号に応じて選択された前記電流出力回
路に応じた電流値を出力する電流変換回路とを備えたこ
とを特徴としている。
の観点によれば，ディジタル信号を電流値に変換するＤ
／Ａコンバータが提供される。そして，このＤ／Ａコン
バターは，請求項３に記載のように，ディジタルデータ
に応じた第１のデコード信号を出力するデコーダと，前
記デコーダからの前記第１のデコード信号を保持して第
２のデコード信号を出力するデコード信号レジスタと，
前記デコーダからの前記第１のデコード信号と前記デコ
ード信号レジスタからの前記第２のデコード信号の同じ
ビット番号同士を加算し前記第１および第２のデコード
信号と同じビット長の第３のデコード信号を生成するビ
ット加算回路と，前記第３のデコード信号に応じて動作
／停止状態を切り換える複数の電流出力回路を備え前記
第２のデコード信号に応じて選択された前記電流出力回
路に応じた電流値を出力する電流変換回路とを備えたこ
とを特徴としている。
【００２４】かかる構成によれば，選択されない電流出
力回路は停止状態で待機するため，消費電流を抑えるこ
とができる。また，停止状態の電流出力回路が選択され
た場合であっても，実際に選択される１クロックパルス
分先行して予め動作状態に切り換えることが可能である
ため，電流出力回路からの出力電流が安定するまでの時
間を確保することができる。
力回路は停止状態で待機するため，消費電流を抑えるこ
とができる。また，停止状態の電流出力回路が選択され
た場合であっても，実際に選択される１クロックパルス
分先行して予め動作状態に切り換えることが可能である
ため，電流出力回路からの出力電流が安定するまでの時
間を確保することができる。
【００２５】また，前記デコード信号レジスタは，請求
項４に記載のように，複数段のデコード信号サブレジス
タ群がカスケード接続されることにより構成され，前記
ビット加算回路は，前記各デコード信号サブレジスタ群
からの複数の前記第２のデコード信号と前記第１のデコ
ード信号の同じビット番号同士を加算し，前記第３のデ
コード信号を生成するように構成しても良い。
項４に記載のように，複数段のデコード信号サブレジス
タ群がカスケード接続されることにより構成され，前記
ビット加算回路は，前記各デコード信号サブレジスタ群
からの複数の前記第２のデコード信号と前記第１のデコ
ード信号の同じビット番号同士を加算し，前記第３のデ
コード信号を生成するように構成しても良い。
【００２６】かかる構成によれば，動作クロックの周波
数が高速になっても，デコード信号サブレジスタ群を複
数段カスケード接続することにより，任意のクロック分
だけ先行して選択される電流出力回路を動作状態にする
ことが可能となり，装置の高速化にも対応することがで
きる。
数が高速になっても，デコード信号サブレジスタ群を複
数段カスケード接続することにより，任意のクロック分
だけ先行して選択される電流出力回路を動作状態にする
ことが可能となり，装置の高速化にも対応することがで
きる。
【００２７】上記課題を解決するために，本発明の第３
の観点によれば，ディジタル信号を電流値に変換するＤ
／Ａコンバータが提供される。そして，このＤ／Ａコン
バータは，請求項５に記載のように，入力された第１の
ディジタルデータを保持して第２のディジタルデータを
出力するデータレジスタと，前記第２のディジタルデー
タに応じた第１のデコード信号を出力する第１のデコー
ダと，前記第１のディジタルデータと前記データレジス
タからの前記第２のディジタルデータの大きさを比較し
て第３のディジタルデータを出力するデータ選択回路
と，前記第３のディジタルデータに応じた第２のデコー
ド信号を出力する第２のデコーダと，前記第２のデコー
ド信号に応じて動作／停止状態を切り換える複数の電流
出力回路を備え前記第１のデコード信号に応じて選択さ
れた前記電流出力回路に応じた電流値を出力する電流変
換回路とを備えたことを特徴としている。
の観点によれば，ディジタル信号を電流値に変換するＤ
／Ａコンバータが提供される。そして，このＤ／Ａコン
バータは，請求項５に記載のように，入力された第１の
ディジタルデータを保持して第２のディジタルデータを
出力するデータレジスタと，前記第２のディジタルデー
タに応じた第１のデコード信号を出力する第１のデコー
ダと，前記第１のディジタルデータと前記データレジス
タからの前記第２のディジタルデータの大きさを比較し
て第３のディジタルデータを出力するデータ選択回路
と，前記第３のディジタルデータに応じた第２のデコー
ド信号を出力する第２のデコーダと，前記第２のデコー
ド信号に応じて動作／停止状態を切り換える複数の電流
出力回路を備え前記第１のデコード信号に応じて選択さ
れた前記電流出力回路に応じた電流値を出力する電流変
換回路とを備えたことを特徴としている。
【００２８】かかる構成によっても，選択されない電流
出力回路は停止状態で待機するため，消費電流を抑える
ことができる。また，停止状態の電流出力回路が選択さ
れた場合であっても，実際に選択される１クロックパル
ス分先行して予め動作状態に切り換えることが可能であ
るため，電流出力回路からの出力電流が安定するまでの
時間を確保することができる。
出力回路は停止状態で待機するため，消費電流を抑える
ことができる。また，停止状態の電流出力回路が選択さ
れた場合であっても，実際に選択される１クロックパル
ス分先行して予め動作状態に切り換えることが可能であ
るため，電流出力回路からの出力電流が安定するまでの
時間を確保することができる。
【００２９】さらに，前記データレジスタは，請求項６
に記載のように，複数段のデータサブレジスタ群がカス
ケード接続されることにより構成され，前記データ選択
回路は，前記各データサブレジスタ群に入力される複数
の前記第１のディジタルデータと前記各データサブレジ
スタ群から出力される複数の前記第２のディジタルデー
タ群とを比較するように構成することができる。
に記載のように，複数段のデータサブレジスタ群がカス
ケード接続されることにより構成され，前記データ選択
回路は，前記各データサブレジスタ群に入力される複数
の前記第１のディジタルデータと前記各データサブレジ
スタ群から出力される複数の前記第２のディジタルデー
タ群とを比較するように構成することができる。
【００３０】かかる構成によれば，動作クロックの周波
数が高速になっても，データサブレジスタ群を複数段カ
スケード接続することにより，任意のクロック分だけ先
行して選択される電流出力回路を動作状態にすることが
可能となり，装置の高速化にも対応することができる。
数が高速になっても，データサブレジスタ群を複数段カ
スケード接続することにより，任意のクロック分だけ先
行して選択される電流出力回路を動作状態にすることが
可能となり，装置の高速化にも対応することができる。
【００３１】さらに，電流変換回路は，２n（ｎ＝０，
１，２，・・・）で重みづけられた複数の電流出力回路
を備えるように構成すれば，電流変換回路の規模をより
小さくすることができ，より消費電流を抑えることが可
能となるとともに，Ｄ／Ａコンバータの占有面積をより
縮小することができる。
１，２，・・・）で重みづけられた複数の電流出力回路
を備えるように構成すれば，電流変換回路の規模をより
小さくすることができ，より消費電流を抑えることが可
能となるとともに，Ｄ／Ａコンバータの占有面積をより
縮小することができる。
【００３２】さらに，本発明にかかるディジタル信号を
電流値に変換するＤ／Ａコンバータは，請求項８に記載
のように，前記ディジタル信号を複数のサブディジタル
信号に分割し，前記各サブディジタル信号を，上記Ｄ／
Ａコンバータと同構造を有する，複数のサブＤ／Ａコン
バータにより所定のサブ電流値に変換してから合成する
ように構成しても良い。
電流値に変換するＤ／Ａコンバータは，請求項８に記載
のように，前記ディジタル信号を複数のサブディジタル
信号に分割し，前記各サブディジタル信号を，上記Ｄ／
Ａコンバータと同構造を有する，複数のサブＤ／Ａコン
バータにより所定のサブ電流値に変換してから合成する
ように構成しても良い。
【００３３】
【発明の実施の形態】以下に添付図面を参照しながら本
発明にかかるカラーパレットＲＡＭおよび電流出力型Ｄ
／Ａコンバータの好適な実施形態について詳細に説明す
る。なお，以下の説明において，同一の機能構成を有す
る部材については同一の番号を付することにより重複説
明を省略することにする。
発明にかかるカラーパレットＲＡＭおよび電流出力型Ｄ
／Ａコンバータの好適な実施形態について詳細に説明す
る。なお，以下の説明において，同一の機能構成を有す
る部材については同一の番号を付することにより重複説
明を省略することにする。
【００３４】（第１の実施形態）まず図１および図２を
参照しながら，本発明の第１の実施形態にかかるカラー
パレットＲＡＭの構成および動作について説明する。
参照しながら，本発明の第１の実施形態にかかるカラー
パレットＲＡＭの構成および動作について説明する。
【００３５】図１は，本発明の第１の実施形態にかかる
カラーパレットＲＡＭ１００の概略構成を示す回路図で
ある。図１に示すように，アドレスの入力端子は，アド
レスレジスタ１０２のＤ端子と比較回路１０３のＢ端子
に共通接続されている。アドレスレジスタ１０２のＯＵ
Ｔ端子は，ＲＡＭ１０１のＡＤＤＲＥＳＳ端子と比較回
路１０３のＡ端子に接続される。そして，比較回路１０
３のＥｑ端子は，Ｄ型フリップフロップ１０４のＤ端子
に接続され，Ｄ型フリップフロップ１０４のＯＵＴ端子
は，Ｄ型ラッチ１０５のＤ端子に接続され，さらにＤ型
ラッチ１０５のＯＵＴ端子は，ＲＡＭ１のＣＥ端子に接
続されている。
カラーパレットＲＡＭ１００の概略構成を示す回路図で
ある。図１に示すように，アドレスの入力端子は，アド
レスレジスタ１０２のＤ端子と比較回路１０３のＢ端子
に共通接続されている。アドレスレジスタ１０２のＯＵ
Ｔ端子は，ＲＡＭ１０１のＡＤＤＲＥＳＳ端子と比較回
路１０３のＡ端子に接続される。そして，比較回路１０
３のＥｑ端子は，Ｄ型フリップフロップ１０４のＤ端子
に接続され，Ｄ型フリップフロップ１０４のＯＵＴ端子
は，Ｄ型ラッチ１０５のＤ端子に接続され，さらにＤ型
ラッチ１０５のＯＵＴ端子は，ＲＡＭ１のＣＥ端子に接
続されている。
【００３６】また，ＣＬＫの入力端子は，ＲＡＭ１０１
のＣＬＫ端子と，アドレスレジスタ１０２のＣＬＫ端子
と，Ｄ型フリップフロップ１０４のＣＬＫ端子と，Ｄ型
ラッチ１０５のＧ端子にそれぞれ接続されている。
のＣＬＫ端子と，アドレスレジスタ１０２のＣＬＫ端子
と，Ｄ型フリップフロップ１０４のＣＬＫ端子と，Ｄ型
ラッチ１０５のＧ端子にそれぞれ接続されている。
【００３７】また，ＲＡＭ１０１のＤＡＴＡ端子は，デ
ータの出力端子に接続され，ＲＡＭ１０１の出力データ
がカラーパレットＲＡＭからの出力データとなる。
ータの出力端子に接続され，ＲＡＭ１０１の出力データ
がカラーパレットＲＡＭからの出力データとなる。
【００３８】次に，図１に示すカラーパレットＲＡＭの
動作について，図２に示すタイミングチャートを参照し
ながら説明する。図２に示すように，アドレスの入力端
子からａｄｄｒｅｓｓＡが入力されると，ＣＬＫの次の
立上がりで，アドレスレジスタ１０２は，ａｄｄｒｅｓ
ｓＡを保持し，ＲＡＭ１０１と比較回路１０３へ出力す
る。ａｄｄｒｅｓｓＡが入力されたＲＡＭ１０１は，Ｃ
ＬＫの次の立上がりで，ａｄｄｒｅｓｓＡに格納されて
いるカラーデータを出力する。
動作について，図２に示すタイミングチャートを参照し
ながら説明する。図２に示すように，アドレスの入力端
子からａｄｄｒｅｓｓＡが入力されると，ＣＬＫの次の
立上がりで，アドレスレジスタ１０２は，ａｄｄｒｅｓ
ｓＡを保持し，ＲＡＭ１０１と比較回路１０３へ出力す
る。ａｄｄｒｅｓｓＡが入力されたＲＡＭ１０１は，Ｃ
ＬＫの次の立上がりで，ａｄｄｒｅｓｓＡに格納されて
いるカラーデータを出力する。
【００３９】また，比較回路１０３の出力信号は，アド
レスレジスタ１０２がａｄｄｒｅｓｓＡを出力した時点
でアドレスの入力信号と一致するため，ハイレベルから
ローレベルと変化するが，アドレスの入力端子から次の
ａｄｄｒｅｓｓＢが入力されると，比較回路１０３の出
力信号は再度ハイレベルとなる。
レスレジスタ１０２がａｄｄｒｅｓｓＡを出力した時点
でアドレスの入力信号と一致するため，ハイレベルから
ローレベルと変化するが，アドレスの入力端子から次の
ａｄｄｒｅｓｓＢが入力されると，比較回路１０３の出
力信号は再度ハイレベルとなる。
【００４０】同様にして，ＣＬＫの次の立上がりで，ア
ドレスレジスタ１０２から出力されるａｄｄｒｅｓｓＢ
がＲＡＭ１０１に入力されると，ＲＡＭ１０１はａｄｄ
ｒｅｓｓＢに格納されているカラーデータを出力する。
比較回路１０３においても，同様に，アドレスレジスタ
１０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの
入力信号と一致するため，ハイレベルからローレベルと
変化するが，アドレスの入力端子から次のａｄｄｒｅｓ
ｓＣが入力されると，比較回路１０３の出力信号は再度
ハイレベルとなる。同様にして，次に，アドレスの入力
端子からａｄｄｒｅｓｓＣが入力されると，ＣＬＫの次
の立上がりで，アドレスレジスタ１０２はａｄｄｒｅｓ
ｓＣを出力し，比較回路１０３の出力信号はローレベル
となる。すると，ＣＬＫの次の立上がりで，ＲＡＭ１０
１からはａｄｄｒｅｓｓＣに格納されているカラーデー
タが出力されるとともに，Ｄ型フリップフロップ１０４
の出力信号はローレベルとなる。Ｄ型フリップフロップ
１０４の出力信号がローレベルとなると，ＣＬＫの次の
立下がりで，Ｄ型ラッチ１０５の出力信号はローレベル
となる。これによってＲＡＭ１０１はディスエーブル状
態となり，出力信号を保持する。
ドレスレジスタ１０２から出力されるａｄｄｒｅｓｓＢ
がＲＡＭ１０１に入力されると，ＲＡＭ１０１はａｄｄ
ｒｅｓｓＢに格納されているカラーデータを出力する。
比較回路１０３においても，同様に，アドレスレジスタ
１０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの
入力信号と一致するため，ハイレベルからローレベルと
変化するが，アドレスの入力端子から次のａｄｄｒｅｓ
ｓＣが入力されると，比較回路１０３の出力信号は再度
ハイレベルとなる。同様にして，次に，アドレスの入力
端子からａｄｄｒｅｓｓＣが入力されると，ＣＬＫの次
の立上がりで，アドレスレジスタ１０２はａｄｄｒｅｓ
ｓＣを出力し，比較回路１０３の出力信号はローレベル
となる。すると，ＣＬＫの次の立上がりで，ＲＡＭ１０
１からはａｄｄｒｅｓｓＣに格納されているカラーデー
タが出力されるとともに，Ｄ型フリップフロップ１０４
の出力信号はローレベルとなる。Ｄ型フリップフロップ
１０４の出力信号がローレベルとなると，ＣＬＫの次の
立下がりで，Ｄ型ラッチ１０５の出力信号はローレベル
となる。これによってＲＡＭ１０１はディスエーブル状
態となり，出力信号を保持する。
【００４１】次に，アドレスの入力端子からａｄｄｒｅ
ｓｓＤが入力されると，比較回路１０３はハイレベルと
なる。そして，ＣＬＫの次の立上がりで，アドレスレジ
スタ１０２はａｄｄｒｅｓｓＤを出力し，また，Ｄ型フ
リップフロップ１０４の出力信号はハイレベルとなる。
Ｄ型フリップフロップ１０４の出力信号がハイレベルと
なると，ＣＬＫの次の立下がりで，Ｄ型ラッチ１０５の
出力信号はハイレベルとなり，ＲＡＭ１０１はイネーブ
ル状態となって，ＣＬＫの次の立上がりで，ＲＡＭ１０
１からａｄｄｒｅｓｓＤに格納されているカラーデータ
を出力する。
ｓｓＤが入力されると，比較回路１０３はハイレベルと
なる。そして，ＣＬＫの次の立上がりで，アドレスレジ
スタ１０２はａｄｄｒｅｓｓＤを出力し，また，Ｄ型フ
リップフロップ１０４の出力信号はハイレベルとなる。
Ｄ型フリップフロップ１０４の出力信号がハイレベルと
なると，ＣＬＫの次の立下がりで，Ｄ型ラッチ１０５の
出力信号はハイレベルとなり，ＲＡＭ１０１はイネーブ
ル状態となって，ＣＬＫの次の立上がりで，ＲＡＭ１０
１からａｄｄｒｅｓｓＤに格納されているカラーデータ
を出力する。
【００４２】以上のように，本発明の第１の実施形態に
かかるカラーパレットＲＡＭ１００によれば，同一のア
ドレスが入力された場合には，Ｄ型フリップフロップ１
０４およびＤ型ラッチ１０５が機能して，ＲＡＭ１０１
をディスエーブル状態とすることによって，ＲＡＭ１０
１内部へのクロックパルスの供給が停止される。その結
果，プリチャージ動作等によって消費される電流を抑え
ることができる。例えば，文書作成，表計算等のテキス
トベースのアプリケーションソフトウェアの場合には，
同色のピクセルが隣接する確率が高いため，カラーパレ
ットＲＡＭ上の同一アドレスヘアクセスする確率が高い
ので，本実施の形態にかかるカラーパレットＲＡＭ１０
０の効果が特に有効に機能することが期待される。
かかるカラーパレットＲＡＭ１００によれば，同一のア
ドレスが入力された場合には，Ｄ型フリップフロップ１
０４およびＤ型ラッチ１０５が機能して，ＲＡＭ１０１
をディスエーブル状態とすることによって，ＲＡＭ１０
１内部へのクロックパルスの供給が停止される。その結
果，プリチャージ動作等によって消費される電流を抑え
ることができる。例えば，文書作成，表計算等のテキス
トベースのアプリケーションソフトウェアの場合には，
同色のピクセルが隣接する確率が高いため，カラーパレ
ットＲＡＭ上の同一アドレスヘアクセスする確率が高い
ので，本実施の形態にかかるカラーパレットＲＡＭ１０
０の効果が特に有効に機能することが期待される。
【００４３】（第２の実施形態）上記第１の実施形態に
かかるカラーパレットＲＡＭ１００の第１の実施形態に
よれば，同一のアドレスが入力された場合に，ＲＡＭ１
０１のみをディスエーブル状態としていたが，アドレス
レジスタ１０２を停止するように構成することも可能で
ある。このように，同一のアドレスが入力された場合
に，ＲＡＭ２０１をディスエーブル状態にし，アドレス
レジスタ２０２を停止させることが可能な，本発明の第
２の実施形態にかかるカラーパレットＲＡＭ２００の概
略的な回路構成を図３に示す。
かかるカラーパレットＲＡＭ１００の第１の実施形態に
よれば，同一のアドレスが入力された場合に，ＲＡＭ１
０１のみをディスエーブル状態としていたが，アドレス
レジスタ１０２を停止するように構成することも可能で
ある。このように，同一のアドレスが入力された場合
に，ＲＡＭ２０１をディスエーブル状態にし，アドレス
レジスタ２０２を停止させることが可能な，本発明の第
２の実施形態にかかるカラーパレットＲＡＭ２００の概
略的な回路構成を図３に示す。
【００４４】図３に示すように，この第２の実施形態に
かかるカラーパレットＲＡＭ２００において，アドレス
の入力端子は，アドレスレジスタ２０２のＤ端子と比較
回路２０３のＢ端子に接続される。そして，アドレスレ
ジスタ２０２のＯＵＴ端子は，ＲＡＭ２０１のＡＤＤＲ
ＥＳＳ端子と比較回路２０３のＡ端子に接続される。ま
た，比較回路２０３のＥｑ端子は，Ｄ型フリップフロッ
プ２０４のＤ端子とＤ型ラッチ２０７のＤ端子に接続さ
れる。さらに，Ｄ型フリップフロップ２０４のＯＵＴ端
子は，Ｄ型ラッチ２０５のＤ端子に接続され，Ｄ型ラッ
チ２０７のＯＵＴ端子は，ＲＡＭ２０１のＣＥ端子に接
続され，Ｄ型ラッチ２０５のＯＵＴ端子は２入力ＡＮＤ
ゲート２０８の入力端子に接続され，そして，２入力Ａ
ＮＤゲート２０８の出力端子は，アドレスレジスタ２０
２のＣＬＫ端子に接続されている。
かかるカラーパレットＲＡＭ２００において，アドレス
の入力端子は，アドレスレジスタ２０２のＤ端子と比較
回路２０３のＢ端子に接続される。そして，アドレスレ
ジスタ２０２のＯＵＴ端子は，ＲＡＭ２０１のＡＤＤＲ
ＥＳＳ端子と比較回路２０３のＡ端子に接続される。ま
た，比較回路２０３のＥｑ端子は，Ｄ型フリップフロッ
プ２０４のＤ端子とＤ型ラッチ２０７のＤ端子に接続さ
れる。さらに，Ｄ型フリップフロップ２０４のＯＵＴ端
子は，Ｄ型ラッチ２０５のＤ端子に接続され，Ｄ型ラッ
チ２０７のＯＵＴ端子は，ＲＡＭ２０１のＣＥ端子に接
続され，Ｄ型ラッチ２０５のＯＵＴ端子は２入力ＡＮＤ
ゲート２０８の入力端子に接続され，そして，２入力Ａ
ＮＤゲート２０８の出力端子は，アドレスレジスタ２０
２のＣＬＫ端子に接続されている。
【００４５】また，ＣＬＫの入力端子は，ＲＡＭ２０１
のＣＬＫ端子と，Ｄ型フリップフロップ２０４のＣＬＫ
端子と，Ｄ型ラッチ２０５のＧ端子と，Ｄ型ラッチ２０
７のＧ端子と，２入力ＡＮＤゲート２０８のもう一方の
入力端子にそれぞれ接続されている。
のＣＬＫ端子と，Ｄ型フリップフロップ２０４のＣＬＫ
端子と，Ｄ型ラッチ２０５のＧ端子と，Ｄ型ラッチ２０
７のＧ端子と，２入力ＡＮＤゲート２０８のもう一方の
入力端子にそれぞれ接続されている。
【００４６】また，ＲＡＭ２０１のＤＡＴＡ端子は，デ
ータの出力端子に接続され，ＲＡＭ２０１からの出力信
号がカラーパレットＲＡＭ２００からの出力データとな
る。
ータの出力端子に接続され，ＲＡＭ２０１からの出力信
号がカラーパレットＲＡＭ２００からの出力データとな
る。
【００４７】次に，図３に示すカラーパレットＲＡＭ２
００の動作について，図４に示すタイミングチャートを
参照しながら説明する。図４に示すように，アドレスの
入力端子からａｄｄｒｅｓｓＡが入力されると，２入力
ＡＮＤゲート２０８の出力信号の次の立上がりで，アド
レスレジスタ２０２は，ａｄｄｒｅｓｓＡを保持し，Ｒ
ＡＭ２０１と比較回路２０３へ出力する。ａｄｄｒｅｓ
ｓＡが入力されたＲＡＭ２０１は，ＣＬＫの次の立上が
りで，ａｄｄｒｅｓｓＡに格納されているカラーデータ
を出力する。
００の動作について，図４に示すタイミングチャートを
参照しながら説明する。図４に示すように，アドレスの
入力端子からａｄｄｒｅｓｓＡが入力されると，２入力
ＡＮＤゲート２０８の出力信号の次の立上がりで，アド
レスレジスタ２０２は，ａｄｄｒｅｓｓＡを保持し，Ｒ
ＡＭ２０１と比較回路２０３へ出力する。ａｄｄｒｅｓ
ｓＡが入力されたＲＡＭ２０１は，ＣＬＫの次の立上が
りで，ａｄｄｒｅｓｓＡに格納されているカラーデータ
を出力する。
【００４８】また，比較回路２０３の出力信号は，アド
レスレジスタ２０２がａｄｄｒｅｓｓＡを出力した時点
でアドレスの入力信号と一致するため，ハイレベルから
ローレベルと変化するが，アドレスの入力端子から次の
ａｄｄｒｅｓｓＢが入力されると，比較回路２０３の出
力信号は再度ハイレベルとなる。
レスレジスタ２０２がａｄｄｒｅｓｓＡを出力した時点
でアドレスの入力信号と一致するため，ハイレベルから
ローレベルと変化するが，アドレスの入力端子から次の
ａｄｄｒｅｓｓＢが入力されると，比較回路２０３の出
力信号は再度ハイレベルとなる。
【００４９】同様にして，ＣＬＫの次の立上がりで，ア
ドレスレジスタ２０２から出力されるａｄｄｒｅｓｓＢ
がＲＡＭ２０１に入力されると，ＲＡＭ２０１はａｄｄ
ｒｅｓｓＢに格納されているカラーデータを出力する。
比較回路２０３においても，同様に，アドレスレジスタ
２０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの
入力信号と一致するため，ハイレベルからローレベルと
変化するが，アドレスの入力端子から次のａｄｄｒｅｓ
ｓＣが入力されると，比較回路２０３の出力信号は再度
ハイレベルとなる。同様にして，次に，アドレスの入力
端子からａｄｄｒｅｓｓＣが入力されると，２入力ＡＮ
Ｄゲート２０８の出力信号の次の立上がりで，アドレス
レジスタ２０２はａｄｄｒｅｓｓＣを出力し，比較回路
２０３の出力信号はローレベルとなる。すると，ＣＬＫ
の次の立下がりで，Ｄ型ラッチ２０７の出力信号はロー
レベルとなり，２入力ＡＮＤゲート２０８の出力信号
は，ローレベルに固定される。その結果，アドレスレジ
スタ２０２へのクロックパルスの供給が停止されて，ア
ドレスレジスタ２０２は出力信号を保持する。
ドレスレジスタ２０２から出力されるａｄｄｒｅｓｓＢ
がＲＡＭ２０１に入力されると，ＲＡＭ２０１はａｄｄ
ｒｅｓｓＢに格納されているカラーデータを出力する。
比較回路２０３においても，同様に，アドレスレジスタ
２０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの
入力信号と一致するため，ハイレベルからローレベルと
変化するが，アドレスの入力端子から次のａｄｄｒｅｓ
ｓＣが入力されると，比較回路２０３の出力信号は再度
ハイレベルとなる。同様にして，次に，アドレスの入力
端子からａｄｄｒｅｓｓＣが入力されると，２入力ＡＮ
Ｄゲート２０８の出力信号の次の立上がりで，アドレス
レジスタ２０２はａｄｄｒｅｓｓＣを出力し，比較回路
２０３の出力信号はローレベルとなる。すると，ＣＬＫ
の次の立下がりで，Ｄ型ラッチ２０７の出力信号はロー
レベルとなり，２入力ＡＮＤゲート２０８の出力信号
は，ローレベルに固定される。その結果，アドレスレジ
スタ２０２へのクロックパルスの供給が停止されて，ア
ドレスレジスタ２０２は出力信号を保持する。
【００５０】アドレスレジスタ２０２がａｄｄｒｅｓｓ
Ｃを出力した次のＣＬＫの立上がりで，ＲＡＭ２０１か
らａｄｄｒｅｓｓＣに格納されているカラーデータが出
力されるとともに，Ｄ型フリップフロップ２０４の出力
信号はローレベルとなる。Ｄ型フリップフロップ２０４
の出力信号がローレベルとなると，次のＣＬＫの立下が
りで，Ｄ型ラッチ２０５の出力信号はローレベルとな
る。これによってＲＡＭ２０１はディスエーブル状態と
なり，出力信号を保持する。
Ｃを出力した次のＣＬＫの立上がりで，ＲＡＭ２０１か
らａｄｄｒｅｓｓＣに格納されているカラーデータが出
力されるとともに，Ｄ型フリップフロップ２０４の出力
信号はローレベルとなる。Ｄ型フリップフロップ２０４
の出力信号がローレベルとなると，次のＣＬＫの立下が
りで，Ｄ型ラッチ２０５の出力信号はローレベルとな
る。これによってＲＡＭ２０１はディスエーブル状態と
なり，出力信号を保持する。
【００５１】次に，アドレスの入力端子から次のａｄｄ
ｒｅｓｓＤが入力されると，比較回路２０３はハイレベ
ルとなる。そして，ＣＬＫの次の立下がりで，Ｄ型ラッ
チ２０７の出力信号はハイレベルとなるため，アドレス
レジスタ２０２へのクロックパルスの供給が可能とな
り，２入力ＡＮＤゲート２０８の出力信号の立上がり
で，アドレスレジスタ２０２はａｄｄｒｅｓｓＤを出力
する。また，比較回路２０３がハイレベルとなった次の
ＣＬＫの立上がりで，Ｄ型フリップフロップ２０４の出
力信号はハイレベルとなり，次のＣＬＫの立下がりで，
Ｄ型ラッチ２０５の出力信号はハイレベルとなる。Ｄ型
ラッチ２０５の出力信号がハイレベルとなると，ＲＡＭ
２０１はイネーブル状態となって，ＣＬＫの次の立上が
りで，ＲＡＭ２０１からａｄｄｒｅｓｓＤに格納されて
いるカラーデータを出力する。
ｒｅｓｓＤが入力されると，比較回路２０３はハイレベ
ルとなる。そして，ＣＬＫの次の立下がりで，Ｄ型ラッ
チ２０７の出力信号はハイレベルとなるため，アドレス
レジスタ２０２へのクロックパルスの供給が可能とな
り，２入力ＡＮＤゲート２０８の出力信号の立上がり
で，アドレスレジスタ２０２はａｄｄｒｅｓｓＤを出力
する。また，比較回路２０３がハイレベルとなった次の
ＣＬＫの立上がりで，Ｄ型フリップフロップ２０４の出
力信号はハイレベルとなり，次のＣＬＫの立下がりで，
Ｄ型ラッチ２０５の出力信号はハイレベルとなる。Ｄ型
ラッチ２０５の出力信号がハイレベルとなると，ＲＡＭ
２０１はイネーブル状態となって，ＣＬＫの次の立上が
りで，ＲＡＭ２０１からａｄｄｒｅｓｓＤに格納されて
いるカラーデータを出力する。
【００５２】以上のように，本発明の第２の実施形態に
かかるカラーパレットＲＡＭ２００によれば，同一のア
ドレスが入力された場合には，Ｄ型フリップフロップ２
０４，Ｄ型ラッチ２０５およびＤ型ラッチ２０７が機能
して，ＲＡＭ２０１をディスエーブル状態とするだけで
なく，アドレスレジスタ２０２も停止させることが可能
となるため，本発明の第１の実施形態にかかるカラーパ
レットＲＡＭ１００以上に消費電流を抑える効果が期待
できる。
かかるカラーパレットＲＡＭ２００によれば，同一のア
ドレスが入力された場合には，Ｄ型フリップフロップ２
０４，Ｄ型ラッチ２０５およびＤ型ラッチ２０７が機能
して，ＲＡＭ２０１をディスエーブル状態とするだけで
なく，アドレスレジスタ２０２も停止させることが可能
となるため，本発明の第１の実施形態にかかるカラーパ
レットＲＡＭ１００以上に消費電流を抑える効果が期待
できる。
【００５３】（第３の実施形態）次に，図５〜図７を参
照しながら，本発明の第３の実施形態にかかるＤ／Ａコ
ンバータ３００の構成および動作について説明する。な
お，ここでは，本発明を４ｂｉｔ分解能のＤ／Ａコンバ
ータに適用した場合について説明する。
照しながら，本発明の第３の実施形態にかかるＤ／Ａコ
ンバータ３００の構成および動作について説明する。な
お，ここでは，本発明を４ｂｉｔ分解能のＤ／Ａコンバ
ータに適用した場合について説明する。
【００５４】図５に示すように，本発明の第３の実施形
態にかかるＤ／Ａコンバータは，電流変換回路３２１
と，デコーダ３２２と，データレジスタ３２３と，ビッ
ト加算回路３２４と，デコード信号レジスタ３２５と，
第１選択回路３２６と，第２選択回路３２７とから主に
構成されている。
態にかかるＤ／Ａコンバータは，電流変換回路３２１
と，デコーダ３２２と，データレジスタ３２３と，ビッ
ト加算回路３２４と，デコード信号レジスタ３２５と，
第１選択回路３２６と，第２選択回路３２７とから主に
構成されている。
【００５５】図５に示すように，第３の実施形態にかか
るＤ／Ａコンバータ３００においては，カラーデータ入
力端子から４ｂｉｔのカラーデータが，データレジスタ
３２３のＤ［０：３］端子に入力され，データレジスタ
３２３のＯＵＴ［０：３］端子から出力される信号は，
デコーダ３２２のＤ［０：３］端子に入力される。ま
た，デコーダ３２２のＳＥＬＥＣＴ［０：１４］端子か
ら出力されるデコード信号は，デコード信号レジスタ３
２５のＤ［０：１４］端子とビット加算回路３２４の入
力端子に入力され，デコード信号レジスタ３２５のＯＵ
Ｔ［０：１４］端子から出力される信号は，第１選択回
路３２６のＤ［０：１４］端子とビット加算回路３２４
のもう一方の入力端子に入力される。ビット加算回路３
２４から出力される信号は，第２選択回路３２７のＤ
［０：１４］端子に入力される。第１選択回路３２６の
ＳＥＬＥＣＴ［０：１４］端子から出力される信号は，
電流変換回路３２１のＳＥＬＥＣＴ［０：１４］端子に
入力され，また，第２選択回路３２７のＡＣＴＩＶＥ
［０：１４］端子から出力される信号は電流変換回路３
２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流
変換回路３２１のＡＮ＿ＯＵＴ端子から出力される信号
がＤ／Ａコンバータからの出力信号となる。
るＤ／Ａコンバータ３００においては，カラーデータ入
力端子から４ｂｉｔのカラーデータが，データレジスタ
３２３のＤ［０：３］端子に入力され，データレジスタ
３２３のＯＵＴ［０：３］端子から出力される信号は，
デコーダ３２２のＤ［０：３］端子に入力される。ま
た，デコーダ３２２のＳＥＬＥＣＴ［０：１４］端子か
ら出力されるデコード信号は，デコード信号レジスタ３
２５のＤ［０：１４］端子とビット加算回路３２４の入
力端子に入力され，デコード信号レジスタ３２５のＯＵ
Ｔ［０：１４］端子から出力される信号は，第１選択回
路３２６のＤ［０：１４］端子とビット加算回路３２４
のもう一方の入力端子に入力される。ビット加算回路３
２４から出力される信号は，第２選択回路３２７のＤ
［０：１４］端子に入力される。第１選択回路３２６の
ＳＥＬＥＣＴ［０：１４］端子から出力される信号は，
電流変換回路３２１のＳＥＬＥＣＴ［０：１４］端子に
入力され，また，第２選択回路３２７のＡＣＴＩＶＥ
［０：１４］端子から出力される信号は電流変換回路３
２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流
変換回路３２１のＡＮ＿ＯＵＴ端子から出力される信号
がＤ／Ａコンバータからの出力信号となる。
【００５６】また，ＣＬＫ入力端子からは，データレジ
スタ３２３，デコーダ３２２，デコード信号レジスタ３
２５，第１選択回路３２６および第２選択回路３２７に
それぞれクロックパルスが入力される。
スタ３２３，デコーダ３２２，デコード信号レジスタ３
２５，第１選択回路３２６および第２選択回路３２７に
それぞれクロックパルスが入力される。
【００５７】電流変換回路３２１は，入力カラーデータ
を電流に変換し，出力する回路であり，その回路の一例
を図６に示す。電流変換回路２１内部には，図７に示す
ような一定の電流を出力する電流出力回路ＣＯＣが所定
数，例えば１５個設けられており，入力カラーデータに
相当する数の電流出力回路ＣＯＣを第１選択回路３２６
からのＳＥＬＥＣＴ信号によって選択し，そのＳＥＬＥ
ＣＴ信号によって選択された電流出力回路ＣＯＣからの
出力電流の合計が電流変換回路３２１のＡＮ＿ＯＵＴ端
子から出力され，Ｄ／Ａコンバータからの出力信号とな
るように構成されている。
を電流に変換し，出力する回路であり，その回路の一例
を図６に示す。電流変換回路２１内部には，図７に示す
ような一定の電流を出力する電流出力回路ＣＯＣが所定
数，例えば１５個設けられており，入力カラーデータに
相当する数の電流出力回路ＣＯＣを第１選択回路３２６
からのＳＥＬＥＣＴ信号によって選択し，そのＳＥＬＥ
ＣＴ信号によって選択された電流出力回路ＣＯＣからの
出力電流の合計が電流変換回路３２１のＡＮ＿ＯＵＴ端
子から出力され，Ｄ／Ａコンバータからの出力信号とな
るように構成されている。
【００５８】また，電流変換回路３２１では，第２選択
回路３２７からのＡＣＴＩＶＥ信号によって電流出力回
路ＣＯＣの動作／停止を制御するが，その詳細説明は後
述することにする。なお，本実施の形態にかかる電流出
力回路ＣＯＣのピン配置については，図７に示す通りで
あり，第１選択回路３２６からのＳＥＬＥＣＴ信号を受
けるＳＥＬＥＣＴ端子と，第２選択回路３２７からのＡ
ＣＴＩＶＥ信号を受けるＡＣＴＩＶＥ端子と，電流源か
らの出力電流を出力するＩ＿ＯＵＴ端子を備えている。
回路３２７からのＡＣＴＩＶＥ信号によって電流出力回
路ＣＯＣの動作／停止を制御するが，その詳細説明は後
述することにする。なお，本実施の形態にかかる電流出
力回路ＣＯＣのピン配置については，図７に示す通りで
あり，第１選択回路３２６からのＳＥＬＥＣＴ信号を受
けるＳＥＬＥＣＴ端子と，第２選択回路３２７からのＡ
ＣＴＩＶＥ信号を受けるＡＣＴＩＶＥ端子と，電流源か
らの出力電流を出力するＩ＿ＯＵＴ端子を備えている。
【００５９】図８には，かかる電流出力回路ＣＯＣの一
例が示されている。図示のように，電流出力回路ＣＯＣ
は，ＰＭＯＳトランジスタ３３０ａとＰＭＯＳトランジ
スタ３３０ｂによって構成される一定の電流を出力する
電流源３３０を備えており，そのＡＣＴＩＶＥ端子から
は第２選択回路３２７からのＡＣＴＩＶＥ信号が入力さ
れ，ＳＥＬＥＣＴ端子からは第１選択回路３２６からの
ＳＥＬＥＣＴ信号が入力される。
例が示されている。図示のように，電流出力回路ＣＯＣ
は，ＰＭＯＳトランジスタ３３０ａとＰＭＯＳトランジ
スタ３３０ｂによって構成される一定の電流を出力する
電流源３３０を備えており，そのＡＣＴＩＶＥ端子から
は第２選択回路３２７からのＡＣＴＩＶＥ信号が入力さ
れ，ＳＥＬＥＣＴ端子からは第１選択回路３２６からの
ＳＥＬＥＣＴ信号が入力される。
【００６０】ここで，ＡＣＴＩＶＥ信号がローレベルの
場合には，２入力ＮＡＮＤゲート３３３および３３４の
出力信号が共にハイレベルとなるため，スイッチング素
子（ＰＭＯＳトランジスタ３３１およびＰＭＯＳトラン
ジスタ３３２）が共にオフ状態となり，電流源３３０の
動作が停止する。
場合には，２入力ＮＡＮＤゲート３３３および３３４の
出力信号が共にハイレベルとなるため，スイッチング素
子（ＰＭＯＳトランジスタ３３１およびＰＭＯＳトラン
ジスタ３３２）が共にオフ状態となり，電流源３３０の
動作が停止する。
【００６１】これに対して，ＡＣＴＩＶＥ信号がハイレ
ベルの場合には，ＳＥＬＥＣＴ信号に基づいてスイッチ
ング素子を制御し，電流源３３０からの出力電流をＩ＿
ＯＵＴ端子から出力するか，あるいはグランドに放出す
るかを切り換えて動作する。すなわち，第２選択回路３
２７からのＡＣＴＩＶＥ信号に基づいて電流源３３０の
動作／停止が制御され，電流源３３０が動作状態である
場合には，第１選択回路３２６からのＳＥＬＥＣＴ信号
に基づいて電流源３３０からの出力電流の出力先を切り
換える構成となっている。
ベルの場合には，ＳＥＬＥＣＴ信号に基づいてスイッチ
ング素子を制御し，電流源３３０からの出力電流をＩ＿
ＯＵＴ端子から出力するか，あるいはグランドに放出す
るかを切り換えて動作する。すなわち，第２選択回路３
２７からのＡＣＴＩＶＥ信号に基づいて電流源３３０の
動作／停止が制御され，電流源３３０が動作状態である
場合には，第１選択回路３２６からのＳＥＬＥＣＴ信号
に基づいて電流源３３０からの出力電流の出力先を切り
換える構成となっている。
【００６２】また，図５に示すビット加算回路３２４
は，デコーダ３２２とデコード信号レジスタ３２５の出
力信号を入力し，同じビット番号同士を加算して，デコ
ーダ３２２とデコード信号レジスタ３２５の出力信号と
同じビット長の１５ｂｉｔのデータを生成する回路であ
る。かかるビット加算回路３２４を設けたことにより，
図９に関連して後述するように，デコード信号レジスタ
３２５からの出力信号に基づいて第１選択回路３２６か
らの出力信号によって選択される電流変換回路３２１内
部の電流出力回路ＣＯＣを動作状態にするとともに，次
のデータ（デコーダ３２２からの出力デコード信号）に
基づき同じく第１選択回路３２６からの出力信号によっ
て選択される予定の電流出力回路ＣＯＣの電流源を動作
状態にするデータを生成することができる。すなわち，
本実施の形態によれば，次のデータにより選択される予
定の電流出力回路ＣＯＣの電流源を予め動作状態にし
て，次のデータが電流変換回路３２１に入力されるのを
待機することができる。
は，デコーダ３２２とデコード信号レジスタ３２５の出
力信号を入力し，同じビット番号同士を加算して，デコ
ーダ３２２とデコード信号レジスタ３２５の出力信号と
同じビット長の１５ｂｉｔのデータを生成する回路であ
る。かかるビット加算回路３２４を設けたことにより，
図９に関連して後述するように，デコード信号レジスタ
３２５からの出力信号に基づいて第１選択回路３２６か
らの出力信号によって選択される電流変換回路３２１内
部の電流出力回路ＣＯＣを動作状態にするとともに，次
のデータ（デコーダ３２２からの出力デコード信号）に
基づき同じく第１選択回路３２６からの出力信号によっ
て選択される予定の電流出力回路ＣＯＣの電流源を動作
状態にするデータを生成することができる。すなわち，
本実施の形態によれば，次のデータにより選択される予
定の電流出力回路ＣＯＣの電流源を予め動作状態にし
て，次のデータが電流変換回路３２１に入力されるのを
待機することができる。
【００６３】なお，ビット加算回路３２４からの出力信
号に基づき，第２選択回路３２７は前述したように電流
変換回路３２１内部の電流出力回路ＣＯＣの電流源３３
０の動作／停止を制御する。ビット加算回路３２４は，
例えば１５個のＯＲゲートで構成することができる。ま
た，第１選択回路３２６および第２選択回路３２７は，
レジスタで構成することが可能であり，例えば，デコー
ド信号レジスタ３２５と同様の回路構成で実現すること
ができる。
号に基づき，第２選択回路３２７は前述したように電流
変換回路３２１内部の電流出力回路ＣＯＣの電流源３３
０の動作／停止を制御する。ビット加算回路３２４は，
例えば１５個のＯＲゲートで構成することができる。ま
た，第１選択回路３２６および第２選択回路３２７は，
レジスタで構成することが可能であり，例えば，デコー
ド信号レジスタ３２５と同様の回路構成で実現すること
ができる。
【００６４】次に，図５に示すＤ／Ａコンバータ３００
の動作について，図９に示すタイミングチャートを参照
しながら説明することにする。
の動作について，図９に示すタイミングチャートを参照
しながら説明することにする。
【００６５】図９に示すように，カラーデータ入力端子
からカラーデータ“００００”が入力されると，ＣＬＫ
の次の立上がりで，データレジスタ３２３はカラーデー
タ“００００”を保持し，デコーダ３２２に出力する。
次に，デコーダ３２２は，ＣＬＫの次の立上がりで，デ
ータレジスタ３２３から出力されるカラーデータに基づ
き電流変換回路３２１内部の電流出力回路ＣＯＣを選択
するためのＳＥＬＥＣＴ信号を出力するが，カラーデー
タ“００００”の場合には，デコーダ３２２のＳＥＬＥ
ＣＴ［０：１４］端子から出力される信号は“００００
ｈ”となる。
からカラーデータ“００００”が入力されると，ＣＬＫ
の次の立上がりで，データレジスタ３２３はカラーデー
タ“００００”を保持し，デコーダ３２２に出力する。
次に，デコーダ３２２は，ＣＬＫの次の立上がりで，デ
ータレジスタ３２３から出力されるカラーデータに基づ
き電流変換回路３２１内部の電流出力回路ＣＯＣを選択
するためのＳＥＬＥＣＴ信号を出力するが，カラーデー
タ“００００”の場合には，デコーダ３２２のＳＥＬＥ
ＣＴ［０：１４］端子から出力される信号は“００００
ｈ”となる。
【００６６】さらに，次のＣＬＫの立上がりで，デコー
ド信号レジスタ３２５は，デコーダ３２２のＳＥＬＥＣ
Ｔ［０：１４］端子から出力される信号“００００ｈ”
を保持し，第１選択回路３２６およびビット加算回路３
２４に出力する。同様に，カラーデータ入力端子からカ
ラーデータ“０００１”が入力されると，デコーダ３２
２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ
“０００１”に相当する“０００ｌｈ”の信号を出力す
る。
ド信号レジスタ３２５は，デコーダ３２２のＳＥＬＥＣ
Ｔ［０：１４］端子から出力される信号“００００ｈ”
を保持し，第１選択回路３２６およびビット加算回路３
２４に出力する。同様に，カラーデータ入力端子からカ
ラーデータ“０００１”が入力されると，デコーダ３２
２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ
“０００１”に相当する“０００ｌｈ”の信号を出力す
る。
【００６７】この時点で，ビット加算回路３２４には，
デコード信号レジスタ３２５の出力信号“００００ｈ”
と，次のＣＬＫの立ち上がりで，デコード信号レジスタ
３２５に入力される予定のデコーダ３２２の出力信号
“０００ｌｈ”とが入力され，ビット加算回路３２４
は，２つの信号の同じビット同士の論理和された信号
（“０００１ｈ”）を第２選択回路３２７に出力する。
デコード信号レジスタ３２５の出力信号“００００ｈ”
と，次のＣＬＫの立ち上がりで，デコード信号レジスタ
３２５に入力される予定のデコーダ３２２の出力信号
“０００ｌｈ”とが入力され，ビット加算回路３２４
は，２つの信号の同じビット同士の論理和された信号
（“０００１ｈ”）を第２選択回路３２７に出力する。
【００６８】さらに次のＣＬＫの立上がりで，第１選択
回路３２６は，デコード信号レジスタ３２５から出力さ
れる信号“００００ｈ”を保持し，電流変換回路３２１
内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号
を，第１選択回路３２６のＳＥＬＥＣＴ［０：１４］端
子から電流変換回路３２１のＳＥＬＥＣＴＴ［０：１
４］端子へ出力する。また，第２選択回路３２７は，ビ
ット加算回路３２４から出力される信号“０００１ｈ”
を保持し，電流出力回路ＣＯＣ内部の電流源３３０の動
作状態を制御するＡＣＴＩＶＥ信号を，第２選択回路３
２７のＡＣＴＩＶＥ［０：１４］端子から電流変換回路
３２１のＡＣＴＩＶＥ［０：１４］端子へ出力する。
回路３２６は，デコード信号レジスタ３２５から出力さ
れる信号“００００ｈ”を保持し，電流変換回路３２１
内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号
を，第１選択回路３２６のＳＥＬＥＣＴ［０：１４］端
子から電流変換回路３２１のＳＥＬＥＣＴＴ［０：１
４］端子へ出力する。また，第２選択回路３２７は，ビ
ット加算回路３２４から出力される信号“０００１ｈ”
を保持し，電流出力回路ＣＯＣ内部の電流源３３０の動
作状態を制御するＡＣＴＩＶＥ信号を，第２選択回路３
２７のＡＣＴＩＶＥ［０：１４］端子から電流変換回路
３２１のＡＣＴＩＶＥ［０：１４］端子へ出力する。
【００６９】以上の動作により，電流変換回路３２１の
ＳＥＬＥＣＴ［０：１４］端子には，“００００ｈ”の
データが入力されるため，図６における電流変換回路３
２１内部の電流出力回路ＣＯＣはいずれも選択されず，
Ｄ／Ａコンバータのアナログ出力端子から出力される電
流は０レベルとなる。しかし，電流変換回路３２１のＡ
ＣＴＩＶＥ［０：１４］端子には，“０００１ｈ”のデ
ータが入力されるため，電流出力回路ＣＯＣ［１］が動
作状態となる。
ＳＥＬＥＣＴ［０：１４］端子には，“００００ｈ”の
データが入力されるため，図６における電流変換回路３
２１内部の電流出力回路ＣＯＣはいずれも選択されず，
Ｄ／Ａコンバータのアナログ出力端子から出力される電
流は０レベルとなる。しかし，電流変換回路３２１のＡ
ＣＴＩＶＥ［０：１４］端子には，“０００１ｈ”のデ
ータが入力されるため，電流出力回路ＣＯＣ［１］が動
作状態となる。
【００７０】かかる状態で，次のＣＬＫの立上がりで
は，図９に示すように，電流変換回路３２１のＳＥＬＥ
ＣＴ［０：１４］端子に“０００ｌｈ”のデータが入力
されるため，電流出力回路ＣＯＣ［１］が選択され，ア
ナログ出力端子から出力される電流は１レベルとなる。
また，電流変換回路３２１のＡＣＴＩＶＥ［０：１４］
端子には，“０００３ｈ”のデータが入力されるため，
電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ［２］
の２つが動作状態となる。
は，図９に示すように，電流変換回路３２１のＳＥＬＥ
ＣＴ［０：１４］端子に“０００ｌｈ”のデータが入力
されるため，電流出力回路ＣＯＣ［１］が選択され，ア
ナログ出力端子から出力される電流は１レベルとなる。
また，電流変換回路３２１のＡＣＴＩＶＥ［０：１４］
端子には，“０００３ｈ”のデータが入力されるため，
電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ［２］
の２つが動作状態となる。
【００７１】ここで，カラーデータが“１１１１”の場
合について説明すると，カラーデータが“１１１１”の
場合には，前述した手順によって，デコーダ３２２から
カラーデータ“１１１１”に相当する“７ＦＦＦＨ”の
信号がＳＥＬＥＣＴ［０：１４］端子から出力される。
そして，第１選択回路３２６から“７ＦＦＦｈ”の信号
が出力されて，電流変換回路３２１内部の全ての電流出
力回路ＣＯＣが選択され，Ｄ／Ａコンバータ３００のア
ナログ出力端子から出力される電流は１５レベルとな
る。しかし，本実施の形態の場合には，第１選択回路３
２６から“７ＦＦＦｈ”の信号を出力する１クロックパ
ルス分先に第２選択回路３２７から“７ＦＦＦｈ”の信
号が出力され，その結果，電流変換回路３２１内部の全
ての電流出力回路ＣＯＣが動作状態になっていることが
分かる。
合について説明すると，カラーデータが“１１１１”の
場合には，前述した手順によって，デコーダ３２２から
カラーデータ“１１１１”に相当する“７ＦＦＦＨ”の
信号がＳＥＬＥＣＴ［０：１４］端子から出力される。
そして，第１選択回路３２６から“７ＦＦＦｈ”の信号
が出力されて，電流変換回路３２１内部の全ての電流出
力回路ＣＯＣが選択され，Ｄ／Ａコンバータ３００のア
ナログ出力端子から出力される電流は１５レベルとな
る。しかし，本実施の形態の場合には，第１選択回路３
２６から“７ＦＦＦｈ”の信号を出力する１クロックパ
ルス分先に第２選択回路３２７から“７ＦＦＦｈ”の信
号が出力され，その結果，電流変換回路３２１内部の全
ての電流出力回路ＣＯＣが動作状態になっていることが
分かる。
【００７２】以上のように，本実施の形態にかかるＤ／
Ａコンバータによれば，デコーダ３２２とデコード信号
レジスタ３２５の出力信号の同じビット番号同士を加算
するビット加算回路３２４と，電流変換回路３２１内部
の電流出力回路ＣＯＣの動作／停止を制御する第２選択
回路３２７を設けることによって，入力カラーデータに
対して，第１選択回路３２６によって選択される電流出
力回路ＣＯＣが停止状態であっても，第１選択回路３２
６がその入力カラーデータに対する電流出力回路ＣＯＣ
を実際に選択する１クロックパルス分先に第２選択回路
３２７によって動作状態に切り換えられるため，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を確
保することができ，また，第２選択回路３２７によって
選択されない電流出力回路ＣＯＣは停止状態とすること
が可能となるため，Ｄ／Ａコンバータの特性を悪化させ
ることなく消費電流を抑えることができる。
Ａコンバータによれば，デコーダ３２２とデコード信号
レジスタ３２５の出力信号の同じビット番号同士を加算
するビット加算回路３２４と，電流変換回路３２１内部
の電流出力回路ＣＯＣの動作／停止を制御する第２選択
回路３２７を設けることによって，入力カラーデータに
対して，第１選択回路３２６によって選択される電流出
力回路ＣＯＣが停止状態であっても，第１選択回路３２
６がその入力カラーデータに対する電流出力回路ＣＯＣ
を実際に選択する１クロックパルス分先に第２選択回路
３２７によって動作状態に切り換えられるため，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を確
保することができ，また，第２選択回路３２７によって
選択されない電流出力回路ＣＯＣは停止状態とすること
が可能となるため，Ｄ／Ａコンバータの特性を悪化させ
ることなく消費電流を抑えることができる。
【００７３】（第４の実施形態）次に，図１０および図
１１を参照しながら，本発明の第４の実施形態にかかる
Ｄ／Ａコンバータ４００の構成および動作について説明
する。
１１を参照しながら，本発明の第４の実施形態にかかる
Ｄ／Ａコンバータ４００の構成および動作について説明
する。
【００７４】ここで，本発明の第３の実施形態にかかる
Ｄ／Ａコンバータ３００においては，入力カラーデータ
に対して第１選択回路３２６によって選択される電流出
力回路ＣＯＣの電流源３３０が停止状態であった場合
に，第２選択回路３２７により電流源３３０を動作状態
にしてから第１選択回路３２６が実際に選択するまでに
１クロックパルス分の時間を設けるように構成してい
る。しかし，Ｄ／Ａコンバータの高速化が進むに連れ
て，電流源３３０を停止状態から動作状態としても，出
力電流が安定するまでの時間として１クロックパルス分
の時間では十分ではない場合が考えられる。例えば，Ｄ
／Ａコンバータの動作周波数を１００ＭＨｚとして，電
流源３３０の出力電流が安定するまでの時間を３０ｎｓ
とすれば，出力電流が安定するまでに３クロックパルス
分の時間が必要になる。
Ｄ／Ａコンバータ３００においては，入力カラーデータ
に対して第１選択回路３２６によって選択される電流出
力回路ＣＯＣの電流源３３０が停止状態であった場合
に，第２選択回路３２７により電流源３３０を動作状態
にしてから第１選択回路３２６が実際に選択するまでに
１クロックパルス分の時間を設けるように構成してい
る。しかし，Ｄ／Ａコンバータの高速化が進むに連れ
て，電流源３３０を停止状態から動作状態としても，出
力電流が安定するまでの時間として１クロックパルス分
の時間では十分ではない場合が考えられる。例えば，Ｄ
／Ａコンバータの動作周波数を１００ＭＨｚとして，電
流源３３０の出力電流が安定するまでの時間を３０ｎｓ
とすれば，出力電流が安定するまでに３クロックパルス
分の時間が必要になる。
【００７５】かかる問題点を克服するために，本発明の
第４の実施形態にかかるＤ／Ａコンバータ４００では，
デコード信号レジスタ４２５（４２５ａ〜４２５ｃ）を
複数段設け，ビット加算回路４２４に各デコード信号レ
ジスタ４２５ａ〜４２５ｃの出力信号を入力し，各々の
出力信号の同じビット同士を加算するように構成してい
る。かかる構成により，各デコード信号レジスタ４２５
ａ〜４２５ｃの出力信号に基づいて第１選択回路４２６
が選択する電流出力回路ＣＯＣの電流源（図示せず）の
みを動作状態とし，また，第２選択回路４２７により電
流源を動作状態にしてから第１選択回路４２６が選択す
るまでにクロックパルス複数個分の時間を設けることが
可能となる。
第４の実施形態にかかるＤ／Ａコンバータ４００では，
デコード信号レジスタ４２５（４２５ａ〜４２５ｃ）を
複数段設け，ビット加算回路４２４に各デコード信号レ
ジスタ４２５ａ〜４２５ｃの出力信号を入力し，各々の
出力信号の同じビット同士を加算するように構成してい
る。かかる構成により，各デコード信号レジスタ４２５
ａ〜４２５ｃの出力信号に基づいて第１選択回路４２６
が選択する電流出力回路ＣＯＣの電流源（図示せず）の
みを動作状態とし，また，第２選択回路４２７により電
流源を動作状態にしてから第１選択回路４２６が選択す
るまでにクロックパルス複数個分の時間を設けることが
可能となる。
【００７６】以下，図１０を参照しながら，本発明の第
４の実施形態にかかるＤ／Ａコンバータ４００の構成に
ついて説明する。
４の実施形態にかかるＤ／Ａコンバータ４００の構成に
ついて説明する。
【００７７】図１０に示す第４の実施形態にかかるＤ／
Ａコンバータ４００において，カラーデータ入力端子か
ら４ｂｉｔのカラーデータがデータレジスタ４２３のＤ
［０：３］端子に入力され，データレジスタ４２３のＯ
ＵＴ［０：３］端子から出力される信号は，デコーダ４
２２のＤ［０：３］端子に入力される。また，デコーダ
４２２のＳＥＬＥＣＴ［０：１４］端子から出力される
デコード信号は，デコード信号レジスタ４２５ａのＤ
［０：１４］端子とビット加算回路４２４の入力端子に
入力され，デコード信号レジスタ４２５ａのＯＵＴ
［０：１４］端子から出力される信号は，デコード信号
レジスタ４２５ｂのＤ［０：１４］端子とビット加算回
路４２４の入力端子に入力され，デコード信号レジスタ
４２５ｂのＯＵＴ［０：１４］端子から出力される信号
は，デコード信号レジスタ４２５ｃのＤ［０：１４］端
子とビット加算回路４２４の入力端子に入力され，さら
に，デコード信号レジスタ４２５ｃのＯＵＴ［０：１
４］端子から出力される信号は，第１選択回路４２６の
Ｄ［０：１４］端子とビット加算回路４２４の入力端子
に入力される。
Ａコンバータ４００において，カラーデータ入力端子か
ら４ｂｉｔのカラーデータがデータレジスタ４２３のＤ
［０：３］端子に入力され，データレジスタ４２３のＯ
ＵＴ［０：３］端子から出力される信号は，デコーダ４
２２のＤ［０：３］端子に入力される。また，デコーダ
４２２のＳＥＬＥＣＴ［０：１４］端子から出力される
デコード信号は，デコード信号レジスタ４２５ａのＤ
［０：１４］端子とビット加算回路４２４の入力端子に
入力され，デコード信号レジスタ４２５ａのＯＵＴ
［０：１４］端子から出力される信号は，デコード信号
レジスタ４２５ｂのＤ［０：１４］端子とビット加算回
路４２４の入力端子に入力され，デコード信号レジスタ
４２５ｂのＯＵＴ［０：１４］端子から出力される信号
は，デコード信号レジスタ４２５ｃのＤ［０：１４］端
子とビット加算回路４２４の入力端子に入力され，さら
に，デコード信号レジスタ４２５ｃのＯＵＴ［０：１
４］端子から出力される信号は，第１選択回路４２６の
Ｄ［０：１４］端子とビット加算回路４２４の入力端子
に入力される。
【００７８】また，ビット加算回路４２４から出力され
る信号は，第２選択回路４２７のＤ［０：１４］端子に
入力される。第１選択回路４２６のＳＥＬＥＣＴ［０：
１４］端子から出力される信号は電流変換回路４２１の
ＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２
選択回路４２７のＡＣＴＩＶＥ［０：１４］端子から出
力される信号は電流変換回路４２１のＡＣＴＩＶＥ
［０：１４］端子に入力され，電流変換回路４２１のＡ
Ｎ＿ＯＵＴ端子から出力される信号が，Ｄ／Ａコンバー
タ４００からの出力信号となる。
る信号は，第２選択回路４２７のＤ［０：１４］端子に
入力される。第１選択回路４２６のＳＥＬＥＣＴ［０：
１４］端子から出力される信号は電流変換回路４２１の
ＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２
選択回路４２７のＡＣＴＩＶＥ［０：１４］端子から出
力される信号は電流変換回路４２１のＡＣＴＩＶＥ
［０：１４］端子に入力され，電流変換回路４２１のＡ
Ｎ＿ＯＵＴ端子から出力される信号が，Ｄ／Ａコンバー
タ４００からの出力信号となる。
【００７９】また，ＣＬＫ入力端子からは，データレジ
スタ４２３，デコーダ４２２，デコード信号レジスタ４
２５ａ，４２５ｂ，４２５ｃ，第１選択回路４２６およ
び第２選択回路４２７に，それぞれクロックパルスが入
力される。
スタ４２３，デコーダ４２２，デコード信号レジスタ４
２５ａ，４２５ｂ，４２５ｃ，第１選択回路４２６およ
び第２選択回路４２７に，それぞれクロックパルスが入
力される。
【００８０】次に，図１１に示すタイミングチャートを
参照しながら，図１０に示す第４の実施形態にかかるＤ
／Ａコンバータ４００の動作について説明する。なお，
カラーデータ入力端子からカラーデータが入力され，デ
コーダ４２２からＳＥＬＥＣＴ信号を出力するまでの動
作については，図９に関連して説明した本発明の第３の
実施形態にかかるＤ／Ａコンバータ３００と実質的に同
じであるため重複説明は省略する。
参照しながら，図１０に示す第４の実施形態にかかるＤ
／Ａコンバータ４００の動作について説明する。なお，
カラーデータ入力端子からカラーデータが入力され，デ
コーダ４２２からＳＥＬＥＣＴ信号を出力するまでの動
作については，図９に関連して説明した本発明の第３の
実施形態にかかるＤ／Ａコンバータ３００と実質的に同
じであるため重複説明は省略する。
【００８１】図１１に示すように，ＣＬＫの立上がり
で，デコーダ４２２のＳＥＬＥＣＴ［０：１４］端子か
ら“００００ｈ”の信号が出力されると，次のＣＬＫの
立上がりで，デコード信号レジスタ４２５ａは，デコー
ダ４２２のＳＥＬＥＣＴ［０：１４］端子から出力され
る信号“００００ｈ”を保持し，デコード信号レジスタ
４２５ｂとビット加算回路４２４に出力する。また，デ
コーダ４２２からは，次の“０００１ｈ”の信号が出力
される。
で，デコーダ４２２のＳＥＬＥＣＴ［０：１４］端子か
ら“００００ｈ”の信号が出力されると，次のＣＬＫの
立上がりで，デコード信号レジスタ４２５ａは，デコー
ダ４２２のＳＥＬＥＣＴ［０：１４］端子から出力され
る信号“００００ｈ”を保持し，デコード信号レジスタ
４２５ｂとビット加算回路４２４に出力する。また，デ
コーダ４２２からは，次の“０００１ｈ”の信号が出力
される。
【００８２】同様にして，次のＣＬＫの立上がりで，デ
コード信号レジスタ４２５ａは，デコーダ４２２から出
力される信号“０００ｌｈ”を保持し，デコード信号レ
ジスタ４２５ｂとビット加算回路４２４に出力する。同
時に，デコード信号レジスタ４２５ｂは，ＣＬＫの立上
がる前のデコード信号レジスタ４２５ａから出力される
信号“００００ｈ”を保持し，デコード信号レジスタ４
２５ｃとビット加算回路４２４に出力し，デコーダ４２
２からは次の“０００３ｈ”の信号が出力される。
コード信号レジスタ４２５ａは，デコーダ４２２から出
力される信号“０００ｌｈ”を保持し，デコード信号レ
ジスタ４２５ｂとビット加算回路４２４に出力する。同
時に，デコード信号レジスタ４２５ｂは，ＣＬＫの立上
がる前のデコード信号レジスタ４２５ａから出力される
信号“００００ｈ”を保持し，デコード信号レジスタ４
２５ｃとビット加算回路４２４に出力し，デコーダ４２
２からは次の“０００３ｈ”の信号が出力される。
【００８３】また，同様にして，次のＣＬＫの立上がり
で，デコード信号レジスタ４２５ａは，“０００３ｈ”
の信号をデコード信号レジスタ４２５ｂとビット加算回
路４２４に出力し，デコード信号レジスタ４２５ｂは，
“０００ｌｈ”の信号をデコード信号レジスタ４２５ｃ
とビット加算回路４２４に出力し，デコード信号レジス
タ４２５ｃは，“００００ｈ”の信号を第１選択回路４
２６とビット加算回路４２４に出力し，デコーダ４２２
からは次の“０００Ｆｈ”の信号が出力される。
で，デコード信号レジスタ４２５ａは，“０００３ｈ”
の信号をデコード信号レジスタ４２５ｂとビット加算回
路４２４に出力し，デコード信号レジスタ４２５ｂは，
“０００ｌｈ”の信号をデコード信号レジスタ４２５ｃ
とビット加算回路４２４に出力し，デコード信号レジス
タ４２５ｃは，“００００ｈ”の信号を第１選択回路４
２６とビット加算回路４２４に出力し，デコーダ４２２
からは次の“０００Ｆｈ”の信号が出力される。
【００８４】かかる動作により，ビット加算回路４２４
には，デコーダ４２２とデコード信号レジスタ４２５
ａ，４２５ｂ，４２５ｃの出力信号が入力され，４つの
信号の同じビット同士の論理和された信号（“０００Ｆ
ｈ”）を第２選択回路４２７に出力する。
には，デコーダ４２２とデコード信号レジスタ４２５
ａ，４２５ｂ，４２５ｃの出力信号が入力され，４つの
信号の同じビット同士の論理和された信号（“０００Ｆ
ｈ”）を第２選択回路４２７に出力する。
【００８５】そして，次のＣＬＫの立上がりで，第１選
択回路４２６はデコード信号レジスタ４２５ｃから出力
される信号“００００ｈ”を保持し，電流変換回路４２
１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信
号を第１選択回路４２６のＳＥＬＥＣＴ［０：１４］端
子から電流変換回路４２１のＳＥＬＥＣＴ［０：１４］
端子へ出力し，また同時に，第２選択回路４２７は，ビ
ット加算回路４２４から出力される信号“０００Ｆｈ”
を保持し，電流出力回路ＣＯＣ内部の電流源の動作状態
を制御するＡＣＴＩＶＥ信号を第２選択回路４２７のＡ
ＣＴＩＶＥ［０：１４］端子から電流変換回路４２１の
ＡＣＴＩＶＥ［０：１４］端子へ出力する。
択回路４２６はデコード信号レジスタ４２５ｃから出力
される信号“００００ｈ”を保持し，電流変換回路４２
１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信
号を第１選択回路４２６のＳＥＬＥＣＴ［０：１４］端
子から電流変換回路４２１のＳＥＬＥＣＴ［０：１４］
端子へ出力し，また同時に，第２選択回路４２７は，ビ
ット加算回路４２４から出力される信号“０００Ｆｈ”
を保持し，電流出力回路ＣＯＣ内部の電流源の動作状態
を制御するＡＣＴＩＶＥ信号を第２選択回路４２７のＡ
ＣＴＩＶＥ［０：１４］端子から電流変換回路４２１の
ＡＣＴＩＶＥ［０：１４］端子へ出力する。
【００８６】かかる動作により，電流変換回路４２１の
ＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”のデ
ータが入力されるため，電流変換回路４２１内部の電流
出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバー
タ４００のアナログ出力端子から出力される電流は０レ
ベルとなる。また，同時に電流変換回路４２１のＡＣＴ
ＩＶＥ［０：１４］端子へは“０００Ｆｈ”のデータが
入力されるため，電流出力回路ＣＯＣ［１］から電流出
力回路ＣＯＣ［４］までが動作状態となる。なお，図１
１に示す以降の動作については，当業者であれば，以上
の説明を参照にして容易に類推することができるので詳
細説明は省略する。
ＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”のデ
ータが入力されるため，電流変換回路４２１内部の電流
出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバー
タ４００のアナログ出力端子から出力される電流は０レ
ベルとなる。また，同時に電流変換回路４２１のＡＣＴ
ＩＶＥ［０：１４］端子へは“０００Ｆｈ”のデータが
入力されるため，電流出力回路ＣＯＣ［１］から電流出
力回路ＣＯＣ［４］までが動作状態となる。なお，図１
１に示す以降の動作については，当業者であれば，以上
の説明を参照にして容易に類推することができるので詳
細説明は省略する。
【００８７】ここで，カラーデータが“１１１１”の場
合の動作について見てみると，カラーデータ“１１１
１”が入力されると，前述した手順によって，デコーダ
４２２からカラーデータ“１１１１”に相当する“７Ｆ
ＦＦｈ”の信号がＳＥＬＥＣＴ［０：１４］端子から出
力され，第１選択回路４２６から“７ＦＦＦｈ”の信号
を出力することにより電流変換回路４２１内部の全ての
電流出力回路ＣＯＣが選択され，Ｄ／Ａコンバータ４０
０のアナログ出力端子から出力される電流は１５レベル
となる。しかし，本実施の形態によれば，第１選択回路
４２６から“７ＦＦＦＨ”の信号を出力する３クロック
パルス分先の時点で，第２選択回路４２７から“７ＦＦ
Ｆｈ”の信号が出力されており，電流変換回路４２１内
部の全ての電流出力回路ＣＯＣが動作状態になっている
ために，安定した電流出力を得ることができる。
合の動作について見てみると，カラーデータ“１１１
１”が入力されると，前述した手順によって，デコーダ
４２２からカラーデータ“１１１１”に相当する“７Ｆ
ＦＦｈ”の信号がＳＥＬＥＣＴ［０：１４］端子から出
力され，第１選択回路４２６から“７ＦＦＦｈ”の信号
を出力することにより電流変換回路４２１内部の全ての
電流出力回路ＣＯＣが選択され，Ｄ／Ａコンバータ４０
０のアナログ出力端子から出力される電流は１５レベル
となる。しかし，本実施の形態によれば，第１選択回路
４２６から“７ＦＦＦＨ”の信号を出力する３クロック
パルス分先の時点で，第２選択回路４２７から“７ＦＦ
Ｆｈ”の信号が出力されており，電流変換回路４２１内
部の全ての電流出力回路ＣＯＣが動作状態になっている
ために，安定した電流出力を得ることができる。
【００８８】以上のように，本発明の第４の実施形態に
かかるＤ／Ａコンバータ４００によれば，デコード信号
レジスタ４２５（４２５ａ〜４２５ｃ）を複数段設ける
ことによって，電流出力回路ＣＯＣを停止状態から動作
状態に切り換える際に，出力電流が安定するまでに必要
な時間を容易に確保することができる。また，Ｄ／Ａコ
ンバータの動作周波数がより高速化された場合であって
も，デコード信号レジスタを増加することによって，電
流変換回路４２１の構成に手を加えることなく，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を確
保することが可能となるため，Ｄ／Ａコンバータ４００
の特性を悪化させることなく，消費電流を抑えることが
でき，汎用性に優れたＤ／Ａコンバータを提供すること
ができる。また，本実施の形態にかかるＤ／Ａコンバー
タ４００は，同一のカラーデータが連続する場合，例え
ば，文書作成，表計算等のテキストべースのアプリケー
ションソフトウェアの場合のように同色のピクセルが隣
接する確率が高いような場合に利用すれば，特に効果的
である。
かかるＤ／Ａコンバータ４００によれば，デコード信号
レジスタ４２５（４２５ａ〜４２５ｃ）を複数段設ける
ことによって，電流出力回路ＣＯＣを停止状態から動作
状態に切り換える際に，出力電流が安定するまでに必要
な時間を容易に確保することができる。また，Ｄ／Ａコ
ンバータの動作周波数がより高速化された場合であって
も，デコード信号レジスタを増加することによって，電
流変換回路４２１の構成に手を加えることなく，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を確
保することが可能となるため，Ｄ／Ａコンバータ４００
の特性を悪化させることなく，消費電流を抑えることが
でき，汎用性に優れたＤ／Ａコンバータを提供すること
ができる。また，本実施の形態にかかるＤ／Ａコンバー
タ４００は，同一のカラーデータが連続する場合，例え
ば，文書作成，表計算等のテキストべースのアプリケー
ションソフトウェアの場合のように同色のピクセルが隣
接する確率が高いような場合に利用すれば，特に効果的
である。
【００８９】（第５の実施形態）次に，図１２〜図１３
を参照しながら，本発明の第５の実施形態にかかるＤ／
Ａコンバータ５００について詳細に説明することにす
る。
を参照しながら，本発明の第５の実施形態にかかるＤ／
Ａコンバータ５００について詳細に説明することにす
る。
【００９０】第３および第４の実施形態にかかるＤ／Ａ
コンバータ３００，４００においては，デコーダ３２
２，４２２からのデコード信号を保持するためのデコー
ド信号レジスタ３２５，４２５と，デコーダ３２２，４
２２とデコード信号レジスタ３２５，４２５の出力信号
の同じビット同士を加算するビット演算回路３２４，４
２４と，出力端子から電流を出力する電流変換回路３２
１，４２１内部の電流出力回路ＣＯＣを選択する第１選
択回路３２６，４２６と，電流変換回路３２１，４２１
内部の電流出力回路ＣＯＣの動作／停止を制御する第２
選択回路３２７，４２７を設けられていたが，Ｄ／Ａコ
ンバータの分解能が上がるに連れて，電流変換回路３２
１，４２１内部の電流出力回路ＣＯＣの数が増加する
が，電流出力回路ＣＯＣの数が増加すればデコーダ２２
からのデコード信号のビット数が増加する。ここで，Ｄ
／Ａコンバータの分解能が上がった場合，入力カラーデ
ータのビット数が増える以上にデコーダ３２２，４２２
からのデコード信号のビット数が増える。そのため，デ
コード信号レジスタ３２５，４２５，ビット演算回路３
２４，４２４，第１選択回路３２６，４２６および第２
選択回路３２７，４２７の回路規模が大きくなることが
考えられる。
コンバータ３００，４００においては，デコーダ３２
２，４２２からのデコード信号を保持するためのデコー
ド信号レジスタ３２５，４２５と，デコーダ３２２，４
２２とデコード信号レジスタ３２５，４２５の出力信号
の同じビット同士を加算するビット演算回路３２４，４
２４と，出力端子から電流を出力する電流変換回路３２
１，４２１内部の電流出力回路ＣＯＣを選択する第１選
択回路３２６，４２６と，電流変換回路３２１，４２１
内部の電流出力回路ＣＯＣの動作／停止を制御する第２
選択回路３２７，４２７を設けられていたが，Ｄ／Ａコ
ンバータの分解能が上がるに連れて，電流変換回路３２
１，４２１内部の電流出力回路ＣＯＣの数が増加する
が，電流出力回路ＣＯＣの数が増加すればデコーダ２２
からのデコード信号のビット数が増加する。ここで，Ｄ
／Ａコンバータの分解能が上がった場合，入力カラーデ
ータのビット数が増える以上にデコーダ３２２，４２２
からのデコード信号のビット数が増える。そのため，デ
コード信号レジスタ３２５，４２５，ビット演算回路３
２４，４２４，第１選択回路３２６，４２６および第２
選択回路３２７，４２７の回路規模が大きくなることが
考えられる。
【００９１】そこで，本発明の第５の実施形態にかかる
Ｄ／Ａコンバータ５００によれば，デコーダからのデコ
ード信号に基づいて電流変換回路にＳＥＬＥＣＴ信号，
ＡＣＴＩＶＥ信号を供給するのではなく，第１第１デコ
ーダ５２２，５２８を２個設け，入力カラーデータに基
づいて一方の第１第１デコーダ５２２からはＳＥＬＥＣ
Ｔ信号を，もう一方のデコーダ５２８からはＡＣＴＩＶ
Ｅ信号を供給する構成とする。
Ｄ／Ａコンバータ５００によれば，デコーダからのデコ
ード信号に基づいて電流変換回路にＳＥＬＥＣＴ信号，
ＡＣＴＩＶＥ信号を供給するのではなく，第１第１デコ
ーダ５２２，５２８を２個設け，入力カラーデータに基
づいて一方の第１第１デコーダ５２２からはＳＥＬＥＣ
Ｔ信号を，もう一方のデコーダ５２８からはＡＣＴＩＶ
Ｅ信号を供給する構成とする。
【００９２】図１２は，第５の実施形態にかかるＤ／Ａ
コンバータ５００の概略構成を示す回路図である。ここ
では，図１２に示すＤ／Ａコンバータ５００が，本発明
の第３および第４の実施形態にかかるＤ／Ａコンバータ
３００，４００と同様に，４ｂｉｔ分解能のＤ／Ａコン
バータの場合について説明する。
コンバータ５００の概略構成を示す回路図である。ここ
では，図１２に示すＤ／Ａコンバータ５００が，本発明
の第３および第４の実施形態にかかるＤ／Ａコンバータ
３００，４００と同様に，４ｂｉｔ分解能のＤ／Ａコン
バータの場合について説明する。
【００９３】図１２に示すように，カラーデータ入力端
子から４ｂｉｔのカラーデータがデータレジスタ５２３
のＤ［０：３］端子とデータ選択回路５２９のＢ［０：
３］端子に入力される。また，データレジスタ５２３の
ＯＵＴ［０：３］端子から出力される信号は，第１デコ
ーダ５２２のＤ［０：３］端子とデータ選択回路５２９
のＡ［０：３］端子に入力される。データ選択回路５２
９のＹ［０：３］端子から出力される信号は，第２デコ
ーダ５２８のＤ［０：３］端子に入力される。
子から４ｂｉｔのカラーデータがデータレジスタ５２３
のＤ［０：３］端子とデータ選択回路５２９のＢ［０：
３］端子に入力される。また，データレジスタ５２３の
ＯＵＴ［０：３］端子から出力される信号は，第１デコ
ーダ５２２のＤ［０：３］端子とデータ選択回路５２９
のＡ［０：３］端子に入力される。データ選択回路５２
９のＹ［０：３］端子から出力される信号は，第２デコ
ーダ５２８のＤ［０：３］端子に入力される。
【００９４】また，第１デコーダ５２２のＳＥＬＥＣＴ
［０：１４］端子から出力されるデコード信号は，電流
変換回路５２１のＳＥＬＥＣＴ［０：１４］端子に入力
され，また，第２デコーダ５２８のＡＣＴＩＶＥ［０：
１４］端子から出力されるデコード信号は，電流変換回
路５２１のＡＣＴＩＶＥ［０：１４］端子に入力され，
電流変換回路５２１のＡＮ＿ＯＵＴ端子から出力される
信号が，Ｄ／Ａコンバータ５００からの出力信号とな
る。
［０：１４］端子から出力されるデコード信号は，電流
変換回路５２１のＳＥＬＥＣＴ［０：１４］端子に入力
され，また，第２デコーダ５２８のＡＣＴＩＶＥ［０：
１４］端子から出力されるデコード信号は，電流変換回
路５２１のＡＣＴＩＶＥ［０：１４］端子に入力され，
電流変換回路５２１のＡＮ＿ＯＵＴ端子から出力される
信号が，Ｄ／Ａコンバータ５００からの出力信号とな
る。
【００９５】本発明の第５の実施形態にかかるＤ／Ａコ
ンバータ５００においては，本発明の第３および第４の
実施形態にかかるＤ／Ａコンバータ３００，４００と異
なり，第２デコーダ５２８からのＡＣＴＩＶＥ信号に基
づいて電流源の動作／停止を制御し，電流源が動作状態
である場合には，第１デコーダ５２２からのＳＥＬＥＣ
Ｔ信号に基づいて，電流源からの出力電流の出力先を切
り換える構成となっている。また，ＣＬＫ入力端子から
は，データレジスタ５２３，第１デコーダ５２２および
第２デコーダ５２８にクロックパルスが入力される。
ンバータ５００においては，本発明の第３および第４の
実施形態にかかるＤ／Ａコンバータ３００，４００と異
なり，第２デコーダ５２８からのＡＣＴＩＶＥ信号に基
づいて電流源の動作／停止を制御し，電流源が動作状態
である場合には，第１デコーダ５２２からのＳＥＬＥＣ
Ｔ信号に基づいて，電流源からの出力電流の出力先を切
り換える構成となっている。また，ＣＬＫ入力端子から
は，データレジスタ５２３，第１デコーダ５２２および
第２デコーダ５２８にクロックパルスが入力される。
【００９６】ここで，データ選択回路５２９は，入力カ
ラーデータとデータレジスタ５２３の出力信号が入力さ
れて，２つの信号の大きさを比較し，大きい方のデータ
を出力する回路である。これによって，データレジスタ
５２３からの出力信号と次のカラーデータ（入力端子か
ら入力されるカラーデータ）の内の大きい方のデータに
対して，第１第１デコーダ５２２が選択する電流出力回
路ＣＯＣの電流源のみを動作状態とするデータを生成す
ることができる。データ選択回路５２９からの出力信号
に基づき，第２デコーダ５２８は，前述したように電流
変換回路５２１内部の電流出力回路ＣＯＣの電流源の動
作／停止を制御する。なお，データ選択回路５２９の回
路の一例を示す回路図を図１３に示し，その真理値表を
図１４に示す。また，第１デコーダ５２２と第２デコー
ダ５２８は同一の回路で構成することが可能である。
ラーデータとデータレジスタ５２３の出力信号が入力さ
れて，２つの信号の大きさを比較し，大きい方のデータ
を出力する回路である。これによって，データレジスタ
５２３からの出力信号と次のカラーデータ（入力端子か
ら入力されるカラーデータ）の内の大きい方のデータに
対して，第１第１デコーダ５２２が選択する電流出力回
路ＣＯＣの電流源のみを動作状態とするデータを生成す
ることができる。データ選択回路５２９からの出力信号
に基づき，第２デコーダ５２８は，前述したように電流
変換回路５２１内部の電流出力回路ＣＯＣの電流源の動
作／停止を制御する。なお，データ選択回路５２９の回
路の一例を示す回路図を図１３に示し，その真理値表を
図１４に示す。また，第１デコーダ５２２と第２デコー
ダ５２８は同一の回路で構成することが可能である。
【００９７】次に，図１５のタイミングチャートを参照
しながら，本発明の第５の実施形態にかかるＤ／Ａコン
バータの動作について説明する。
しながら，本発明の第５の実施形態にかかるＤ／Ａコン
バータの動作について説明する。
【００９８】図１５に示すように，カラーデータ入力端
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ５２３は，カラー
データ“００００”を保持し，第１デコーダ５２２とデ
ータ選択回路５２９に出力する。また，次のカラーデー
タ“０１００”が入力端子から入力されると，データ選
択回路５２９は，データレジスタ５２３の出力信号と入
力カラーデータの大きさを比較し，大きい方のデータ
“０１００”を第２デコーダ５２８へ出力する。
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ５２３は，カラー
データ“００００”を保持し，第１デコーダ５２２とデ
ータ選択回路５２９に出力する。また，次のカラーデー
タ“０１００”が入力端子から入力されると，データ選
択回路５２９は，データレジスタ５２３の出力信号と入
力カラーデータの大きさを比較し，大きい方のデータ
“０１００”を第２デコーダ５２８へ出力する。
【００９９】ＣＬＫの次の立上がりで，第１デコーダ５
２２は，電流変換回路２１内部の電流出力回路ＣＯＣを
選択するＳＥＬＥＣＴ信号を電流変換回路２１へ出力す
るが，データレジスタ５２３の出力信号が“００００”
の場合には，第１デコーダ５２２のＳＥＬＥＣＴ［０：
１４］端子から電流変換回路５２１のＳＥＬＥＣＴ
［０：１４］端子へ出力される信号は“００００ｈ”と
なる。同時に，第２デコーダ５２８は，電流出力回路Ｃ
ＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信
号を電流変換回路５２１へ出力するが，データ選択回路
５２９の出力信号が“０１００”の場合には，第２デコ
ーダ５２８のＡＣＴＩＶＥ［０：１４］端子から電流変
換回路５２１のＡＣＴＩＶＥ［０：１４］端子へ出力さ
れる信号は，“０００Ｆｈ”となる。
２２は，電流変換回路２１内部の電流出力回路ＣＯＣを
選択するＳＥＬＥＣＴ信号を電流変換回路２１へ出力す
るが，データレジスタ５２３の出力信号が“００００”
の場合には，第１デコーダ５２２のＳＥＬＥＣＴ［０：
１４］端子から電流変換回路５２１のＳＥＬＥＣＴ
［０：１４］端子へ出力される信号は“００００ｈ”と
なる。同時に，第２デコーダ５２８は，電流出力回路Ｃ
ＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信
号を電流変換回路５２１へ出力するが，データ選択回路
５２９の出力信号が“０１００”の場合には，第２デコ
ーダ５２８のＡＣＴＩＶＥ［０：１４］端子から電流変
換回路５２１のＡＣＴＩＶＥ［０：１４］端子へ出力さ
れる信号は，“０００Ｆｈ”となる。
【０１００】これによって，電流変換回路５２１のＳＥ
ＬＥＣＴ［０：１４］端子へは，“００００ｈ”のデー
タが入力されるため，電流変換回路５２１内部の電流出
力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ
５００のアナログ出力端子から出力される電流は０レベ
ルとなる。また，電流変換回路５２１のＡＣＴＩＶＥ
［０：１４］端子へは“０００Ｆｈ”のデータが入力さ
れるため，電流出力回路ＣＯＣ［１］から電流出力回路
ＣＯＣ［４］までが動作状態となる。また，前述した手
順と同様にして，データレジスタ５２３からの出力信号
が“０１００”，カラーデータ入力端子から入力される
カラーデータが“００１０”となった場合には，データ
選択回路５２９から出力される信号は“０１００”とな
り，次のＣＬＫの立上がりで，第１デコーダ５２２から
出力される信号は“０００Ｆｈ”，第２デコーダ５２８
から出力される信号は“０００Ｆｈ”となり，電流出力
回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが
選択されて，アナログ出力端子から出力される電流は４
レベルとなり，電流出力回路ＣＯＣ［１］から電流出力
回路ＣＯＣ［４］までが動作状態となる。
ＬＥＣＴ［０：１４］端子へは，“００００ｈ”のデー
タが入力されるため，電流変換回路５２１内部の電流出
力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ
５００のアナログ出力端子から出力される電流は０レベ
ルとなる。また，電流変換回路５２１のＡＣＴＩＶＥ
［０：１４］端子へは“０００Ｆｈ”のデータが入力さ
れるため，電流出力回路ＣＯＣ［１］から電流出力回路
ＣＯＣ［４］までが動作状態となる。また，前述した手
順と同様にして，データレジスタ５２３からの出力信号
が“０１００”，カラーデータ入力端子から入力される
カラーデータが“００１０”となった場合には，データ
選択回路５２９から出力される信号は“０１００”とな
り，次のＣＬＫの立上がりで，第１デコーダ５２２から
出力される信号は“０００Ｆｈ”，第２デコーダ５２８
から出力される信号は“０００Ｆｈ”となり，電流出力
回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが
選択されて，アナログ出力端子から出力される電流は４
レベルとなり，電流出力回路ＣＯＣ［１］から電流出力
回路ＣＯＣ［４］までが動作状態となる。
【０１０１】また，同様にデータレジスタ５２３からの
出力信号が“００１０”，カラーデータ入力端子から入
力されるカラーデータが“１０００”となった場合に
は，データ選択回路５２９から出力される信号は“１０
００”となり，次のＣＬＫの立上がりで，第１デコーダ
５２２から出力される信号は“０００３ｈ”，第２デコ
ーダ５２８から出力される信号は“００ＦＦｈ”とな
り，電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ
［２］の２つが選択され，アナログ出力端子から出力さ
れる電流は２レベルとなり，電流出力回路ＣＯＣ［１］
から電流出力回路ＣＯＣ［８］までが動作状態となる。
以降の動作については，当業者であれば，図１５より容
易に類推できるため，その詳細な説明は省略する。
出力信号が“００１０”，カラーデータ入力端子から入
力されるカラーデータが“１０００”となった場合に
は，データ選択回路５２９から出力される信号は“１０
００”となり，次のＣＬＫの立上がりで，第１デコーダ
５２２から出力される信号は“０００３ｈ”，第２デコ
ーダ５２８から出力される信号は“００ＦＦｈ”とな
り，電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ
［２］の２つが選択され，アナログ出力端子から出力さ
れる電流は２レベルとなり，電流出力回路ＣＯＣ［１］
から電流出力回路ＣＯＣ［８］までが動作状態となる。
以降の動作については，当業者であれば，図１５より容
易に類推できるため，その詳細な説明は省略する。
【０１０２】ここで，カラーデータが“１１１１”の場
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１デコーダ５２２か
らカラーデータ“１１１１”に相当する“７ＦＦＦｈ”
の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ
／Ａコンバータ５００のアナログ出力端子から出力され
る電流は１５レベルとなる。この場合に，第１デコーダ
５２２から“７ＦＦＦｈ”の信号を出力する１クロック
パルス分先に第２デコーダ５２８から“７ＦＦＦｈ”の
信号が出力され，電流変換回路５２１内部の全ての電流
出力回路ＣＯＣが動作状態になっていることが分かる。
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１デコーダ５２２か
らカラーデータ“１１１１”に相当する“７ＦＦＦｈ”
の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ
／Ａコンバータ５００のアナログ出力端子から出力され
る電流は１５レベルとなる。この場合に，第１デコーダ
５２２から“７ＦＦＦｈ”の信号を出力する１クロック
パルス分先に第２デコーダ５２８から“７ＦＦＦｈ”の
信号が出力され，電流変換回路５２１内部の全ての電流
出力回路ＣＯＣが動作状態になっていることが分かる。
【０１０３】以上のように，第５の実施形態にかかるＤ
／Ａコンバータ５００によれば，入力カラーデータとデ
ータレジスタ２３の出力信号が入力されて，２つの信号
の大きさを比較し，大きい方の信号を出力するデータ選
択回路５２９と，電流変換回路５２１内部の電流出力回
路ＣＯＣの動作／停止を制御する第２デコーダ５２８を
設けることによって，入力カラーデータに対して第１デ
コーダ５２２によって選択される電流出力回路ＣＯＣが
停止状態であっても，第１デコーダ５２２がその入力カ
ラーデータに対する電流出力回路ＣＯＣを実際に選択す
る１クロックパルス分先に，第２デコーダ５２８によっ
て動作状態に切り換えることが可能となるため，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を十
分に確保することができる。また，第２デコーダ５２８
によって選択されない電流出力回路ＣＯＣは，停止状態
とすることが可能となるため，本発明の第３の実施形態
にかかるＤ／Ａコンバータ３００と同様に，Ｄ／Ａコン
バータ５００の特性を悪化させることなく消費電流を抑
えることができる。
／Ａコンバータ５００によれば，入力カラーデータとデ
ータレジスタ２３の出力信号が入力されて，２つの信号
の大きさを比較し，大きい方の信号を出力するデータ選
択回路５２９と，電流変換回路５２１内部の電流出力回
路ＣＯＣの動作／停止を制御する第２デコーダ５２８を
設けることによって，入力カラーデータに対して第１デ
コーダ５２２によって選択される電流出力回路ＣＯＣが
停止状態であっても，第１デコーダ５２２がその入力カ
ラーデータに対する電流出力回路ＣＯＣを実際に選択す
る１クロックパルス分先に，第２デコーダ５２８によっ
て動作状態に切り換えることが可能となるため，電流出
力回路ＣＯＣからの出力電流が安定するまでの時間を十
分に確保することができる。また，第２デコーダ５２８
によって選択されない電流出力回路ＣＯＣは，停止状態
とすることが可能となるため，本発明の第３の実施形態
にかかるＤ／Ａコンバータ３００と同様に，Ｄ／Ａコン
バータ５００の特性を悪化させることなく消費電流を抑
えることができる。
【０１０４】また，この第５の実施形態にかかるＤ／Ａ
コンバータ５００によれば，カラーデータの入力からア
ナログ信号が出力されるまでのサイクルを，第３の実施
形態にかかるＤ／Ａコンバータ３００よりも短縮するこ
とができる。
コンバータ５００によれば，カラーデータの入力からア
ナログ信号が出力されるまでのサイクルを，第３の実施
形態にかかるＤ／Ａコンバータ３００よりも短縮するこ
とができる。
【０１０５】また，Ｄ／Ａコンバータの分解能が上がっ
た場合には，前述したように入力カラーデータのビット
数が増える以上に，第１デコーダ５２２からのデコード
信号のビット数が増えるため，本発明の第３の実施形態
にかかるＤ／Ａコンバータ３００の場合には，デコード
信号レジスタ３２５，ビット演算回路３２４，第１選択
回路３２６および第２選択回路３２７の回路規模が大き
くなるが，本発明の第５の実施形態にかかるＤ／Ａコン
バータ５００によれば，Ｄ／Ａコンバータ５００の分解
能と同じビット数の処理を行なうことができるデータ選
択回路５２９と第２デコーダ５２８に変更すればよいた
め，回路規模の増加を，本発明の第３の実施形態にかか
るＤ／Ａコンバータ３００よりも低く抑えることができ
る。
た場合には，前述したように入力カラーデータのビット
数が増える以上に，第１デコーダ５２２からのデコード
信号のビット数が増えるため，本発明の第３の実施形態
にかかるＤ／Ａコンバータ３００の場合には，デコード
信号レジスタ３２５，ビット演算回路３２４，第１選択
回路３２６および第２選択回路３２７の回路規模が大き
くなるが，本発明の第５の実施形態にかかるＤ／Ａコン
バータ５００によれば，Ｄ／Ａコンバータ５００の分解
能と同じビット数の処理を行なうことができるデータ選
択回路５２９と第２デコーダ５２８に変更すればよいた
め，回路規模の増加を，本発明の第３の実施形態にかか
るＤ／Ａコンバータ３００よりも低く抑えることができ
る。
【０１０６】（第６の実施形態）次に，図１６および図
１７を参照しながら，本発明の第６の実施形態にかかる
Ｄ／Ａコンバータの構成および動作について説明する。
１７を参照しながら，本発明の第６の実施形態にかかる
Ｄ／Ａコンバータの構成および動作について説明する。
【０１０７】本発明の第５の実施形態にかかるＤ／Ａコ
ンバータ５００においては，入力カラーデータに対して
第１デコーダ５２２によって選択される電流出力回路Ｃ
ＯＣの電流源が停止状態であった場合に，第２デコーダ
５２８により電流源を動作状態にしてから，第１デコー
ダ５２２が実際に選択を行うまでに，本発明の第３の実
施形態にかかるＤ／Ａコンバータ３００と同様に，１ク
ロックパルス分の時間が設けられていた。しかし，Ｄ／
Ａコンバータの高速化が進むに連れて電流源を停止状態
から動作状態とする場合に，出力電流が安定するまでの
時間として，１クロックパルス分の時間では不十分な場
合がある。
ンバータ５００においては，入力カラーデータに対して
第１デコーダ５２２によって選択される電流出力回路Ｃ
ＯＣの電流源が停止状態であった場合に，第２デコーダ
５２８により電流源を動作状態にしてから，第１デコー
ダ５２２が実際に選択を行うまでに，本発明の第３の実
施形態にかかるＤ／Ａコンバータ３００と同様に，１ク
ロックパルス分の時間が設けられていた。しかし，Ｄ／
Ａコンバータの高速化が進むに連れて電流源を停止状態
から動作状態とする場合に，出力電流が安定するまでの
時間として，１クロックパルス分の時間では不十分な場
合がある。
【０１０８】この点，本発明の第６の実施形態にかかる
Ｄ／Ａコンバータ６００によれば，データレジスタ６２
３が複数段設けられ，また，データ選択回路６２９は各
データレジスタの出力信号の中で１番大きなデータを選
択することによって，１番大きなデータに対して第１デ
コーダ６２２が選択する電流出力回路ＣＯＣの電流源の
みを第２デコーダ６２８によって動作状態とすることが
可能となり，また，第２デコーダ６２８により電流源を
動作状態にしてから第１デコーダ６２２が選択するまで
にクロックパルス複数個分の時間が設けることが可能と
なる。
Ｄ／Ａコンバータ６００によれば，データレジスタ６２
３が複数段設けられ，また，データ選択回路６２９は各
データレジスタの出力信号の中で１番大きなデータを選
択することによって，１番大きなデータに対して第１デ
コーダ６２２が選択する電流出力回路ＣＯＣの電流源の
みを第２デコーダ６２８によって動作状態とすることが
可能となり，また，第２デコーダ６２８により電流源を
動作状態にしてから第１デコーダ６２２が選択するまで
にクロックパルス複数個分の時間が設けることが可能と
なる。
【０１０９】図１６は，本発明の第６の実施形態にかか
るＤ／Ａコンバータ６００の概略構成を示している。図
１６に示すように，カラーデータ入力端子から４ｂｉｔ
のカラーデータが，データレジスタ６２３ａのＤ［０：
３］端子に入力される。データレジスタ６２３ａのＯＵ
Ｔ［０：３］端子から出力される信号は，データレジス
タ６２３ｂのＤ［０：３］端子とデータ選択回路６２９
ａのＢ［０：３］端子に入力される。データレジスタ６
２３ｂのＯＵＴ［０：３］端子から出力される信号は，
データレジスタ６２３ｃのＤ［０：３］端子とデータ選
択回路６２９ａのＡ［０：３］端子に入力される。デー
タレジスタ６２３ｃのＯＵＴ［０：３］端子から出力さ
れる信号は，データレジスタ６２３ｄのＤ［０：３］端
子とデータ選択回路６２９ｂのＢ［０：３］端子に入力
される。データレジスタ６２３ｄのＯＵＴ［０：３］端
子から出力される信号は，デコーダ６２２のＤ［０：
３］端子とデータ選択回路６２９ｂのＡ［０：３］端子
に入力される。
るＤ／Ａコンバータ６００の概略構成を示している。図
１６に示すように，カラーデータ入力端子から４ｂｉｔ
のカラーデータが，データレジスタ６２３ａのＤ［０：
３］端子に入力される。データレジスタ６２３ａのＯＵ
Ｔ［０：３］端子から出力される信号は，データレジス
タ６２３ｂのＤ［０：３］端子とデータ選択回路６２９
ａのＢ［０：３］端子に入力される。データレジスタ６
２３ｂのＯＵＴ［０：３］端子から出力される信号は，
データレジスタ６２３ｃのＤ［０：３］端子とデータ選
択回路６２９ａのＡ［０：３］端子に入力される。デー
タレジスタ６２３ｃのＯＵＴ［０：３］端子から出力さ
れる信号は，データレジスタ６２３ｄのＤ［０：３］端
子とデータ選択回路６２９ｂのＢ［０：３］端子に入力
される。データレジスタ６２３ｄのＯＵＴ［０：３］端
子から出力される信号は，デコーダ６２２のＤ［０：
３］端子とデータ選択回路６２９ｂのＡ［０：３］端子
に入力される。
【０１１０】さらに，データ選択回路６２９ａのＹ
［０：３］端子から出力される信号は，データ選択回路
６２９ｃのＢ［０：３］端子，データ選択回路６２９ｂ
のＹ［０：３］端子から出力される信号は，データ選択
回路６２９ｃのＡ［０：３］端子にそれぞれ入力され，
データ選択回路６２９ｃのＹ［０：３］端子から出力さ
れる信号は，第２デコーダ６２８のＤ［０：３］端子に
入力される。
［０：３］端子から出力される信号は，データ選択回路
６２９ｃのＢ［０：３］端子，データ選択回路６２９ｂ
のＹ［０：３］端子から出力される信号は，データ選択
回路６２９ｃのＡ［０：３］端子にそれぞれ入力され，
データ選択回路６２９ｃのＹ［０：３］端子から出力さ
れる信号は，第２デコーダ６２８のＤ［０：３］端子に
入力される。
【０１１１】さらに，第１デコーダ６２２のＳＥＬＥＣ
Ｔ［０：１４］端子から出力されるデコード信号は，電
流変換回路６２１のＳＥＬＥＣＴ［０：１４］端子に入
力され，また，第２デコーダ６２８のＡＣＴＩＶＥ
［０：１４］端子から出力されるデコード信号は，電流
変換回路６２１のＡＣＴＩＶＥ［０：１４］端子に入力
され，電流変換回路６２１のＡＮ＿ＯＵＴ端子から出力
される信号がＤ／Ａコンバータ６００からの出力信号と
なる。また，ＣＬＫ入力端子からは，データレジスタ６
２３ａ，６２３ｂ，６２３ｃ，６２３ｄ，第１デコーダ
６２２および第２デコーダ６２８にクロックパルスが入
力される。
Ｔ［０：１４］端子から出力されるデコード信号は，電
流変換回路６２１のＳＥＬＥＣＴ［０：１４］端子に入
力され，また，第２デコーダ６２８のＡＣＴＩＶＥ
［０：１４］端子から出力されるデコード信号は，電流
変換回路６２１のＡＣＴＩＶＥ［０：１４］端子に入力
され，電流変換回路６２１のＡＮ＿ＯＵＴ端子から出力
される信号がＤ／Ａコンバータ６００からの出力信号と
なる。また，ＣＬＫ入力端子からは，データレジスタ６
２３ａ，６２３ｂ，６２３ｃ，６２３ｄ，第１デコーダ
６２２および第２デコーダ６２８にクロックパルスが入
力される。
【０１１２】次に，図１７に示すタイミングチャートを
参照しながら，本発明の第６の実施形態にかかるＤ／Ａ
コンバータの動作について説明する。
参照しながら，本発明の第６の実施形態にかかるＤ／Ａ
コンバータの動作について説明する。
【０１１３】図１７に示すように，カラーデータ入力端
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ６２３ａはカラー
データ“００００”を保持し，データレジスタ６２３ｂ
とデータ選択回路６２９ａに出力する。同様にして，カ
ラーデータ入力端子から次のカラーデータ“０１００”
が入力されると，ＣＬＫの次の立上がりで，データレジ
スタ６２３ａはカラーデータ“０１００”を保持し，デ
ータレジスタ６２３ｂとデータ選択回路６２９ａに出力
すると同時に，データレジスタ６２３ｂは，ＣＬＫの立
上がる前のデータレジスタ６２３ａから出力される信号
“００００”を保持し，データレジスタ６２３ｃとデー
タ選択回路６２９ａに出力する。
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ６２３ａはカラー
データ“００００”を保持し，データレジスタ６２３ｂ
とデータ選択回路６２９ａに出力する。同様にして，カ
ラーデータ入力端子から次のカラーデータ“０１００”
が入力されると，ＣＬＫの次の立上がりで，データレジ
スタ６２３ａはカラーデータ“０１００”を保持し，デ
ータレジスタ６２３ｂとデータ選択回路６２９ａに出力
すると同時に，データレジスタ６２３ｂは，ＣＬＫの立
上がる前のデータレジスタ６２３ａから出力される信号
“００００”を保持し，データレジスタ６２３ｃとデー
タ選択回路６２９ａに出力する。
【０１１４】また，同様にして，次のカラーデータ“０
０１０”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ６２３ａは“００１０”の信号をデータレ
ジスタ６２３ｂとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｂは“０１００”の信号をデータレ
ジスタ６２３ｃとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｃは“００００”の信号をデータレ
ジスタ６２３ｄとデータ選択回路６２９ｂに出力する。
０１０”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ６２３ａは“００１０”の信号をデータレ
ジスタ６２３ｂとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｂは“０１００”の信号をデータレ
ジスタ６２３ｃとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｃは“００００”の信号をデータレ
ジスタ６２３ｄとデータ選択回路６２９ｂに出力する。
【０１１５】また，同様にして，次のカラーデータ“１
０００”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ６２３ａは“１０００”の信号をデータレ
ジスタ６２３ｂとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｂは，“００１０”の信号をデータ
レジスタ６２３ｃとデータ選択回路６２９ａに出力し，
データレジスタ６２３ｃは“０１００”の信号をデータ
レジスタ６２３ｄとデータ選択回路６２９ｂに出力し，
データレジスタ６２３ｄは“００００”の信号を第１デ
コーダ６２２とデータ選択回路６２９ｂに出力する。
０００”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ６２３ａは“１０００”の信号をデータレ
ジスタ６２３ｂとデータ選択回路６２９ａに出力し，デ
ータレジスタ６２３ｂは，“００１０”の信号をデータ
レジスタ６２３ｃとデータ選択回路６２９ａに出力し，
データレジスタ６２３ｃは“０１００”の信号をデータ
レジスタ６２３ｄとデータ選択回路６２９ｂに出力し，
データレジスタ６２３ｄは“００００”の信号を第１デ
コーダ６２２とデータ選択回路６２９ｂに出力する。
【０１１６】この状態において，データ選択回路６２９
ａにはデータレジスタ６２３ａの出力信号“１０００”
とデータレジスタ６２３ｂの出力信号“００１０”が入
力され，２つの信号の内大きい方の信号“１０００”を
データ選択回路６２９ｃに出力し，また，データ選択回
路６２９ｂにはデータレジスタ６２３ｃの出力信号“０
１００”とデータレジスタ６２３ｄの出力信号“０００
０”が入力され，さらに，２つの信号の内大きい方の信
号“０１００”をデータ選択回路６２９ｃに出力する。
ａにはデータレジスタ６２３ａの出力信号“１０００”
とデータレジスタ６２３ｂの出力信号“００１０”が入
力され，２つの信号の内大きい方の信号“１０００”を
データ選択回路６２９ｃに出力し，また，データ選択回
路６２９ｂにはデータレジスタ６２３ｃの出力信号“０
１００”とデータレジスタ６２３ｄの出力信号“０００
０”が入力され，さらに，２つの信号の内大きい方の信
号“０１００”をデータ選択回路６２９ｃに出力する。
【０１１７】このようにして，データ選択回路６２９ｃ
にはデータ選択回路６２９ａの出力信号“１０００”と
データ選択回路６２９ｂの出力信号“０１００”が入力
され，２つの信号の内大きい方の信号“１０００”を第
２デコーダ６２８に出力する。ＣＬＫの次の立上がり
で，第１デコーダ６２２は，電流変換回路６２１内部の
電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を電流
変換回路６２１へ出力するが，データレジスタ６２３ｄ
の出力信号が“００００”の場合には，第１デコーダ６
２２のＳＥＬＥＣＴ［０：１４］端子から電流変換回路
６２１のＳＥＬＥＣＴ［０：１４］端子へ出力される信
号は“００００ｈ”となる。
にはデータ選択回路６２９ａの出力信号“１０００”と
データ選択回路６２９ｂの出力信号“０１００”が入力
され，２つの信号の内大きい方の信号“１０００”を第
２デコーダ６２８に出力する。ＣＬＫの次の立上がり
で，第１デコーダ６２２は，電流変換回路６２１内部の
電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を電流
変換回路６２１へ出力するが，データレジスタ６２３ｄ
の出力信号が“００００”の場合には，第１デコーダ６
２２のＳＥＬＥＣＴ［０：１４］端子から電流変換回路
６２１のＳＥＬＥＣＴ［０：１４］端子へ出力される信
号は“００００ｈ”となる。
【０１１８】同時に，第２デコーダ２８は，電流出力回
路ＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶ
Ｅ信号を電流出力回路ＣＯＣへ出力するが，データ選択
回路６２９ｃの出力信号が“１０００”の場合には，第
２デコーダ２８のＡＣＴＩＶＥ［０：１４］端子から電
流変換回路６２１のＡＣＴＩＶＥ［０：１４］端子へ出
力される信号は“００ＦＦｈ”となる。
路ＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶ
Ｅ信号を電流出力回路ＣＯＣへ出力するが，データ選択
回路６２９ｃの出力信号が“１０００”の場合には，第
２デコーダ２８のＡＣＴＩＶＥ［０：１４］端子から電
流変換回路６２１のＡＣＴＩＶＥ［０：１４］端子へ出
力される信号は“００ＦＦｈ”となる。
【０１１９】かかる動作によって，電流変換回路６２１
のＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”の
データが入力されるため，電流変換回路６２１内部の電
流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバ
ータ６００のアナログ出力端子から出力される電流は０
レベルとなる。
のＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”の
データが入力されるため，電流変換回路６２１内部の電
流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバ
ータ６００のアナログ出力端子から出力される電流は０
レベルとなる。
【０１２０】また，電流変換回路６２１のＡＣＴＩＶＥ
［０：１４］端子へは，“００ＦＦｈ”のデータが入力
されるため，電流出力回路ＣＯＣ［１］から電流出力回
路ＣＯＣ［８］までが動作状態となる。また，前述した
手順と同様にして，カラーデータ入力端子からカラーデ
ータ“０００１”が入力され，データレジスタ６２３ａ
の出力信号が“０００１”，データレジスタ６２３ｂの
出力信号が“１０００”，データレジスタ６２３ｃの出
力信号が“００１０”，データレジスタ６２３ｄの出力
信号が“０１００”となった場合には，データ選択回路
６２９ｃから出力される信号は“１０００”となり，次
のＣＬＫの立上がりで，第１デコーダ６２２から出力さ
れる信号は“０００Ｆｈ”，第２デコーダ６２８から出
力される信号は“００ＦＦｈ”となり，電流出力回路Ｃ
ＯＣ［１］から電流出力回路ＣＯＣ［４］までが選択さ
れ，アナログ出力端子から出力される電流は４レベルと
なり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯ
Ｃ［８］までが動作状態となる。なお，以降の動作につ
いては，当業者であれば，図１７より容易に類推できる
ためその詳細説明は省略する。
［０：１４］端子へは，“００ＦＦｈ”のデータが入力
されるため，電流出力回路ＣＯＣ［１］から電流出力回
路ＣＯＣ［８］までが動作状態となる。また，前述した
手順と同様にして，カラーデータ入力端子からカラーデ
ータ“０００１”が入力され，データレジスタ６２３ａ
の出力信号が“０００１”，データレジスタ６２３ｂの
出力信号が“１０００”，データレジスタ６２３ｃの出
力信号が“００１０”，データレジスタ６２３ｄの出力
信号が“０１００”となった場合には，データ選択回路
６２９ｃから出力される信号は“１０００”となり，次
のＣＬＫの立上がりで，第１デコーダ６２２から出力さ
れる信号は“０００Ｆｈ”，第２デコーダ６２８から出
力される信号は“００ＦＦｈ”となり，電流出力回路Ｃ
ＯＣ［１］から電流出力回路ＣＯＣ［４］までが選択さ
れ，アナログ出力端子から出力される電流は４レベルと
なり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯ
Ｃ［８］までが動作状態となる。なお，以降の動作につ
いては，当業者であれば，図１７より容易に類推できる
ためその詳細説明は省略する。
【０１２１】ここで，カラーデータが“１１１１”の場
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１デコーダ６２２か
らカラーデータ“１１１１”に相当する“７ＦＦＦｈ”
の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ
／Ａコンバータ６００のアナログ出力端子から出力され
る電流は１５レベルとなる。この場合，第１デコーダ６
２２から“７ＦＦＦｈ”の信号を出力する３クロックパ
ルス分先に，第２デコーダ６２８から“７ＦＦＦｈ”の
信号が出力され，電流変換回路６２１内部の全ての電流
出力回路ＣＯＣが動作状態になっていることが分かる。
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１デコーダ６２２か
らカラーデータ“１１１１”に相当する“７ＦＦＦｈ”
の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ
／Ａコンバータ６００のアナログ出力端子から出力され
る電流は１５レベルとなる。この場合，第１デコーダ６
２２から“７ＦＦＦｈ”の信号を出力する３クロックパ
ルス分先に，第２デコーダ６２８から“７ＦＦＦｈ”の
信号が出力され，電流変換回路６２１内部の全ての電流
出力回路ＣＯＣが動作状態になっていることが分かる。
【０１２２】以上のように，本発明の第６の実施形態に
かかるＤ／Ａコンバータ６００によれば，データレジス
タ６２３を複数段設けることによって，本発明の第４の
実施形態にかかるＤ／Ａコンバータ４００と同様に，電
流出力回路ＣＯＣを停止状態から動作状態とした場合
に，その出力電流が安定するまでに必要な時間を容易に
確保することができる。また，Ｄ／Ａコンバータの動作
周波数がより高速化された場合であっても，データレジ
スタ６２３を任意の数増加することによって，電流変換
回路６２１の構成を変化させずに，電流源の出力電流が
安定するまでの時間を確保することが可能となるため，
Ｄ／Ａコンバータの特性を悪化させることなく消費電流
を抑えることができ，汎用性に優れたＤ／Ａコンバータ
を提供することができる。
かかるＤ／Ａコンバータ６００によれば，データレジス
タ６２３を複数段設けることによって，本発明の第４の
実施形態にかかるＤ／Ａコンバータ４００と同様に，電
流出力回路ＣＯＣを停止状態から動作状態とした場合
に，その出力電流が安定するまでに必要な時間を容易に
確保することができる。また，Ｄ／Ａコンバータの動作
周波数がより高速化された場合であっても，データレジ
スタ６２３を任意の数増加することによって，電流変換
回路６２１の構成を変化させずに，電流源の出力電流が
安定するまでの時間を確保することが可能となるため，
Ｄ／Ａコンバータの特性を悪化させることなく消費電流
を抑えることができ，汎用性に優れたＤ／Ａコンバータ
を提供することができる。
【０１２３】また，本発明の第６の実施形態にかかるＤ
／Ａコンバータ６００によれば，本発明の第５の実施形
態かかるＤ／Ａコンバータ５００と同様に，カラーデー
タの入力からアナログ信号が出力されるまでのサイクル
を，本発明の第４の実施形態にかかるＤ／Ａコンバータ
４００よりも短縮することができる。
／Ａコンバータ６００によれば，本発明の第５の実施形
態かかるＤ／Ａコンバータ５００と同様に，カラーデー
タの入力からアナログ信号が出力されるまでのサイクル
を，本発明の第４の実施形態にかかるＤ／Ａコンバータ
４００よりも短縮することができる。
【０１２４】また，Ｄ／Ａコンバータの分解能が上がっ
た場合には，前述したように入力カラーデータのビット
数が増える以上に第１デコーダ６２２からのデコード信
号のビット数が増えるため，本発明の第４の実施形態に
かかるＤ／Ａコンバータ４００の場合には，デコード信
号レジスタ４２５ａ，４２５ｂ，４２５ｃ，ビット演算
回路４２４，第１選択回路４２６および第２選択回路４
２７の回路規模を大きくせざるを得なかった。この点，
本発明の第６の実施形態にかかるＤ／Ａコンバータ６０
０によれば，本発明の第５の実施形態にかかるＤ／Ａコ
ンバータ５００と同様に，Ｄ／Ａコンバータの分解能と
同じビット数の処理を行なうことができるデータ選択回
路６２９と第２デコーダ６２８に変更すればよいため，
回路規模の増加を本発明の第４の実施形態にかかるＤ／
Ａコンバータ４００よりも低く抑えることができる。
た場合には，前述したように入力カラーデータのビット
数が増える以上に第１デコーダ６２２からのデコード信
号のビット数が増えるため，本発明の第４の実施形態に
かかるＤ／Ａコンバータ４００の場合には，デコード信
号レジスタ４２５ａ，４２５ｂ，４２５ｃ，ビット演算
回路４２４，第１選択回路４２６および第２選択回路４
２７の回路規模を大きくせざるを得なかった。この点，
本発明の第６の実施形態にかかるＤ／Ａコンバータ６０
０によれば，本発明の第５の実施形態にかかるＤ／Ａコ
ンバータ５００と同様に，Ｄ／Ａコンバータの分解能と
同じビット数の処理を行なうことができるデータ選択回
路６２９と第２デコーダ６２８に変更すればよいため，
回路規模の増加を本発明の第４の実施形態にかかるＤ／
Ａコンバータ４００よりも低く抑えることができる。
【０１２５】（第７の実施形態）次に，図１８〜図２０
を参照しながら，本発明の第７の実施形態にかかるＤ／
Ａコンバータ７００の構成および動作について詳細に説
明する。
を参照しながら，本発明の第７の実施形態にかかるＤ／
Ａコンバータ７００の構成および動作について詳細に説
明する。
【０１２６】本発明の第３〜第６の実施形態にかかるＤ
／Ａコンバータ３００，４００，５００，６００におい
ては，図６に示すような電流変換回路内部に設けられた
電流出力回路ＣＯＣからの出力電流は，全て同じ値であ
ったが，かかる電流変換回路を，図１８に示すように，
２n（ｎ＝０，１，２，・・・）で重み付けされた電流
出力回路ＬＣＯＣを用いて構成することもできる。Ｄ／
Ａコンバータが４ｂｉｔ分解能の場合の重み付けされた
電流出力回路ＬＣＯＣを使用した重み付け電流変換回路
７４０の回路図を図１８に，また，重み付け電流変換回
路７４０を使用したＤ／Ａコンバータ７００の回路図を
図１９に示す。
／Ａコンバータ３００，４００，５００，６００におい
ては，図６に示すような電流変換回路内部に設けられた
電流出力回路ＣＯＣからの出力電流は，全て同じ値であ
ったが，かかる電流変換回路を，図１８に示すように，
２n（ｎ＝０，１，２，・・・）で重み付けされた電流
出力回路ＬＣＯＣを用いて構成することもできる。Ｄ／
Ａコンバータが４ｂｉｔ分解能の場合の重み付けされた
電流出力回路ＬＣＯＣを使用した重み付け電流変換回路
７４０の回路図を図１８に，また，重み付け電流変換回
路７４０を使用したＤ／Ａコンバータ７００の回路図を
図１９に示す。
【０１２７】図１８より，重み付け電流変換回路７４０
には，１ＬＳＢレベル，２ＬＳＢレベル，４ＬＳＢレベ
ル，８ＬＳＢレベルで重み付けきれた４個の電流出力回
路ＬＣＯＣが設けられ，ＳＥＬＥＣＴ［３］の信号によ
って８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源
からの出力電流の出力先を切り換えられ，ＳＥＬＥＣＴ
［２］の信号によって４ＬＳＢレベル電流出力回路ＬＣ
ＯＣ内部の電流源からの出力電流の出力先を切り換えら
れ，ＳＥＬＥＣＴ［１］の信号によって２ＬＳＢレベル
電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出
力先を切り換えられ，ＳＥＬＥＣＴ［０］の信号によっ
て１ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源か
らの出力電流の出力先を切り換えられる構成となってい
る。
には，１ＬＳＢレベル，２ＬＳＢレベル，４ＬＳＢレベ
ル，８ＬＳＢレベルで重み付けきれた４個の電流出力回
路ＬＣＯＣが設けられ，ＳＥＬＥＣＴ［３］の信号によ
って８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源
からの出力電流の出力先を切り換えられ，ＳＥＬＥＣＴ
［２］の信号によって４ＬＳＢレベル電流出力回路ＬＣ
ＯＣ内部の電流源からの出力電流の出力先を切り換えら
れ，ＳＥＬＥＣＴ［１］の信号によって２ＬＳＢレベル
電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出
力先を切り換えられ，ＳＥＬＥＣＴ［０］の信号によっ
て１ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源か
らの出力電流の出力先を切り換えられる構成となってい
る。
【０１２８】また，ＡＣＴＩＶＥ［３］の信号によって
８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源の動
作／停止が制御され，ＡＣＴＩＶＥ［２］の信号によっ
て４ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源３０
の動作／停止が制御され，ＡＣＴＩＶＥ［１］の信号に
よって２ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源
３０の動作／停止が制御され，ＡＣＴＩＶＥ［０］の信
号によって１ＬＳＢレベル電流出力回路ＣＯＣ内部の電
流源３０の動作／停止が制御される構成となっている。
８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源の動
作／停止が制御され，ＡＣＴＩＶＥ［２］の信号によっ
て４ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源３０
の動作／停止が制御され，ＡＣＴＩＶＥ［１］の信号に
よって２ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源
３０の動作／停止が制御され，ＡＣＴＩＶＥ［０］の信
号によって１ＬＳＢレベル電流出力回路ＣＯＣ内部の電
流源３０の動作／停止が制御される構成となっている。
【０１２９】各電流出力回路ＣＯＣからの出力電流は電
流出力回路ＣＯＣ内部の電流源３０用のトランジスタに
よって決定するため，電流源３０用のトランジスタのサ
イズを変更することによって１ＬＳＢレベル，２ＬＳＢ
レベル，４ＬＳＢレベル，８ＬＳＢレベルの電流を設定
することができる。
流出力回路ＣＯＣ内部の電流源３０用のトランジスタに
よって決定するため，電流源３０用のトランジスタのサ
イズを変更することによって１ＬＳＢレベル，２ＬＳＢ
レベル，４ＬＳＢレベル，８ＬＳＢレベルの電流を設定
することができる。
【０１３０】また，図１９に示すように，重み付け電流
変換回路７４０を使用したＤ／Ａコンバータ７００にお
いては，カラーデータ入力端子から４ｂｉｔのカラーデ
ータがデータレジスタ２３のＤ［０：３］端子とビット
加算回路７２４の入力端子に入力される。また，データ
レジスタ７２３のＯＵＴ［０：３］端子から出力される
信号は第１選択回路７２６のＤ［０：３］端子とビット
加算回路７２４のもう一方の入力端子に入力される。ビ
ット加算回路７２４から出力される信号は第２選択回路
７２７のＤ［０：３］端子に入力される。
変換回路７４０を使用したＤ／Ａコンバータ７００にお
いては，カラーデータ入力端子から４ｂｉｔのカラーデ
ータがデータレジスタ２３のＤ［０：３］端子とビット
加算回路７２４の入力端子に入力される。また，データ
レジスタ７２３のＯＵＴ［０：３］端子から出力される
信号は第１選択回路７２６のＤ［０：３］端子とビット
加算回路７２４のもう一方の入力端子に入力される。ビ
ット加算回路７２４から出力される信号は第２選択回路
７２７のＤ［０：３］端子に入力される。
【０１３１】そして，第１選択回路７２６のＳＥＬＥＣ
Ｔ［０：３］端子から出力される信号は，重み付け電流
変換回路７４０のＳＥＬＥＣＴ［０：３］端子に入力さ
れ，また，第２選択回路７２７のＡＣＴＩＶＥ［０：
３］端子から出力される信号は，重み付け電流変換回路
７４０のＡＣＴＩＶＥ［０：３］端子に入力され，重み
付け電流変換回路７４０のＡＮ＿ＯＵＴ端子から出力さ
れる信号がＤ／Ａコンバータ７００からの出力信号とな
る。また，ＣＬＫ入力端子からは，データレジスタ７２
３，第１選択回路７２６および第２選択回路７２７にク
ロックパルスが入力される。なお，第１選択回路７２６
と第２選択回路７２７はしジスタで構成することがで
き，また，データレジスタ７２３と同じ回路構成で実現
できる。
Ｔ［０：３］端子から出力される信号は，重み付け電流
変換回路７４０のＳＥＬＥＣＴ［０：３］端子に入力さ
れ，また，第２選択回路７２７のＡＣＴＩＶＥ［０：
３］端子から出力される信号は，重み付け電流変換回路
７４０のＡＣＴＩＶＥ［０：３］端子に入力され，重み
付け電流変換回路７４０のＡＮ＿ＯＵＴ端子から出力さ
れる信号がＤ／Ａコンバータ７００からの出力信号とな
る。また，ＣＬＫ入力端子からは，データレジスタ７２
３，第１選択回路７２６および第２選択回路７２７にク
ロックパルスが入力される。なお，第１選択回路７２６
と第２選択回路７２７はしジスタで構成することがで
き，また，データレジスタ７２３と同じ回路構成で実現
できる。
【０１３２】次に，図２０に示すタイミングチャートを
参照しながら，本発明の第７の実施形態にかかるＤ／Ａ
コンバータ７００の動作について説明する。
参照しながら，本発明の第７の実施形態にかかるＤ／Ａ
コンバータ７００の動作について説明する。
【０１３３】図２０に示すように，カラーデータ入力端
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ７２３はカラーデ
ータ“００００”を保持し，第１選択回路７２６とビッ
ト加算回路７２４に出力する。また，次のカラーデータ
“０００１”が入力端子から入力されると，ビット加算
回路７２４は，入力カラーデータとデータレジスタ７２
３の出力信号を入力し，２つの信号の同じビット同士の
論理和された信号（“０００１”）を第２選択回路７２
７に出力する。
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ７２３はカラーデ
ータ“００００”を保持し，第１選択回路７２６とビッ
ト加算回路７２４に出力する。また，次のカラーデータ
“０００１”が入力端子から入力されると，ビット加算
回路７２４は，入力カラーデータとデータレジスタ７２
３の出力信号を入力し，２つの信号の同じビット同士の
論理和された信号（“０００１”）を第２選択回路７２
７に出力する。
【０１３４】次のＣＬＫの立上がりで，第１選択回路７
２６はデータレジスタ７２３から出力される信号“００
００”を保持し，重み付け電流変換回路７４０内部の電
流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ信号を第１
選択回路７２６のＳＥＬＥＣＴ［０：３］端子から重み
付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子
へ出力し，また，第２選択回路７２７はビット加算回路
７２４から出力される信号“０００１”を保持し，電流
出力回路ＬＣＯＣ内部の電流源の動作状態を制御するＡ
ＣＴＩＶＥ信号を第２選択回路７２７のＡＣＴＩＶＥ
［０：３］端子から重み付け電流変換回路７４０のＡＣ
ＴＩＶＥ［０：３］端子に出力する。
２６はデータレジスタ７２３から出力される信号“００
００”を保持し，重み付け電流変換回路７４０内部の電
流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ信号を第１
選択回路７２６のＳＥＬＥＣＴ［０：３］端子から重み
付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子
へ出力し，また，第２選択回路７２７はビット加算回路
７２４から出力される信号“０００１”を保持し，電流
出力回路ＬＣＯＣ内部の電流源の動作状態を制御するＡ
ＣＴＩＶＥ信号を第２選択回路７２７のＡＣＴＩＶＥ
［０：３］端子から重み付け電流変換回路７４０のＡＣ
ＴＩＶＥ［０：３］端子に出力する。
【０１３５】これによって，重み付け電流変換回路７４
０のＳＥＬＥＣＴ［０：３］端子へは“００００”のデ
ータが入力されるため，図１８に示す重み付け電流変換
回路７４０内部の電流出力回路ＬＣＯＣのいずれも選択
されず，Ｄ／Ａコンバータ７００のアナログ出力端子か
ら出力される電流は０レベルとなる。また，重み付け電
流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へは
“０００１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣが動作状態となる。
０のＳＥＬＥＣＴ［０：３］端子へは“００００”のデ
ータが入力されるため，図１８に示す重み付け電流変換
回路７４０内部の電流出力回路ＬＣＯＣのいずれも選択
されず，Ｄ／Ａコンバータ７００のアナログ出力端子か
ら出力される電流は０レベルとなる。また，重み付け電
流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へは
“０００１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣが動作状態となる。
【０１３６】また，次のＣＬＫの立上がりでは，図２０
に示すように，重み付け電流変換回路７４０のＳＥＬＥ
ＣＴ［０：３］端子へは“０００１”のデータが入力さ
れるため，１ＬＳＢレベル電流出力回路ＬＣＯＣが選択
され，アナログ出力端子から出力される電流は１レベル
となり，また，重み付け電流変換回路７４０のＡＣＴＩ
ＶＥ［０：３］端子へは“００１１”のデータが入力さ
れるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと２Ｌ
ＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。
に示すように，重み付け電流変換回路７４０のＳＥＬＥ
ＣＴ［０：３］端子へは“０００１”のデータが入力さ
れるため，１ＬＳＢレベル電流出力回路ＬＣＯＣが選択
され，アナログ出力端子から出力される電流は１レベル
となり，また，重み付け電流変換回路７４０のＡＣＴＩ
ＶＥ［０：３］端子へは“００１１”のデータが入力さ
れるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと２Ｌ
ＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。
【０１３７】また，次のＣＬＫの立上がりでは，重み付
け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へ
は“００１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＬＣＯＣが選択され，アナログ出力端
子から出力される電流は２レベルとなり，また，重み付
け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へ
は“０１１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＣＯＣと４ＬＳＢレベル電流出力回路
ＬＣＯＣが動作状態となる。以降の動作については，当
業者であれば，図２０より容易に類推できるため，その
詳細な説明は省略することにする。
け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へ
は“００１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＬＣＯＣが選択され，アナログ出力端
子から出力される電流は２レベルとなり，また，重み付
け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へ
は“０１１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＣＯＣと４ＬＳＢレベル電流出力回路
ＬＣＯＣが動作状態となる。以降の動作については，当
業者であれば，図２０より容易に類推できるため，その
詳細な説明は省略することにする。
【０１３８】ここで，カラーデータが“１１１１”の場
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１選択回路７２６か
ら“１１１１”の信号を出力することにより，重み付け
電流変換回路７４０内部の全ての電流出力回路ＬＣＯＣ
が選択され，Ｄ／Ａコンバータ７００のアナログ出力端
子から出力される電流は１５レベルとなるが，第１選択
回路７２６から“１１１１”の信号を出力する１クロッ
クパルス分先に第２選択回路７２７から“１１１１”の
信号が出力され，重み付け電流変換回路７４０内部の全
ての電流出力回路ＬＣＯＣが動作状態になっていること
が分かる。
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１選択回路７２６か
ら“１１１１”の信号を出力することにより，重み付け
電流変換回路７４０内部の全ての電流出力回路ＬＣＯＣ
が選択され，Ｄ／Ａコンバータ７００のアナログ出力端
子から出力される電流は１５レベルとなるが，第１選択
回路７２６から“１１１１”の信号を出力する１クロッ
クパルス分先に第２選択回路７２７から“１１１１”の
信号が出力され，重み付け電流変換回路７４０内部の全
ての電流出力回路ＬＣＯＣが動作状態になっていること
が分かる。
【０１３９】以上のように，本発明の第７の実施形態に
かかるＤ／Ａコンバータ７００によれば，本発明の第３
の実施形態にかかるＤ／Ａコンバータ３００と同様に，
Ｄ／Ａコンバータの特性を悪化させることなく消費電流
を抑えることができる。
かかるＤ／Ａコンバータ７００によれば，本発明の第３
の実施形態にかかるＤ／Ａコンバータ３００と同様に，
Ｄ／Ａコンバータの特性を悪化させることなく消費電流
を抑えることができる。
【０１４０】また，本発明の第７の実施形態にかかるＤ
／Ａコンバータ７００によれば，発明の第５の実施形態
にかかるＤ／Ａコンバータ５００と同様に，カラーデー
タの入力からアナログ信号が出力されるまでのサイクル
を，本発明の第３の実施形態にかかるＤ／Ａコンバータ
３００よりも短縮することができる。
／Ａコンバータ７００によれば，発明の第５の実施形態
にかかるＤ／Ａコンバータ５００と同様に，カラーデー
タの入力からアナログ信号が出力されるまでのサイクル
を，本発明の第３の実施形態にかかるＤ／Ａコンバータ
３００よりも短縮することができる。
【０１４１】また，本発明の第７の実施形態にかかるＤ
／Ａコンバータ７００によれば，本発明の第３〜第６の
実施形態にかかるＤ／Ａコンバータ３００，４００，５
００，６００に比較して，簡単な回路構成によって実現
できるため，より消費電流を抑える効果が期待できると
ともに，チップ上でのＤ／Ａコンバータの占有面積を抑
えることが出来る。
／Ａコンバータ７００によれば，本発明の第３〜第６の
実施形態にかかるＤ／Ａコンバータ３００，４００，５
００，６００に比較して，簡単な回路構成によって実現
できるため，より消費電流を抑える効果が期待できると
ともに，チップ上でのＤ／Ａコンバータの占有面積を抑
えることが出来る。
【０１４２】（第８の実施形態）次に，図２１および図
２２を参照しながら本発明の第８の実施形態にかかるＤ
／Ａコンバータ８００の構成および動作について説明す
る。
２２を参照しながら本発明の第８の実施形態にかかるＤ
／Ａコンバータ８００の構成および動作について説明す
る。
【０１４３】本発明の第７の実施形態にかかるＤ／Ａコ
ンバータ７００においては，入力カラーデータに対して
第１選択回路７２６によって選択される電流出力回路Ｌ
ＣＯＣの電流源が停止状態であった場合，第２選択回路
７２７により電流源を動作状態にしてから第１選択回路
７２６が実際に選択するまでに１クロックパルス分の時
間が設けられていたが，Ｄ／Ａコンバータの高速化が進
むに連れて電流源を停止状態から動作状態とした場合
に，出力電流が安定するまでの時間として，１クロック
パルス分の時間では不足することが考えられる。
ンバータ７００においては，入力カラーデータに対して
第１選択回路７２６によって選択される電流出力回路Ｌ
ＣＯＣの電流源が停止状態であった場合，第２選択回路
７２７により電流源を動作状態にしてから第１選択回路
７２６が実際に選択するまでに１クロックパルス分の時
間が設けられていたが，Ｄ／Ａコンバータの高速化が進
むに連れて電流源を停止状態から動作状態とした場合
に，出力電流が安定するまでの時間として，１クロック
パルス分の時間では不足することが考えられる。
【０１４４】この点，本発明の第８の実施形態にかかる
Ｄ／Ａコンバータ８００によれば，データレジスタ８２
３（８２３ａ，８２３ｂ，８２３ｃ，８２３ｄ）を複数
段設け，ビット加算回路８２４には各デコード信号レジ
スタの出力信号８２３ａ，８２３ｂ，８２３ｃ，８２３
ｄを入力し，各々の出力信号の同じビット同士を加算す
ることによって，各デコード信号レジスタの出力信号に
基づいて第１選択回路８２６が選択する電流出力回路Ｃ
ＯＣの電流源のみを動作状態とすることが可能なように
構成している。また，第２選択回路８２７により電流源
を動作状態にしてから第１選択回路８２６が選択するま
でにクロックパルス複数個分の時間が設けることが可能
となる。
Ｄ／Ａコンバータ８００によれば，データレジスタ８２
３（８２３ａ，８２３ｂ，８２３ｃ，８２３ｄ）を複数
段設け，ビット加算回路８２４には各デコード信号レジ
スタの出力信号８２３ａ，８２３ｂ，８２３ｃ，８２３
ｄを入力し，各々の出力信号の同じビット同士を加算す
ることによって，各デコード信号レジスタの出力信号に
基づいて第１選択回路８２６が選択する電流出力回路Ｃ
ＯＣの電流源のみを動作状態とすることが可能なように
構成している。また，第２選択回路８２７により電流源
を動作状態にしてから第１選択回路８２６が選択するま
でにクロックパルス複数個分の時間が設けることが可能
となる。
【０１４５】次に，図２１を参照しながら，本発明の第
８の実施形態にかかるＤ／Ａコンバータ８００の構成に
ついて説明する。図２１に示すように，カラーデータ入
力端子から４ｂｉｔのカラーデータがデータレジスタ８
２３ａのＤ［０：３］端子に入力され，データレジスタ
２３ａのＯＵＴ［０：３］端子から出力される信号はデ
ータレジスタ８２３ｂのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，データレジスタ８２
３ｂのＯＵＴ［０：３］端子から出力される信号は，デ
ータレジスタ８２３ｃのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，データレジスタ８２
３ｃのＯＵＴ［０：３］端子から出力される信号は，デ
ータレジスタ８２３ｄのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，また，データレジス
タ８２３ｄのＯＵＴ［０：１４］端子から出力される信
号は，第１選択回路８２６のＤ［０：３］端子とビット
加算回路８２４の入力端子に入力される。
８の実施形態にかかるＤ／Ａコンバータ８００の構成に
ついて説明する。図２１に示すように，カラーデータ入
力端子から４ｂｉｔのカラーデータがデータレジスタ８
２３ａのＤ［０：３］端子に入力され，データレジスタ
２３ａのＯＵＴ［０：３］端子から出力される信号はデ
ータレジスタ８２３ｂのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，データレジスタ８２
３ｂのＯＵＴ［０：３］端子から出力される信号は，デ
ータレジスタ８２３ｃのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，データレジスタ８２
３ｃのＯＵＴ［０：３］端子から出力される信号は，デ
ータレジスタ８２３ｄのＤ［０：３］端子とビット加算
回路８２４の入力端子に入力され，また，データレジス
タ８２３ｄのＯＵＴ［０：１４］端子から出力される信
号は，第１選択回路８２６のＤ［０：３］端子とビット
加算回路８２４の入力端子に入力される。
【０１４６】ビット加算回路８２４から出力される信号
は，第２選択回路８２７のＤ［０：３］端子に入力され
る。第１選択回路８２６のＳＥＬＥＣＴ［０：３］端子
から出力される信号は，重み付け電流変換回路８４０の
ＳＥＬＥＣＴ［０：３］端子に入力され，また，第２選
択回路８２７のＡＣＴＩＶＥ［０：３］端子から出力さ
れる信号は重み付け電流変換回路８４０のＡＣＴＩＶＥ
［０：３］端子に入力され，重み付け電流変換回路８４
０のＡＮ＿ＯＵＴ端子から出力される信号はＤ／Ａコン
バータ８００からの出力信号となる。また，ＣＬＫ入力
端子からは，データレジスタ８２３ａ，８２３ｂ，８２
３ｃ，８２３ｄ，第１選択回路８２６および第２選択回
路８２７にクロックパルスが入力される。
は，第２選択回路８２７のＤ［０：３］端子に入力され
る。第１選択回路８２６のＳＥＬＥＣＴ［０：３］端子
から出力される信号は，重み付け電流変換回路８４０の
ＳＥＬＥＣＴ［０：３］端子に入力され，また，第２選
択回路８２７のＡＣＴＩＶＥ［０：３］端子から出力さ
れる信号は重み付け電流変換回路８４０のＡＣＴＩＶＥ
［０：３］端子に入力され，重み付け電流変換回路８４
０のＡＮ＿ＯＵＴ端子から出力される信号はＤ／Ａコン
バータ８００からの出力信号となる。また，ＣＬＫ入力
端子からは，データレジスタ８２３ａ，８２３ｂ，８２
３ｃ，８２３ｄ，第１選択回路８２６および第２選択回
路８２７にクロックパルスが入力される。
【０１４７】次に，図２２に示すタイミングチャートを
参照しながら，本発明の第８の実施形態にかかるＤ／Ａ
コンバータ８００の動作について詳細に説明することに
する。
参照しながら，本発明の第８の実施形態にかかるＤ／Ａ
コンバータ８００の動作について詳細に説明することに
する。
【０１４８】図２２に示すように，カラーデータ入力端
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ８２３ａはカラー
データ“００００”を保持し，データレジスタ８２３ｂ
とビット加算回路８２４に出力する。
子からカラーデータ“００００”が入力されると，ＣＬ
Ｋの次の立上がりで，データレジスタ８２３ａはカラー
データ“００００”を保持し，データレジスタ８２３ｂ
とビット加算回路８２４に出力する。
【０１４９】同様にして，カラーデータ入力端子から次
のカラーデータ“０００１”が入力されると，ＣＬＫの
次の立上がりで，データレジスタ８２３ａはカラーデー
タ“０００１”を保持し，データレジスタ８２３ｂとビ
ット加算回路８２４に出力すると同時に，データレジス
タ８２３ｂはＣＬＫの立上がる前のデータレジスタ８２
３ａから出力される信号“００００”を保持し，データ
レジスタ８２３ｃとビット加算回路８２４に出力する。
のカラーデータ“０００１”が入力されると，ＣＬＫの
次の立上がりで，データレジスタ８２３ａはカラーデー
タ“０００１”を保持し，データレジスタ８２３ｂとビ
ット加算回路８２４に出力すると同時に，データレジス
タ８２３ｂはＣＬＫの立上がる前のデータレジスタ８２
３ａから出力される信号“００００”を保持し，データ
レジスタ８２３ｃとビット加算回路８２４に出力する。
【０１５０】また，同様にして，次のカラーデータ“０
０１０”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ８２３ａは“００１０”の信号をデータレ
ジスタ８２３ｂとビット加算回路８２４に出力し，デー
タレジスタ８２３ｂは“０００１”の信号をデータレジ
スタ８２３ｃとビット加算回路８２４に出力し，データ
レジスタ８２３ｃは“００００”の信号をデータレジス
タ８２３ｄとビット加算回路８２４に出力する。
０１０”が入力されると，ＣＬＫの次の立上がりで，デ
ータレジスタ８２３ａは“００１０”の信号をデータレ
ジスタ８２３ｂとビット加算回路８２４に出力し，デー
タレジスタ８２３ｂは“０００１”の信号をデータレジ
スタ８２３ｃとビット加算回路８２４に出力し，データ
レジスタ８２３ｃは“００００”の信号をデータレジス
タ８２３ｄとビット加算回路８２４に出力する。
【０１５１】また，同様にして，次のカラーデータ“０
１００”が入力されると，ＣＬＫの次の立上がりでデー
タレジスタ８２３ａは，“０１００”の信号をデータレ
ジスタ８２３ｂとビット加算回路８２４に出力し，デー
タレジスタ８２３ｂは“００１０”の信号をデータレジ
スタ８２３ｃとビット加算回路８２４に出力し，データ
レジスタ８２３ｃは“０００１”の信号をデータレジス
タ８２３ｄとビット加算回路８２４に出力し，データレ
ジスタ８２３ｄは“００００”の信号を第１選択回路８
２６とビット加算回路８２４に出力する。その結果，ビ
ット加算回路８２４にはデータレジスタ８２３ａ，８２
３ｂ，８２３ｃ，８２３ｄの出力信号が入力され，４つ
の信号の同じビット同士の論理和された信号（“０１１
１”）が第２選択回路８２７に出力される。
１００”が入力されると，ＣＬＫの次の立上がりでデー
タレジスタ８２３ａは，“０１００”の信号をデータレ
ジスタ８２３ｂとビット加算回路８２４に出力し，デー
タレジスタ８２３ｂは“００１０”の信号をデータレジ
スタ８２３ｃとビット加算回路８２４に出力し，データ
レジスタ８２３ｃは“０００１”の信号をデータレジス
タ８２３ｄとビット加算回路８２４に出力し，データレ
ジスタ８２３ｄは“００００”の信号を第１選択回路８
２６とビット加算回路８２４に出力する。その結果，ビ
ット加算回路８２４にはデータレジスタ８２３ａ，８２
３ｂ，８２３ｃ，８２３ｄの出力信号が入力され，４つ
の信号の同じビット同士の論理和された信号（“０１１
１”）が第２選択回路８２７に出力される。
【０１５２】そして，次のＣＬＫの立上がりで，第１選
択回路８２６はデータレジスタ８２３ｄから出力される
信号“００００”を保持し，重み付け電流変換回路８４
０内部の電流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ
信号を第１選択回路８２６のＳＥＬＥＣＴ［０：３］端
子から重み付け電流変換回路８４０のＳＥＬＥＣＴ
［０：３］端子へ出力し，また，第２選択回路８２７は
ビット加算回路８２４から出力される信号“０１１１”
を保持し，電流出力回路ＬＣＯＣ内部の電流源の動作状
態を制御するＡＣＴＩＶＥ信号を第２選択回路８２７の
ＡＣＴＩＶＥ［０：３］端子から重み付け電流変換回路
８４０のＡＣＴＩＶＥ［０：３］端子に出力する。その
結果，重み付け電流変換回路８４０のＳＥＬＥＣＴ
［０：３］端子へは“００００”のデータが入力される
ため，図１８に示す重み付け電流変換回路８４０内部の
電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコン
バータのアナログ出力端子から出力される電流は０レベ
ルとなる。
択回路８２６はデータレジスタ８２３ｄから出力される
信号“００００”を保持し，重み付け電流変換回路８４
０内部の電流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ
信号を第１選択回路８２６のＳＥＬＥＣＴ［０：３］端
子から重み付け電流変換回路８４０のＳＥＬＥＣＴ
［０：３］端子へ出力し，また，第２選択回路８２７は
ビット加算回路８２４から出力される信号“０１１１”
を保持し，電流出力回路ＬＣＯＣ内部の電流源の動作状
態を制御するＡＣＴＩＶＥ信号を第２選択回路８２７の
ＡＣＴＩＶＥ［０：３］端子から重み付け電流変換回路
８４０のＡＣＴＩＶＥ［０：３］端子に出力する。その
結果，重み付け電流変換回路８４０のＳＥＬＥＣＴ
［０：３］端子へは“００００”のデータが入力される
ため，図１８に示す重み付け電流変換回路８４０内部の
電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコン
バータのアナログ出力端子から出力される電流は０レベ
ルとなる。
【０１５３】また，重み付け電流変換回路８４０のＡＣ
ＴＩＶＥ［０：３］端子へは“０１１１”のデータが入
力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと
２ＬＳＢレベル電流出力回路ＬＣＯＣと４ＬＳＢレベル
電流出力回路ＬＣＯＣが動作状態となる。また，次のＣ
ＬＫの立上がりでは，図２２に示すように，重み付け電
流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へは
“０００１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣが選択され，アナログ出力端子
から出力される電流は１レベルとなり，また，重み付け
電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へは
“０１１１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣと２ＬＳＢレベル電流出力回路
ＬＣＯＣと４ＬＳＢレベル電流出力回路ＬＣＯＣが動作
状態となる。
ＴＩＶＥ［０：３］端子へは“０１１１”のデータが入
力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと
２ＬＳＢレベル電流出力回路ＬＣＯＣと４ＬＳＢレベル
電流出力回路ＬＣＯＣが動作状態となる。また，次のＣ
ＬＫの立上がりでは，図２２に示すように，重み付け電
流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へは
“０００１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣが選択され，アナログ出力端子
から出力される電流は１レベルとなり，また，重み付け
電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へは
“０１１１”のデータが入力されるため，１ＬＳＢレベ
ル電流出力回路ＬＣＯＣと２ＬＳＢレベル電流出力回路
ＬＣＯＣと４ＬＳＢレベル電流出力回路ＬＣＯＣが動作
状態となる。
【０１５４】また，次のＣＬＫの立上がりでは，重み付
け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へ
は“００１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＬＣＯＣが選択され，アナログ出力端
子から出力される電流は２レベルとなり，また，重み付
け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へ
は“１１１１”のデータが入力されるため，全ての電流
出力回路ＬＣＯＣが動作状態となる。以降の動作につい
ては，当業者であれば，図２２より容易に類推できるた
め，その詳細説明は省略することにする。
け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へ
は“００１０”のデータが入力されるため，２ＬＳＢレ
ベル電流出力回路ＬＣＯＣが選択され，アナログ出力端
子から出力される電流は２レベルとなり，また，重み付
け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へ
は“１１１１”のデータが入力されるため，全ての電流
出力回路ＬＣＯＣが動作状態となる。以降の動作につい
ては，当業者であれば，図２２より容易に類推できるた
め，その詳細説明は省略することにする。
【０１５５】ここで，カラーデータが“１１１１”の場
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１選択回路８２６か
ら“１１１１”の信号を出力することにより，重み付け
電流変換回路８４０内部の全ての電流出力回路ＣＯＣが
選択され，Ｄ／Ａコンバータ８００のアナログ出力端子
から出力される電流は１５レベルとなるが，第１選択回
路８２６から“１１１１”の信号を出力する３クロック
パルス分先に第２選択回路８２７から“１１１１”の信
号が出力され，重み付け電流変換回路８４０内部の全て
の電流出力回路ＬＣＯＣが動作状態になっていることが
分かる。
合について着目すると，カラーデータが“１１１１”の
場合には，前述した手順によって第１選択回路８２６か
ら“１１１１”の信号を出力することにより，重み付け
電流変換回路８４０内部の全ての電流出力回路ＣＯＣが
選択され，Ｄ／Ａコンバータ８００のアナログ出力端子
から出力される電流は１５レベルとなるが，第１選択回
路８２６から“１１１１”の信号を出力する３クロック
パルス分先に第２選択回路８２７から“１１１１”の信
号が出力され，重み付け電流変換回路８４０内部の全て
の電流出力回路ＬＣＯＣが動作状態になっていることが
分かる。
【０１５６】以上のように，本発明の第８の実施形態に
かかるＤ／Ａコンバータ８００によれば，本発明の第４
の実施形態にかかるＤ／Ａコンバータ４００と同様に，
Ｄ／Ａコンバータの動作周波数がより高速化された場合
であってもデータレジスタ８２３を増加することによっ
て，重み付け電流変換回路８４０の構成を変化させるこ
となく電流源の出力電流が安定するまでの時間を確保す
ることが可能となるため，Ｄ／Ａコンバータの特性を悪
化させることなく消費電流を抑えることができ，汎用性
に優れたＤ／Ａコンバータを提供することが出来る。
かかるＤ／Ａコンバータ８００によれば，本発明の第４
の実施形態にかかるＤ／Ａコンバータ４００と同様に，
Ｄ／Ａコンバータの動作周波数がより高速化された場合
であってもデータレジスタ８２３を増加することによっ
て，重み付け電流変換回路８４０の構成を変化させるこ
となく電流源の出力電流が安定するまでの時間を確保す
ることが可能となるため，Ｄ／Ａコンバータの特性を悪
化させることなく消費電流を抑えることができ，汎用性
に優れたＤ／Ａコンバータを提供することが出来る。
【０１５７】また，本発明の第８の実施形態にかかるＤ
／Ａコンバータ８００によれば，本発明の第５の実施形
態にかかるＤ／Ａコンバータ５００と同様に，カラーデ
ータの入力からアナログ信号が出力されるまでのサイク
ルを，本発明の第４の実施形態にかかるＤ／Ａコンバー
タ４００よりも短縮することができる。
／Ａコンバータ８００によれば，本発明の第５の実施形
態にかかるＤ／Ａコンバータ５００と同様に，カラーデ
ータの入力からアナログ信号が出力されるまでのサイク
ルを，本発明の第４の実施形態にかかるＤ／Ａコンバー
タ４００よりも短縮することができる。
【０１５８】また，本発明の第８の実施形態にかかるＤ
／Ａコンバータ８００によれば，本発明の第７の実施形
態にかかるＤ／Ａコンバータ７００と同様に，本発明の
第３〜第６の実施形態にかかるＤ／Ａコンバータ３０
０，４００，５００，６００に比較して，簡単な回路構
成によって実現できるため，より消費電流を抑える効果
が期待できると共にチップ上でのＤ／Ａコンバータの占
有面積を抑えることが出来る。
／Ａコンバータ８００によれば，本発明の第７の実施形
態にかかるＤ／Ａコンバータ７００と同様に，本発明の
第３〜第６の実施形態にかかるＤ／Ａコンバータ３０
０，４００，５００，６００に比較して，簡単な回路構
成によって実現できるため，より消費電流を抑える効果
が期待できると共にチップ上でのＤ／Ａコンバータの占
有面積を抑えることが出来る。
【０１５９】以上，添付図面を参照しながら本発明に基
づいて構成されたカラーパレットＲＡＭおよびＤ／Ａコ
ンバータの好適な実施形態について説明したが，本発明
はかかる例に限定されない。当業者であれば，特許請求
の範囲に記載された技術的思想の範疇内において，各種
の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
づいて構成されたカラーパレットＲＡＭおよびＤ／Ａコ
ンバータの好適な実施形態について説明したが，本発明
はかかる例に限定されない。当業者であれば，特許請求
の範囲に記載された技術的思想の範疇内において，各種
の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
【０１６０】例えば，本発明の第１の実施形態にかかる
カラーパレットＲＡＭ１００において，ＲＡＭ１０１を
ディスエーブル状態とするためのＣＥ端子が設けられて
いたが，図２３に示すカラーパレットＲＡＭ９００によ
れば，かかるＣＥ端子を設けることなく同様の効果を実
現することが可能である。
カラーパレットＲＡＭ１００において，ＲＡＭ１０１を
ディスエーブル状態とするためのＣＥ端子が設けられて
いたが，図２３に示すカラーパレットＲＡＭ９００によ
れば，かかるＣＥ端子を設けることなく同様の効果を実
現することが可能である。
【０１６１】図２３に示すカラーパレットＲＡＭ９００
においては，２入力ＡＮＤゲート９０６を設け，２入力
ＡＮＤゲート９０６の入力端子にはＤ型ラッチ９０５の
ＯＵＴ端子とＣＬＫの入力端子を接続し，また，出力端
子にはＲＡＭ９０１のＣＬＫ端子を接続することによっ
て，Ｄ型ラッチ９０５の出力信号がローレベルの場合に
は，ＲＡＭ９０１へのクロックパルスの供給が停止され
る構造となっている。その他の回路の動作については，
第１の実施形態にかかるカラーパレットＲＡＭ１００に
おいて説明したものと同様であるので，その詳細説明は
省略する。かかる構成により，従来から使われていたＲ
ＡＭ１１の構造を変更することなく，本発明にかかるカ
ラーパレットＲＡＭ１００と同じ効果を期待することが
できる。
においては，２入力ＡＮＤゲート９０６を設け，２入力
ＡＮＤゲート９０６の入力端子にはＤ型ラッチ９０５の
ＯＵＴ端子とＣＬＫの入力端子を接続し，また，出力端
子にはＲＡＭ９０１のＣＬＫ端子を接続することによっ
て，Ｄ型ラッチ９０５の出力信号がローレベルの場合に
は，ＲＡＭ９０１へのクロックパルスの供給が停止され
る構造となっている。その他の回路の動作については，
第１の実施形態にかかるカラーパレットＲＡＭ１００に
おいて説明したものと同様であるので，その詳細説明は
省略する。かかる構成により，従来から使われていたＲ
ＡＭ１１の構造を変更することなく，本発明にかかるカ
ラーパレットＲＡＭ１００と同じ効果を期待することが
できる。
【０１６２】また，本発明の第２の実施形態にかかるカ
ラーパレットＲＡＭ２００の実施形態の場合も，図２３
に示す回路と同様に，ＲＡＭ２０１にＣＥ端子を設ける
ことなく実現することが可能である。その回路の変形も
図２３に示すカラーパレットＲＡＭ９００と同様に，２
入力ＡＮＤゲートを設け，２入力ＡＮＤゲートの入力端
子にＤ型ラッチのＯＵＴ端子とＣＬＫの入力端子を接続
し，また，出力端子にはＲＡＭのＣＬＫ端子を接続する
ことによって，Ｄ型ラッチの出力信号がローレベルの場
合にはＲＡＭへのクロックパルスの供給を停止すること
ができる。
ラーパレットＲＡＭ２００の実施形態の場合も，図２３
に示す回路と同様に，ＲＡＭ２０１にＣＥ端子を設ける
ことなく実現することが可能である。その回路の変形も
図２３に示すカラーパレットＲＡＭ９００と同様に，２
入力ＡＮＤゲートを設け，２入力ＡＮＤゲートの入力端
子にＤ型ラッチのＯＵＴ端子とＣＬＫの入力端子を接続
し，また，出力端子にはＲＡＭのＣＬＫ端子を接続する
ことによって，Ｄ型ラッチの出力信号がローレベルの場
合にはＲＡＭへのクロックパルスの供給を停止すること
ができる。
【０１６３】また，本発明の第３および第４の実施形態
にかかるＤ／Ａコンバータ３００，４００においては，
ビット加算回路３２４，４２４を，図５および図７に示
すように，ＯＲゲートを用いて構成したが，カラーデー
タが負論理である場合には，ＡＮＤゲートを用いて構成
することができる。ただし，図５および図７に挙げたビ
ット加算回路３２４，４２４の回路構成は一例であっ
て，ビット加算回路３２４，４２４は，デコーダ３２
２，４２２からの出力信号とデコード信号レジスタ３２
５（３２５ａ，３２５ｂ，３２５ｃ），４２５（４２５
ａ，４２５ｂ，４２５ｃ）の同じビット同士を加算し，
同じビット長のデータを生成する機能を有していればよ
く，本発明の第３および第４の実施形態にかかるＤ／Ａ
コンバータ３００，４００は，ビット加算回路３２４，
４２４の構成で限定されるものではない。
にかかるＤ／Ａコンバータ３００，４００においては，
ビット加算回路３２４，４２４を，図５および図７に示
すように，ＯＲゲートを用いて構成したが，カラーデー
タが負論理である場合には，ＡＮＤゲートを用いて構成
することができる。ただし，図５および図７に挙げたビ
ット加算回路３２４，４２４の回路構成は一例であっ
て，ビット加算回路３２４，４２４は，デコーダ３２
２，４２２からの出力信号とデコード信号レジスタ３２
５（３２５ａ，３２５ｂ，３２５ｃ），４２５（４２５
ａ，４２５ｂ，４２５ｃ）の同じビット同士を加算し，
同じビット長のデータを生成する機能を有していればよ
く，本発明の第３および第４の実施形態にかかるＤ／Ａ
コンバータ３００，４００は，ビット加算回路３２４，
４２４の構成で限定されるものではない。
【０１６４】また，本発明の第７および第８の実施形態
にかかるＤ／Ａコンバータ７００，８００に関しても同
様に，ビット加算回路７２４，８２４の構成で限定され
るものではない。
にかかるＤ／Ａコンバータ７００，８００に関しても同
様に，ビット加算回路７２４，８２４の構成で限定され
るものではない。
【０１６５】また，図１３には，本発明の第５および第
６の実施形態にかかるＤ／Ａコンバータ５００，６００
に用いることができるデータ選択回路５２９，６２９
（６２９ａ，６２９ｂ，６２９ｃ）の一例を示す回路図
を示したが，データ選択回路５２９，６２９は，入力デ
ータの大きさを比較し，大きい方のデータを出力する機
能を有していればよく，本発明の第５および第６の実施
形態にかかるＤ／Ａコンバータ５００，６００は，デー
タ選択回路５２９，６２９の構成で限定されるものでは
ない。
６の実施形態にかかるＤ／Ａコンバータ５００，６００
に用いることができるデータ選択回路５２９，６２９
（６２９ａ，６２９ｂ，６２９ｃ）の一例を示す回路図
を示したが，データ選択回路５２９，６２９は，入力デ
ータの大きさを比較し，大きい方のデータを出力する機
能を有していればよく，本発明の第５および第６の実施
形態にかかるＤ／Ａコンバータ５００，６００は，デー
タ選択回路５２９，６２９の構成で限定されるものでは
ない。
【０１６６】また，本発明の第６の実施形態にかかるＤ
／Ａコンバータ６００においては，データ選択回路６２
９として，２つのデータの大きさを比較し，大きい方の
データを出力する回路を３個用いて４つのデータの中で
１番大きいデータを出力する構成としたが，４つのデー
タの大きさを１度に比較し，その中で１番大きなデータ
を出力する構成とすることも可能であって，前述したよ
うにデータ選択回路６２９は複数の入力データの中で１
番大きなデータを出力する機能を有していればよく，本
発明の第６の実施形態にかかるＤ／Ａコンバータ６００
は，データの大きさを比較する方法で限定されるもので
はない。
／Ａコンバータ６００においては，データ選択回路６２
９として，２つのデータの大きさを比較し，大きい方の
データを出力する回路を３個用いて４つのデータの中で
１番大きいデータを出力する構成としたが，４つのデー
タの大きさを１度に比較し，その中で１番大きなデータ
を出力する構成とすることも可能であって，前述したよ
うにデータ選択回路６２９は複数の入力データの中で１
番大きなデータを出力する機能を有していればよく，本
発明の第６の実施形態にかかるＤ／Ａコンバータ６００
は，データの大きさを比較する方法で限定されるもので
はない。
【０１６７】また，本発明の第６の実施形態にかかるＤ
／Ａコンバータ６００によれば，データレジスタ６２３
ａ，６２３ｂ，６２３ｃ，６２３ｄの出力信号について
のみデータ選択回路６２９ａ，６２９ｂ，６２９ｃによ
って，１番大きなデータを選択していたが，本発明の第
５の実施形態にかかるＤ／Ａコンバータ５００と同様
に，カラーデータ入力端子から入力されるカラーデータ
も含めて１番大きなデータを選択するように構成するこ
とも可能である。
／Ａコンバータ６００によれば，データレジスタ６２３
ａ，６２３ｂ，６２３ｃ，６２３ｄの出力信号について
のみデータ選択回路６２９ａ，６２９ｂ，６２９ｃによ
って，１番大きなデータを選択していたが，本発明の第
５の実施形態にかかるＤ／Ａコンバータ５００と同様
に，カラーデータ入力端子から入力されるカラーデータ
も含めて１番大きなデータを選択するように構成するこ
とも可能である。
【０１６８】さらに，本発明にかかるＤ／Ａコンバータ
で用いられている電流出力回路ＣＯＣの一例を示す回路
図を図８に示したが，電流出力回路ＣＯＣはＡＣＴＩＶ
Ｅ信号に基づいて電流源３０の動作を制御し，ＳＥＬＥ
ＣＴ信号に基づいて電流源３０からの出力電流の出力先
を切り換える機能を有していればよく，本発明Ｄ／Ａコ
ンバータは電流出力回路ＣＯＣの構成で限定されるもの
ではない。
で用いられている電流出力回路ＣＯＣの一例を示す回路
図を図８に示したが，電流出力回路ＣＯＣはＡＣＴＩＶ
Ｅ信号に基づいて電流源３０の動作を制御し，ＳＥＬＥ
ＣＴ信号に基づいて電流源３０からの出力電流の出力先
を切り換える機能を有していればよく，本発明Ｄ／Ａコ
ンバータは電流出力回路ＣＯＣの構成で限定されるもの
ではない。
【０１６９】さらにまた，本発明の第３〜第６の実施形
態にかかるＤ／Ａコンバータ３００，４００，５００，
６００に適用可能な電流変換回路３２１，４２１，５２
１，６２１の一例を示す回路図を図６に示し，さらに，
本発明の第７および第８の実施形態にかかるＤ／Ａコン
バータ７００，８００に適用可能な重み付け電流変換回
路７４０，８４０の一例を示す回路図を図１８に示した
が，電流変換回路３２１，４２１，５２１，６２１およ
び重み付け電流変換回路７４１，８４１はカラーデータ
に対して所望の電流値に変換する機能を有していればよ
く，本発明にかかるＤ／Ａコンバータは電流変換回路３
２１，４２１，５２１，６２１および重み付け電流変換
回路７４０，８４１の構成で限定されるものではない。
態にかかるＤ／Ａコンバータ３００，４００，５００，
６００に適用可能な電流変換回路３２１，４２１，５２
１，６２１の一例を示す回路図を図６に示し，さらに，
本発明の第７および第８の実施形態にかかるＤ／Ａコン
バータ７００，８００に適用可能な重み付け電流変換回
路７４０，８４０の一例を示す回路図を図１８に示した
が，電流変換回路３２１，４２１，５２１，６２１およ
び重み付け電流変換回路７４１，８４１はカラーデータ
に対して所望の電流値に変換する機能を有していればよ
く，本発明にかかるＤ／Ａコンバータは電流変換回路３
２１，４２１，５２１，６２１および重み付け電流変換
回路７４０，８４１の構成で限定されるものではない。
【０１７０】さらにまた，本発明の各実施形態にかかる
Ｄ／Ａコンバータによれば，４ｂｉｔ分解能のＤ／Ａコ
ンバータの場合について説明したが，本発明のＤ／Ａコ
ンバータは分解能で制限されるものではない。
Ｄ／Ａコンバータによれば，４ｂｉｔ分解能のＤ／Ａコ
ンバータの場合について説明したが，本発明のＤ／Ａコ
ンバータは分解能で制限されるものではない。
【０１７１】また，最近のグラフィックス用やビデオ用
のＤ／Ａコンバータでは８ｂｉｔ以上の分解能のＤ／Ａ
コンバータが主流となっているが，高分解能Ｄ／Ａコン
バータの場合には以下に挙げる方法を用いて構成するこ
とも可能である。例えば，８ｂｉｔ分解能Ｄ／Ａコンバ
ータの場合，入力カラーデータは８ｂｉｔとなるが，カ
ラーデータを上位４ｂｉｔと下位４ｂｉｔに分割し，本
発明の第５の実施形態にかかるＤ／Ａコンバータ５００
で挙げた図１２の回路を２個用いて上位ビットで制御さ
れるＤ／Ａコンバータと下位ビットで制御されるＤ／Ａ
コンバータのアナログ出力端子同士を接続し，下位ビッ
トで制御されるＤ／Ａコンバータの電流変換回路には１
ＬＳＢレベルの電流を出力する電流出力回路ＬＣＯＣを
１５個備え，上位ビットで制御されるＤ／Ａコンバータ
の電流変換回路には１６ＬＳＢレベルの電流を出力する
電流出力回路ＬＣＯＣを１５個備えれば，８ｂｉｔ分解
能Ｄ／Ａコンバータを構成することが可能となる。さら
にまた，下位ビットで制御されるＤ／Ａコンバータに
は，発明の第７の実施形態にかかるＤ／Ａコンバータ７
００で挙げた図１９の回路を用いることも可能であり，
この他にも種々の組み合わせが考えられるが，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
のＤ／Ａコンバータでは８ｂｉｔ以上の分解能のＤ／Ａ
コンバータが主流となっているが，高分解能Ｄ／Ａコン
バータの場合には以下に挙げる方法を用いて構成するこ
とも可能である。例えば，８ｂｉｔ分解能Ｄ／Ａコンバ
ータの場合，入力カラーデータは８ｂｉｔとなるが，カ
ラーデータを上位４ｂｉｔと下位４ｂｉｔに分割し，本
発明の第５の実施形態にかかるＤ／Ａコンバータ５００
で挙げた図１２の回路を２個用いて上位ビットで制御さ
れるＤ／Ａコンバータと下位ビットで制御されるＤ／Ａ
コンバータのアナログ出力端子同士を接続し，下位ビッ
トで制御されるＤ／Ａコンバータの電流変換回路には１
ＬＳＢレベルの電流を出力する電流出力回路ＬＣＯＣを
１５個備え，上位ビットで制御されるＤ／Ａコンバータ
の電流変換回路には１６ＬＳＢレベルの電流を出力する
電流出力回路ＬＣＯＣを１５個備えれば，８ｂｉｔ分解
能Ｄ／Ａコンバータを構成することが可能となる。さら
にまた，下位ビットで制御されるＤ／Ａコンバータに
は，発明の第７の実施形態にかかるＤ／Ａコンバータ７
００で挙げた図１９の回路を用いることも可能であり，
この他にも種々の組み合わせが考えられるが，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【０１７２】さらにまた本発明にかかるＤ／Ａコンバー
タはグラフィックス用Ｄ／Ａコンバータに限定されるも
のではなく，電流源を備えた電流出力型Ｄ／Ａコンバー
タの全てに適用することも可能である。
タはグラフィックス用Ｄ／Ａコンバータに限定されるも
のではなく，電流源を備えた電流出力型Ｄ／Ａコンバー
タの全てに適用することも可能である。
【０１７３】
【発明の効果】以上説明したように，本発明によれば，
同一のアドレスが入力された場合には，ＲＡＭをディス
エーブル状態にして，プリチャージ動作などによって消
費される電流を抑えることが可能な低消費電力型のカラ
ーパレットＲＡＭを提供することができる。
同一のアドレスが入力された場合には，ＲＡＭをディス
エーブル状態にして，プリチャージ動作などによって消
費される電流を抑えることが可能な低消費電力型のカラ
ーパレットＲＡＭを提供することができる。
【０１７４】さらに本発明によれば，電流変換回路内部
の電流出力回路の動作／停止を効果的に制御することに
より，不選択時には電流出力回路を停止しておき，選択
時には電流出力回路を事前に動作させて安定した出力電
流を確保することが可能な低消費電力型のＤ／Ａコンバ
ータを提供することができる。
の電流出力回路の動作／停止を効果的に制御することに
より，不選択時には電流出力回路を停止しておき，選択
時には電流出力回路を事前に動作させて安定した出力電
流を確保することが可能な低消費電力型のＤ／Ａコンバ
ータを提供することができる。
【０１７５】さらに本発明によれば，汎用性に優れると
ともに，動作周波数の高速化にも対応可能であり，しか
も回路規模を拡大することなく，特に同一のカラーデー
タが連続する場合に消費電力を効果的に抑えることが可
能なグラフィック用電流出力型Ｄ／Ａコンバータを提供
することができる。
ともに，動作周波数の高速化にも対応可能であり，しか
も回路規模を拡大することなく，特に同一のカラーデー
タが連続する場合に消費電力を効果的に抑えることが可
能なグラフィック用電流出力型Ｄ／Ａコンバータを提供
することができる。
【図１】本発明の第１の実施形態にかかるカラーパレッ
トＲＡＭの概略構成を示す回路図である。
トＲＡＭの概略構成を示す回路図である。
【図２】本発明の第１の実施形態にかかるカラーパレッ
トＲＡＭの動作を示すタイミングチャートである。
トＲＡＭの動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態にかかるカラーパレッ
トＲＡＭの概略構成を示す回路図である。
トＲＡＭの概略構成を示す回路図である。
【図４】本発明の第２の実施形態にかかるカラーパレッ
トＲＡＭの動作を示すタイミングチャートである。
トＲＡＭの動作を示すタイミングチャートである。
【図５】本発明の第３の実施形態にかかるＤ／Ａコンバ
ータの概略構成を示す回路図である。
ータの概略構成を示す回路図である。
【図６】本発明の第３〜第６の実施形態にかかるＤ／Ａ
コンバータに適用可能な電流変換回路の概略構成を示す
回路図である。
コンバータに適用可能な電流変換回路の概略構成を示す
回路図である。
【図７】図６に示す電流出力回路の端子構造を示す説明
図である。
図である。
【図８】図６に示す電流出力回路の一例を示す回路図で
ある。
ある。
【図９】本発明の第３の実施形態にかかるＤ／Ａコンバ
ータの動作を示すタイミングチャートである。
ータの動作を示すタイミングチャートである。
【図１０】本発明の第４の実施形態にかかるＤ／Ａコン
バータの概略構成を示す回路図である。
バータの概略構成を示す回路図である。
【図１１】本発明の第４の実施形態にかかるＤ／Ａコン
バータの動作を示すタイミングチャートである。
バータの動作を示すタイミングチャートである。
【図１２】本発明の第５の実施形態にかかるＤ／Ａコン
バータの概略構成を示す回路図である。
バータの概略構成を示す回路図である。
【図１３】本発明の第５および第６の実施形態にかかる
Ｄ／Ａコンバータに適用可能なデータ選択回路の一例を
示す回路図である。
Ｄ／Ａコンバータに適用可能なデータ選択回路の一例を
示す回路図である。
【図１４】図１３に示すデータ選択回路の審理値の状態
を示す説明図である。
を示す説明図である。
【図１５】本発明の第５の実施形態にかかるＤ／Ａコン
バータの動作を示すタイミングチャートである。
バータの動作を示すタイミングチャートである。
【図１６】本発明の第６の実施形態にかかるＤ／Ａコン
バータの概略構成を示す回路図である。
バータの概略構成を示す回路図である。
【図１７】本発明の第６の実施形態にかかるＤ／Ａコン
バータの動作を示すタイミングチャートである。
バータの動作を示すタイミングチャートである。
【図１８】本発明の第７および第８の実施形態にかかる
Ｄ／Ａコンバータに適用可能な重み付け電流変換回路の
一例を示す回路図である。
Ｄ／Ａコンバータに適用可能な重み付け電流変換回路の
一例を示す回路図である。
【図１９】本発明の第７の実施形態にかかるＤ／Ａコン
バータの概略構成を示す回路図である。
バータの概略構成を示す回路図である。
【図２０】本発明の第７の実施形態にかかるＤ／Ａコン
バータの動作を示すタイミングチャートである。
バータの動作を示すタイミングチャートである。
【図２１】本発明の第８の実施形態にかかるＤ／Ａコン
バータの概略構成を示す回路図である。
バータの概略構成を示す回路図である。
【図２２】本発明の第８の実施形態にかかるＤ／Ａコン
バータの動作を示すタイミングチャートである。
バータの動作を示すタイミングチャートである。
【図２３】本発明にかかるカラーパレットＲＡＭのさら
に別の実施形態の概略構成を示す回路図である。
に別の実施形態の概略構成を示す回路図である。
【図２４】従来のカラーパレットＲＡＭの概略構成を示
す回路図である。
す回路図である。
【図２５】従来のグラフィックス用電流出力型Ｄ／Ａコ
ンバータの概略構成を示す回路図である。
ンバータの概略構成を示す回路図である。
【図２６】従来の電流変換回路の一例を示す回路図であ
る。
る。
【図２７】従来の電流出力回路の一例を示す回路図であ
る。
る。
【図２８】従来のグラフィックス用電流出力型Ｄ／Ａコ
ンバータの動作を示すタイミングチャートである。
ンバータの動作を示すタイミングチャートである。
１００ カラーパレットＲＡＭ １０１ ＲＡＭ １０２ アドレスレジスタ １０３ 比較回路 １０４ Ｄ型フリップフロップ １０５ Ｄ型ラッチ ３００ Ｄ／Ａコンバータ ３２１ 電流変換回路 ３２２ デコーダ ３２３ データレジスタ ３２４ ビット加算回路 ３２５ デコード信号レジスタ ３２６ 第１選択回路 ３２７ 第２選択回路
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０９Ｇ 5/06 Ｇ０９Ｇ 5/06
Claims (8)
- 【請求項１】 カラー情報を出力するカラーパレット用
ＲＡＭであって：カラー情報を記憶するＲＡＭと；入力
アドレスを保持し，前記ＲＡＭヘアドレスを出力するア
ドレスレジスタと；前記入力アドレスと前記アドレスレ
ジスタが出力するアドレスを比較して，前記アドレスが
一致した場合には一致信号を出力し，前記一致信号に基
づいて前記ＲＡＭの動作を停止する比較回路；を備えた
ことを特徴とする，カラーパレットＲＡＭ。 - 【請求項２】 前記比較回路からの一致信号に基づい
て，アドレスレジスタ２の動作も停止することを特徴と
する，請求項１に記載のカラーパレットＲＡＭ。 - 【請求項３】 ディジタル信号を電流値に変換するＤ／
Ａコンバータにおいて：ディジタルデータに応じた第１
のデコード信号を出力するデコーダと；前記デコーダか
らの前記第１のデコード信号を保持して，第２のデコー
ド信号を出力するデコード信号レジスタと；前記デコー
ダからの前記第１のデコード信号と前記デコード信号レ
ジスタからの前記第２のデコード信号の同じビット番号
同士を加算し，前記第１および第２のデコード信号と同
じビット長の第３のデコード信号を生成するビット加算
回路と；前記第３のデコード信号に応じて動作／停止状
態を切り換える複数の電流出力回路を備え，前記第２の
デコード信号に応じて選択された前記電流出力回路に応
じた電流値を出力する電流変換回路と；を備えたことを
特徴とする，Ｄ／Ａコンバータ。 - 【請求項４】 前記デコード信号レジスタは，複数段の
デコード信号サブレジスタ群がカスケード接続されるこ
とにより構成され，前記ビット加算回路は，前記各デコ
ード信号サブレジスタ群からの複数の前記第２のデコー
ド信号と前記第１のデコード信号の同じビット番号同士
を加算し，前記第３のデコード信号を生成するものであ
ることを特徴とする，請求項３に記載のＤ／Ａコンバー
タ。 - 【請求項５】 ディジタル信号を電流値に変換するＤ／
Ａコンバータにおいて：入力された第１のディジタルデ
ータを保持して第２のディジタルデータを出力するデー
タレジスタと；前記第２のディジタルデータに応じた第
１のデコード信号を出力する第１のデコーダと；前記第
１のディジタルデータと前記データレジスタからの前記
第２のディジタルデータの大きさを比較して第３のディ
ジタルデータを出力するデータ選択回路と；前記第３の
ディジタルデータに応じた第２のデコード信号を出力す
る第２のデコーダと；前記第２のデコード信号に応じて
動作／停止状態を切り換える複数の電流出力回路を備
え，前記第１のデコード信号に応じて選択された前記電
流出力回路に応じた電流値を出力する電流変換回路と；
を備えたことを特徴とする，Ｄ／Ａコンバータ。 - 【請求項６】 前記データレジスタは，複数段のデータ
サブレジスタ群がカスケード接続されることにより構成
され，前記データ選択回路は，前記各データサブレジス
タ群に入力される複数の前記第１のディジタルデータと
前記各データサブレジスタ群から出力される複数の前記
第２のディジタルデータ群とを比較するものであること
を特徴とする，請求項５に記載のＤ／Ａコンバータ。 - 【請求項７】 前記電流変換回路は，２n（ｎ＝０，
１，２，・・・）で重みづけられた複数の電流出力回路
を備えていることを特徴とする，請求項３，４，５また
は６のいずれかに記載のＤ／Ａコンバータ。 - 【請求項８】 ディジタル信号を電流値に変換するＤ／
Ａコンバータにおいて，前記ディジタル信号を複数のサ
ブディジタル信号に分割し，前記各サブディジタル信号
を，請求項３，４，５，６または７のいずれかに記載の
Ｄ／Ａコンバータと同構造を有する，複数のサブＤ／Ａ
コンバータにより所定のサブ電流値に変換してから合成
することを特徴とする，Ｄ／Ａコンバータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22721697A JP4033948B2 (ja) | 1997-08-07 | 1997-08-07 | カラーパレット用ｒａｍおよびｄ／ａコンバータ |
| US09/092,907 US6249839B1 (en) | 1997-08-07 | 1998-06-08 | Color palette RAM and D/A converter |
| TW087109591A TW382713B (en) | 1997-08-07 | 1998-06-16 | Color palette memory and D/A converter |
| KR10-1998-0030883A KR100375577B1 (ko) | 1997-08-07 | 1998-07-30 | D／a컨버터 |
| US09/493,148 US6225932B1 (en) | 1997-08-07 | 2000-01-28 | Color palette ram and D/A converter |
| KR10-2002-0036745A KR100392530B1 (ko) | 1997-08-07 | 2002-06-28 | 컬러 팔레트 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22721697A JP4033948B2 (ja) | 1997-08-07 | 1997-08-07 | カラーパレット用ｒａｍおよびｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
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|---|---|---|---|---|
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355642A (ja) * | 1989-07-25 | 1991-03-11 | Nec Corp | メモリー制御方式 |
| JPH07272486A (ja) * | 1993-12-10 | 1995-10-20 | Texas Instr Inc <Ti> | 省電力アクセスモードを備えた同期式メモリ |
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JPH10256914A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Ｄ／ａ変換器 |
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|---|---|---|---|---|
| US4099029A (en) * | 1976-01-20 | 1978-07-04 | Nippon Electric Co., Ltd. | Asynchronous pcm common decoding apparatus |
| US4825390A (en) * | 1986-04-28 | 1989-04-25 | Texas Instruments, Inc. | Color palette having repeat color data |
| DE3852048T2 (de) * | 1987-02-27 | 1995-06-14 | Nippon Electric Co | Digital-Analogwandler. |
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
| US5389947A (en) * | 1991-05-06 | 1995-02-14 | Compaq Computer Corporation | Circuitry and method for high visibility cursor generation in a graphics display |
| US5699087A (en) * | 1991-06-24 | 1997-12-16 | Texas Instruments | Sequential access memories, systems and methods |
| US5604518A (en) * | 1994-03-30 | 1997-02-18 | International Business Machines Corporation | Memory structure with multiple integrated memory array portions |
| US6189077B1 (en) * | 1994-12-15 | 2001-02-13 | Texas Instruments Incorporated | Two computer access circuit using address translation into common register file |
| US6041389A (en) * | 1995-11-16 | 2000-03-21 | E Cirrus Logic, Inc. | Memory architecture using content addressable memory, and systems and methods using the same |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355642A (ja) * | 1989-07-25 | 1991-03-11 | Nec Corp | メモリー制御方式 |
| JPH07272486A (ja) * | 1993-12-10 | 1995-10-20 | Texas Instr Inc <Ti> | 省電力アクセスモードを備えた同期式メモリ |
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JPH10256914A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Ｄ／ａ変換器 |
| JPH10285038A (ja) * | 1997-04-09 | 1998-10-23 | Sony Corp | デイジタルアナログ変換器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299044A (ja) * | 2006-04-27 | 2007-11-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008042347A (ja) * | 2006-08-02 | 2008-02-21 | Canon Inc | 撮像素子及びその制御方法、及び撮像装置 |
| JP2013165341A (ja) * | 2012-02-09 | 2013-08-22 | Canon Inc | 固体撮像装置 |
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