JPH1165883A - デバッグ機能内蔵マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 動作タイミングを乱すことなくレジスタ値を
高速に読み出すことが可能なデバッグ機能内蔵マイクロ
プロセッサを提供する。 【解決手段】 命令実行回路５ａがデバッグ機能内蔵マ
イクロプロセッサ１ａの動作を制御するための少なくと
も１以上の制御信号を出力し、レジスタセット３が命令
実行回路５ａから出力されたデータを格納し、退避レジ
スタセット４がスーパーバイザ１２から直接読み書きが
でき、かつ、レジスタセット値を退避可能であり、デバ
ッグ割り込みの実行中、若しくは、目的の条件が成立し
た時に、命令実行に同期してレジスタセット３の値が退
避レジスタセット４にコピーされ、また、デバッグ割り
込み状態から戻る命令の実行中に、退避レジスタセット
４の値がレジスタセット３へコピーされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバッグ機能内蔵
マイクロプロセッサに関し、特にユーザプログラム実行
中にデバッグ機能を実行することの可能なデバッグ機能
内蔵マイクロプロセッサに関する。

【０００２】

【従来の技術】従来、マイクロプロセッサの発達に従っ
て、マイクロプセッサにより各種機器を制御する方法が
用いられている。それに伴い、マイクロプロセッサに求
められる機能としてデバッグ機能を内蔵したデバッグ機
能内蔵マイクロプロセッサが多用されている。

【０００３】従来、この種のデバッグ機能内蔵マイクロ
プロセッサは、ユーザプログラム実行中の任意の状態に
おけるレジスタ値を得る手段として、例えば、「マイコ
ン開発のすべて」（コンピュータ・デザイン編集部編、
電波新聞社発行）のｐ８４に記載されているように、ユ
ーザプログラム実行中にデバッグの割り込みを実行し、
このデバッグ割り込みルーチンに用意されたレジスタ読
み出しシーケンスを実行するという方式がとられてい
た。

【０００４】上述の、従来のデバッグ機能内蔵マイクロ
プロセッサを図面を参照して説明する。図８に、従来の
デバッグ機能内蔵マイクロプロセッサのブロック図を示
す。

【０００５】図８に示すように、この従来のデバッグ機
能内蔵マイクロプロセッサは、マイクロプロセッサ１ｂ
内部の動作を制御する命令実行回路５ｂと、記憶素子と
しての内部ＲＡＭ２と、レジスタセット７４と、デバッ
グの割り込み状態を判定するためのデバッグ割り込み状
態判定回路７と、内部デバッグ割り込み信号生成回路８
と、要因フラグ７３とから構成されている。

【０００６】また、このデバッグ機能内蔵マイクロプロ
セッサ１ｂの外部に接続される部材として、図８に示さ
れるように、信号ＥＸＴＳＶＩをデバッグ割り込み状態
判定回路７に出力する外部デバッグ割り込み信号生成回
路１１と、スーパーバイザ１２と、命令実行回路５ｂ、
及び内部デバッグ割り込み信号生成回路８に、クロック
信号ＳＣＬＫを出力する発振器１３とが接続されてい
る。

【０００７】ここで、図８に示されるデバッグ機能内蔵
マイクロプロセッサ１ｂを構成する部材のうち、デバッ
グ割り込み状態判定回路７、レジスタセット７４、内部
デバッグ割り込み信号生成回路８、及び要因フラグ７３
の構成について、それぞれ、図５、図９、図１０、及び
図１１を参照して説明する。

【０００８】まず、図５を参照して、デバッグ割り込み
状態判定回路７の構成を説明する。図５は、本発明に係
るデバッグ機能内蔵マイクロプロセッサに用いられるデ
バッグ割り込み状態判定回路７の構成を示すブロック図
であるが、この図５に示されるデバッグ割り込み状態判
定回路７は、従来のデバッグ機能内蔵マイクロプロセッ
サ１ｂ、及び本発明に係るデバッグ機能内蔵マイクロプ
ロセッサに共通に用いられているものである。

【０００９】図５に示されるように、このデバッグ割り
込み状態判定回路７は、内部デバッグ割り込み信号生成
回路８から出力された信号ＩＮＴＳＶＩと、外部デバッ
グ割り込み信号生成回路１１から出力された信号ＥＸＴ
ＳＶＩとをそれぞれ入力するＯＲゲート７０と、ＯＲゲ
ート７０の出力をセットに入力し、命令実行回路５ｂか
ら出力された信号ＲＳＶＩをリセットに入力するＲＳ型
フリップフロップ（以下、ＲＳ−Ｆ／Ｆと記す。）７１
とから構成されている。このＲＳ−Ｆ／Ｆ７１の出力
は、ＳＶＭＯＤ信号として、図８に示されるように、命
令実行回路５ｂ、内部デバッグ割り込み信号生成回路
８、及び要因フラグ７３に出力される。

【００１０】次に、図８に示されるレジスタセット７４
の構成について、図９を参照して説明する。図９に、図
８に示されるレジスタセット７４の構成のブロック図を
示す。

【００１１】図９に示されるように、このレジスタセッ
ト７４は、１６個のＤ型フリップフロップ（以下、Ｄ−
Ｆ／Ｆと記す。）により構成されるレジスタ８６、８
７、・・・、８８と、この１６個のレジスタ８６、８
７、・・・、８８を選択するための、アドレスバスＡ０
−３を経由した信号を入力するデコーダ８５と、それぞ
れのレジスタに接続されている書き込み用バッファ８
９、７５、・・・、７７と、それぞれのレジスタに接続
されている読み出し用バッファ８２、８３、・・・、８
４と、レジスタ書き込み用のラッチ信号生成用ＡＮＤゲ
ート９０、７６、・・・、７８と、レジスタ読み出し用
のバッファの出力制御信号生成用ＡＮＤゲート７９、８
０、・・・、８１とから構成されている。

【００１２】上述のように、デコーダ８５にはアドレス
バスＡ０−３を経由した信号が入力している。デコーダ
８５は、ＡＮＤ回路９０、７６、・・・、７８に選択信
号としてのＳＥＬ信号、ＳＥＬ０〜ＳＥＬ１５を出力す
る。

【００１３】また、ＡＮＤ回路９０、７６、・・・、７
８のそれぞれの入力には、図８に示されるように、命令
実行回路５ｂから出力されたＲＥＧＷＲ信号としての信
号ＷＥが入力している。また、レジスタ読み出し用のバ
ッファの出力制御信号生成用ＡＮＤゲート７９、８０、
・・・、８１には、図８に示されるように命令実行回路
５ｂから出力されたＲＥＧＲＤ信号が信号ＯＥとして入
力している。

【００１４】次に、図８に示される内部デバッグ割り込
み信号生成回路８について、図１０を参照して説明す
る。図１０に、内部デバッグ割り込み信号生成回路８の
構成のブロック図を示す。

【００１５】図１０に示されるように、この内部デバッ
グ割り込み信号生成回路８は、図８に示されるスーパー
バイザ１２から出力された信号ＳＶＡ０−３１を入力す
るデコーダ９１と、スーパーバイザ１２から出力された
信号ＳＶＤ０−３１を入力するＤ−Ｆ／Ｆ９２、及びＤ
−Ｆ／Ｆ９３と、スーパーバイザ１２から出力された信
号ＳＶＷＲを入力するＡＮＤゲート１００、１０１、１
０２及び１０３と、ＡＮＤゲート１０１の出力をセット
に入力し、ＡＮＤゲート１０２の出力をリセットに入力
するＲＳ−Ｆ／Ｆ９６と、比較器９４、及び比較器９５
と、信号ＲＥＧＷＲを入力するＮＯＴゲート９９と、図
８に示されるデバッグ割り込み状態判定回路７から出力
されたＳＶＭＯＤ信号を入力するＮＯＴゲート１０８
と、ＮＯＴゲート９９及びＮＯＴゲート１０８の出力を
入力するＡＮＤゲート１０７と、ＡＮＤゲート１０７、
比較器９４、ＲＳ−Ｆ／Ｆ９６、及び比較器９５の出力
を入力するＡＮＤゲート１０４と、ＡＮＤゲート１０４
の出力をセットに入力し、ＡＮＤゲート１０２の出力を
リセットに入力するＲＳ−Ｆ／Ｆ１０６と、ＲＳ−Ｆ／
Ｆ１０６の出力を入力するＤ−Ｆ／Ｆ９７と、Ｄ−Ｆ／
Ｆ９７の出力が入力するＮＯＴゲート９８と、ＲＳ−Ｆ
／Ｆ１０６から出力された信号と、ＮＯＴゲート９８か
ら出力された信号とが入力するＡＮＤゲート１０５とか
ら構成されている。

【００１６】図８にも示されているように、内部デバッ
グ割り込み信号生成回路８には、発振器１３から出力さ
れたクロックがクロック信号ＳＣＬＫとして入力し、こ
のクロック信号ＳＣＬＫは、図１０にも示されているよ
うに、内部デバッグ割り込み信号生成回路８を構成する
Ｄ−Ｆ／Ｆ９７に入力している。

【００１７】次に、図８に示される要因フラグ７３の構
成について、図１１を参照して説明する。図１１に、要
因フラグ７３の構成のブロック図を示す。図１１に示さ
れるように、この要因フラグ７３は、信号ＳＶＡ０−３
１を入力するデコーダ１１１と、デコーダ１１１から出
力された信号と、信号ＳＶＲＤとを入力するＡＮＤゲー
ト１０９と、信号ＳＶＭＯＤとＡＮＤゲート１０９から
出力された信号とを入力するバッファ１１０とから構成
されている。

【００１８】次に、このデバッグ機能内蔵マイクロプロ
セッサ１ｂがデバッグ割り込みを行う際の動作につい
て、図面を参照して詳細に説明する。

【００１９】図８に示されるマイクロプロセッサ１ｂ
が、デバッグの対象となるユーザプログラムを実行して
いる際に、内部デバッグ割り込み信号生成回路８から出
力された割り込み信号ＩＮＴＳＶＩ、若しくは、外部デ
バッグ割り込み信号生成回路１１から出力された割り込
み信号ＥＸＴＳＶＩが有効になると、デバッグ割り込み
状態判定回路７は、デバッグ割り込み信号ＳＶＭＯＤを
有効にし、命令実行回路５ｂ及び内部デバッグ割り込み
信号生成回路８に出力し、デバッグ割り込みを行うよう
要求する。

【００２０】また、再度、ユーザプログラムを実行する
場合は、デバッグ割り込み状態からのリターン命令ＲＥ
ＴＳＶＩを実行させる。この実行により、命令実行回路
５ｂからの割り込みリターン信号ＲＳＶＩが有効にな
り、デバッグ割り込み状態判定回路７は、デバッグ割り
込みを受け付ける状態になる。

【００２１】マイクロプロセッサ１ｂの内部ＲＡＭ２
は、デバッグ割り込み中にスーパーバイザ１２による読
み出し、及び書き込みの双方が可能であり、ユーザプロ
グラム実行中は、読み出しのみ可能である。

【００２２】次に、図８に示されるレジスタセット７４
について、図９を参照してさらに詳細に説明する。

【００２３】前述のように、図９に示される、レジスタ
セット７４は、Ｄ−Ｆ／Ｆによるレジスタ８６、８７、
・・・、８８と、レジスタ選択用デコーダ８５と、書き
込み用バッファ８９、７５、・・・、７７と、読み出し
用バッファ８２、８３、・・・、８４と、レジスタ書き
込み用のラッチ信号生成用ＡＮＤゲート９０、７６、・
・・、７７と、レジスタ読み出し用バッファの出力制御
信号生成用ＡＮＤゲート７９、８０、・・・、８１とか
ら構成されている。

【００２４】ここで、図８及び図９を用いて、命令実行
回路５ｂの指示により、レジスタセット７４に対して読
み出し動作、及び書き込み動作を実行する場合を詳細に
説明する。

【００２５】命令実行回路５ｂからアドレスバスＡ０−
３へ出力されるアドレス値によって、レジスタセット７
４に具備されるデコーダ８５は、レジスタ選択信号ＳＥ
Ｌ０〜ＳＥＬ１５中の１本を有効にする。

【００２６】その際に、図８に示される命令実行回路５
ｂから出力されるレジスタ書き込み信号ＲＥＧＷＲが有
効になれば、レジスタセット７４に入力する信号ＷＥが
有効になり、図９に示されているように、レジスタのラ
ッチ信号生成用ＡＮＤゲート９０、７６、・・・、７８
の中の１つのラッチ信号生成用ＡＮＤゲートの出力だけ
が出力有効になり、命令実行回路５ｂからデータバスＤ
０−３１へ出力される書き込みデータが、書き込み用バ
ッファ８９、７５、・・・、７７を通して、レジスタ８
６、８７、・・・、８８の中の１個に書き込まれる。

【００２７】また、命令実行回路５ｂから出力されるレ
ジスタ書き込み信号ＲＥＧＲＤが有効になれば、レジス
タセット７４に入力する信号ＯＥが有効になり、デコー
ダ８５のレジスタ選択信号ＳＥＬ０からＳＥＬ１５の中
において１本だけ有効になり、レジスタ読み出し用バッ
ファ８２、８３、・・・、８４の中で１個だけ出力が有
効になり、レジスタ値がデータバスＤ０−３１を通して
命令実行回路５ｂへ出力される。

【００２８】次に、図１３に示される動作のように、レ
ジスタセット７４のレジスタＤ−Ｆ／Ｆ８６がＦＦＦＦ
ｈ値になった場合に、レジスタセット７４のレジスタ値
の読み出しを行う場合の動作を、図５、及び、図８から
図１２を参照して説明する。また、図１３に、従来のデ
バッグ機能内蔵マイクロプロセッサにおけるレジスタセ
ット読み出し処理シーケンスチャートを示す。

【００２９】まず、図１３に示される動作について説明
する。図１３に示されるように、この動作は、ステップ
Ｓ９からステップＳ１２までの動作によって構成されて
いる。

【００３０】まず、基本的な動作を説明する。ユーザプ
ログラム実行中に、スーパーバイザ１２により要因フラ
グ７３を繰り返し読み出し（ステップＳ９）、次に、ス
ーパーバイザ１２によりレジスタ値を読み出し（ステッ
プＳ１０）、次に、スーパーバイザ１２から内部デバッ
グ割り込み信号生成回路８のリセットを行い（ステップ
Ｓ１１）、その後、ユーザプログラムの実行を再開す
る。

【００３１】上述の動作において、図１３に示されるよ
うに、デバッグ割り込みが発生した場合は、ステップＳ
１２において、ＲＥＴＳＶＩ命令の実行を行い、その後
に、ユーザプログラムの実行を再開する。

【００３２】次に、上述の図１３に示される動作を以下
に、図面を参照してさらに詳細に説明する。まず、図１
０に示される内部デバッグ割り込み信号生成回路８の構
成のブロック図を参照しつつ説明する。

【００３３】図１０に示される内部デバッグ割り込み信
号生成回路８は、前述のように、スーパーバイザ１２か
ら検出アドレスを設定するためのＤ−Ｆ／Ｆ９２と、ア
ドレス検出用の比較器９４と、検出データを設定するた
めのＤ−Ｆ／Ｆ９３と、アドレス検出用の比較器９５
と、デバッグ割り込み機能制御用のＲＳ−Ｆ／Ｆ９６
と、アドレス／データ一致信号ＡＤＨＩＴを生成するた
めのＡＮＤゲート１０４と、ＮＯＴゲート９９、及びＮ
ＯＴゲート１０８から出力された信号を入力するＡＮＤ
ゲート１０７と、ＮＯＴゲート９９及びＮＯＴゲート１
０８と、アドレス／データ一致信号をパルス化するため
のＲＳ−Ｆ／Ｆ１０６と、Ｄ−Ｆ／Ｆ９７と、ＮＯＴゲ
ート９８と、ＡＮＤゲート１０５と、スーパーバイザ１
２から、Ｄ−Ｆ／Ｆ９２及びＤ−Ｆ／Ｆ９３に対して値
を設定するため、若しくは、ＲＳ−Ｆ／Ｆをリセットす
るための、デコーダ９１と、ＡＮＤゲート１００、１０
１、１０２及び１０３により構成されている。

【００３４】この内部デバッグ割り込み信号生成回路８
の動作について以下に説明する。予め、スーパーバイザ
１２から、図１０に示される内部デバッグ割り込み信号
生成回路８のＤ−Ｆ／Ｆ９２へレジスタとしてのＤ−Ｆ
／Ｆ８６が選択されるアドレス値Ａ０−３＝０ｈを設定
し、またＤ−Ｆ／Ｆ９３へレジスタのデータ検出値ＦＦ
ＦＦｈを設定し、デバッグ割り込み制御用ＲＳ−Ｆ／Ｆ
９６をセットする。

【００３５】この、ユーザプログラム実行中に、図９に
示されるレジスタセット７４のレジスタＤ−Ｆ／Ｆ８６
へのデータの書き込みが行われる際、命令実行回路５ｂ
からアドレスバスＡ０−３へ０ｈが出力され、レジスタ
セット７４を構成するデコーダ１１１は、Ｄ−Ｆ／Ｆ８
６の選択信号ＳＥＬ０を有効にする。また命令実行回路
５ｂからは、レジスタ書き込み信号ＲＥＧＷＲが有効と
して出力され、ＡＮＤゲート９０の出力、すなわち、レ
ジスタとしてのＤ−Ｆ／Ｆ８６へのラッチ信号が有効に
なり、命令実行回路５ｂからデータバスＤ０−３１へ出
力される値がレジスタとしてのＤ−Ｆ／Ｆ８６へ書き込
まれる。

【００３６】次に、図８に示される信号ＩＮＴＳＶＩの
生成タイミングを図１２を参照して説明する。図１２
に、図８に示される内部デバッグ割り込み信号生成回路
８が、デバッグ割り込み状態判定回路７に出力する信号
ＩＮＴＳＶＩを生成する動作のタイミングチャートを示
す。

【００３７】図１２には、図８に示される発振器１３が
出力するシステムクロックＳＣＬＫのタイミングチャー
ト（Ｔ１）と、命令実行回路５ｂが出力するアドレスバ
スＡ０−３及びデータバスＤ０−３１に出力される信号
のタイミングチャート（Ｔ２）と、命令実行回路５ｂが
出力する信号ＲＥＧＷＲのタイミングチャート（Ｔ８）
と、命令実行回路５ｂが出力する信号ＲＥＧＲＤのタイ
ミングチャート（Ｔ９）と、命令実行回路５ｂが出力す
る信号ＭＷＲのタイミングチャート（Ｔ１０）と、図１
０に示されるＡＮＤゲート１０４が出力する信号ＡＤＨ
ＩＴのタイミングチャート（Ｔ１１）と、ＳＲ−Ｆ／Ｆ
１０６の出力Ｑのタイミングチャート（Ｔ１２）と、Ｄ
−Ｆ／Ｆ９７の出力Ｑのタイミングチャート（Ｔ１３）
と、図１０に示されるＡＮＤゲート１０５の出力信号Ｉ
ＮＴＳＶＩのタイミングチャート（Ｔ１４）と、デバッ
グ割り込み状態判定回路７の出力信号ＳＶＭＯＤのタイ
ミングチャート（Ｔ１５）とが示されている。

【００３８】図１２に示すように、ユーザプログラム実
行中に、レジスタＤ−Ｆ／Ｆ８６に格納されたデータが
ＦＦＦＦｈ値に書き変わる際、内部デバッグ割り込み信
号生成回路８では、Ｄ−Ｆ／Ｆ８６へのラッチサイクル
で、命令実行回路５ｂからアドレスバスＡ０−３へ０ｈ
が出力される（タイミングチャートＴ２）。この出力さ
れた値が、あらかじめＤ−Ｆ／Ｆ９２に書き込まれた検
出アドレス値０ｈと一致すると、比較器９４はＡＮＤゲ
ート１０４へ有効信号を出力する。

【００３９】また、命令実行回路５ｂからは、データバ
スＤ０−３１へＦＦＦＦｈが出力される。そして、この
出力された値が、あらかじめＤ−Ｆ／Ｆ９３に書き込ま
れた検出データ値ＦＦＦＦｈと一致すると、比較器９５
はＡＮＤゲート１０４へ有効信号を出力する。

【００４０】さらに、図１０に示されるデバッグ割り込
み制御用のＲＳ−Ｆ／Ｆ９６は、スーパーバイザ１２か
らセットされていて、命令実行回路５ｂからは、レジス
タ書き込み信号ＲＥＧＷＲが有効になると（タイミング
チャートＴ８）、ＡＮＤゲート１０４の出力のアドレス
／データ一致信号ＡＤＨＩＴが有効になる（タイミング
チャートＴ１１）。

【００４１】そして、ＲＳ−Ｆ／Ｆ１０６、Ｄ−Ｆ／Ｆ
９７、ＮＯＴゲート９８、及びＡＮＤゲート１０５を用
いて、アドレス／データ一致信号ＡＤＨＩＴに同期して
セットし、システムクロックＳＣＬＫに同期してリセッ
トし、アドレス／データ一致信号のパルス化信号である
内部デバッグ割り込み信号ＩＮＴＳＶＩを生成する（タ
イミングチャートＴ１２〜Ｔ１４）。

【００４２】図８に示される内部デバッグ割り込み信号
生成回路８が出力する内部デバッグ割り込み信号ＩＮＴ
ＳＶＩが有効になると、デバッグ割り込み状態判定回路
７が出力するデバッグ割り込み状態信号ＳＶＭＯＤが有
効になる（タイミングチャートＴ１５）。同時に、命令
実行回路５ｂは、ＳＶＭＯＤ信号が有効になったのを受
けて、レジスタセット７４から、一つずつレジスタ値を
読み出しては（タイミングチャートＴ９）、内部ＲＡＭ
２へ書き込んでいく（タイミングチャートＴ１０）。そ
の後、デバッグ割り込みプログラムを実行する。

【００４３】次に、図８に示されるスーパーバイザ１２
の動作について、図１３を参照してさらに詳細に説明す
る。図１３に示されるように、スーパーバイザ１２は、
ユーザプログラム実行中に、図１１に示されるバッファ
１１０を通して、デバッグ割り込み要因フラグ７３を繰
り返し読み出しておき（ステップＳ９）、デバッグ割り
込みが発生したのを受けて、内部ＲＡＭ２からデバッグ
割り込みの際に退避されたレジスタ値を読み出す（ステ
ップＳ１０）。

【００４４】また、ユーザプログラム実行中にデバッグ
割り込み信号ＩＮＴＳＶＩが有効になるように、スーパ
ーバイザ１２から、図１０に示されるように、内部デバ
ッグ割り込み信号生成回路８が具備するＲＳ−Ｆ／Ｆ９
６及びＲＳ−Ｆ／Ｆ１０６をリセットし（ステップＳ１
１）、命令実行回路５ｂにＲＥＴＳＶＩ命令を実行させ
て、ユーザプログラムの実行に移る（ステップＳ１
２）。命令実行回路５ｂは、内部ＲＡＭ２からレジスタ
値を読み出してレジスタセット７４に書き込む動作を繰
り返し、一つずつレジスタ値を退避する。

【００４５】その後、命令実行回路５ｂのデバッグ割り
込みリターン信号ＲＳＶＩが有効になり、図５に示され
る、デバッグ割り込み状態判定回路７が具備するＲＳ−
Ｆ／Ｆ７１がリセットされ、デバッグ割り込み状態信号
ＳＶＭＯＤが無効として出力され、再度、デバッグ割り
込み信号を受け付ける状態になる。命令実行回路５ｂ
は、デバッグ割り込み発生時のレジスタセット７４の状
態から、ユーザプログラムの実行に戻る。

【００４６】ここで、仮に、ユーザプログラムを新たな
レジスタ状態から実行させたい場合を考える。この場合
は、スーパーバイザ１２から内部ＲＡＭ２に退避されて
いるレジスタセット７４のレジスタ値を目的の値に変更
して、ＲＥＴＳＶＩ命令を実行させる。

【００４７】しかし、図８に示される従来のデバッグ機
能内蔵マイクロプロセッサによると、ユーザプログラム
実行中のレジスタセット７４の値を読み出す際は、ユー
ザプログラムがデバッグ割り込みのために一時的に中断
される。そのため、デバッグ割り込みよりもプライオリ
ティが低いユーザ割り込みは、デバッグ割り込み中は保
留されるという問題点があった。

【００４８】上記問題点に対しては、特開平４−７７８
８３号公報に開示された「シングルチップマイクロコン
ピュータ」のように、デバッグ割り込み時用のレジスタ
セットを有して、デバッグ割り込み時にレジスタ値の退
避を不要にし、デバッグ割り込み期間を短くするマイク
ロプロセッサが発明されている。

【００４９】

【発明が解決しようとする課題】しかしながら、上述の
ような、従来のデバッグ機能内蔵マイクロプロセッサに
おいては、未だデバッグ割り込みを行う際の動作時間が
かかり過ぎるという問題点を有する。

【００５０】例えば、従来のデバッグ機能内蔵マイクロ
プロセッサを用いてエンジンのガス噴射制御を行う場
合、エンジンが高速に回転すればするほど、気筒内部の
気圧の変化や、ガス噴射の広がり方を計算し、この計算
結果に基づいて細かにエンジンを制御する必要があり、
そのために、できるだけ短い周期によるガス噴射制御が
必要とされる。

【００５１】この場合、従来のデバッグ機能内蔵マイク
ロプロセッサにより、一時的にデバッグ割り込み状態に
移って、レジスタセットの値を読み出し、再度、ガス噴
射制御に戻るとすると、この戻るまでに必要な時間が、
ガス噴射制御に必要な周期より大きくなり、最悪の場
合、ガス爆発が起きてエンジンを痛める可能性がある。

【００５２】具体的な数値を計算すると、例えば、エン
ジンが１°回転する毎に、ガス噴射制御を実行する場
合、１秒間に１万回転しているとすると、 １／（３６０×１００００）＝０．２７８μｓ であり、この時間内に、レジスタセットの読み出しとガ
ス噴射制御とを行う必要があるが、実際は、高速のマイ
クロプロセッサでも、デバッグ割り込みしてレジスタセ
ットをメモリへ退避するだけでも、最低０．３〜０．５
μｓの時間が必要である。

【００５３】そのため、従来のデバッグ機能内蔵マイク
ロプロセッサでは、デバッグ割り込みをさせずに、ガス
噴射制御させながら、レジスタセットの状態を読み出す
ことができないため、その動作効率が低下するという問
題点を有している。

【００５４】また、従来のデバッグ機能内蔵マイクロプ
ロセッサでは、ユーザプログラム実行中に内部ＲＡＭの
値をスーパーバイザから直接に読み出すことは可能であ
るが、レジスタセットの値は、デバッグ割り込みしてか
らでないと、レジスタ値を読み出すことができず、操作
性が悪化するという問題点を有している。

【００５５】また、従来のデバッグ機能内蔵マイクロプ
ロセッサでは、レジスタが、内部ＲＡＭと同様に、ユー
ザプログラム実行中もスーパーバイザから直接に読み出
し可能であった場合、各レジスタ相互間の同時性が保証
できない、という問題点を有している。

【００５６】例えば、カウンタ変数が割り当てられてい
る汎用レジスタを読み出してから、次の命令の実行アド
レスを示すＰＣレジスタを読み出した場合、カウンタ値
と実行アドレス値は読み出すタイミングが異なる。

【００５７】本発明は、上記事情に鑑みなされたもの
で、ユーザープログラム実行中であっても、動作タイミ
ングを乱すことなくレジスタ値を高速に読み出すことが
可能なデバッグ機能内蔵マイクロプロセッサを提供する
ことを目的とする。

【００５８】

【課題を解決するための手段】請求項１記載の発明は、
ユーザプログラム実行中におけるデバッグ用の割り込み
を実行するための機能を有するデバッグ機能内蔵マイク
ロプロセッサにおいて、該デバッグ機能内蔵マイクロプ
ロセッサの動作を制御するための少なくとも１以上の制
御信号と、データ信号とを出力する命令実行回路と、前
記命令実行回路から出力されたデータ信号により表され
るデータを格納するレジスタセットと、外部から直接読
み出し、及び、書き込みができ、かつ、前記レジスタセ
ットに格納されたデータをコピーして格納することが可
能な退避レジスタセットとを有し、前記デバッグ割り込
みの実行中、若しくは、所定の条件が成立した際に、命
令実行に同期してレジスタセットに格納された値が退避
レジスタセットにコピーされ、また、デバッグ割り込み
状態から戻る命令の実行中に、前記退避レジスタセット
に格納された値が前記レジスタセットにコピーされるこ
とを特徴とする。

【００５９】請求項２記載の発明は、請求項１記載の発
明において、前記退避レジスタセットに対する、直接の
読み出し、及び、書き込みが、前記デバッグ機能内蔵マ
イクロプロセッサの外部に接続されたスーパーバイザに
より実行されることを特徴とする。

【００６０】請求項３記載の発明は、データ信号と、命
令を実行させるための少なくとも１以上の制御信号とを
出力する命令実行回路と、外部から出力された制御信号
に基づき、デバッグ割り込みを実行させるための内部デ
バッグ割り込み信号を生成する内部デバッグ割り込み信
号生成回路と、前記内部デバッグ割り込み信号、若しく
は外部から出力された外部デバッグ割り込み信号に基づ
き、デバッグ割り込み状態であるか否かを判定し、該判
定の結果を表す信号を命令実行回路に出力するデバッグ
状態判定回路と、前記制御信号、若しくは、外部から出
力された制御信号に基づき、レジスタセットと退避レジ
スタセットとの間において、それぞれに格納されている
データを相手にコピーする動作であるコピーイベントを
実行させる、コピーイベント実行信号を出力するコピー
イベント生成回路と、前記データ信号をデータとして格
納するレジスタセットと、外部からの読み出し、及び書
き込みが可能な、データを格納するための退避レジスタ
セットとを有し、前記デバッグ割り込みの実行中、若し
くは、所定の条件が成立した際に、命令実行に同期して
レジスタセットに格納された値が退避レジスタセットに
コピーされ、また、デバッグ割り込み状態から戻る命令
の実行中に、前記退避レジスタセットに格納された値が
前記レジスタセットへコピーされることを特徴とする。

【００６１】請求項４記載の発明は、請求項３記載の発
明において、前記コピーイベント生成回路が、前記命令
実行回路から出力された制御信号を入力する少なくとも
２以上のＮＯＴゲートからなるＮＯＴゲート群と、前記
命令実行回路から出力されたアドレス信号を入力する第
１の比較器と、前記命令実行回路から出力されたデータ
信号を入力する第２の比較器と、前記外部から出力され
た制御信号を入力し、前記比較器に出力信号を出力する
少なくとも１以上のＤ型フリップフロップと、前記外部
から出力された制御信号を入力する第１のデコーダと、
前記外部から出力された制御信号と、前記第１のデコー
ダから出力された信号とが入力する少なくとも２以上の
ＡＮＤゲートからなる第１のＡＮＤゲート群と、前記第
１のＡＮＤゲート群から出力された信号の１つをセット
に入力し、他の１つの信号をリセットに入力する第１の
ＲＳ型フリップフロップと、前記ＮＯＴゲートから出力
された信号が入力する第１のＯＲゲートと、前記ＮＯＴ
ゲートから出力された信号と、前記第１の比較器から出
力された信号と、前記第２の比較器から出力された信号
とが入力する第１のＡＮＤゲートと、前記少なくとも２
以上のＡＮＤゲートからなる第１のＡＮＤゲート群から
出力された信号の１つをセットに入力し、他の１つの信
号をリセットに入力する第２のＲＳ型フリップフロップ
と、前記少なくとも２以上のＡＮＤゲートからなる第１
のＡＮＤゲート群から出力された信号の１つをセットに
入力し、他の１つの信号をリセットに入力する第３のＲ
Ｓ型フリップフロップと、前記第１のＯＲゲートから出
力された信号と、前記第１のＲＳ型フリップフロップか
ら出力された信号とが入力する第２のＡＮＤゲートと、
前記第１のＡＮＤゲートから出力された信号と、前記第
２のフリップフロップから出力された信号と、前記第２
のＡＮＤゲートから出力された信号とが入力するセレク
タと、前記デバッグ割り込み状態判定回路から出力され
た信号が入力する第１のＮＯＴゲートと、前記第１のＮ
ＯＴゲートから出力された信号と、前記セレクタから出
力された信号と、前記第３のＲＳ型フリップフロップか
ら出力された信号とが入力する第３のＡＮＤゲートと、
前記第３のＡＮＤゲートから出力された信号をセットに
入力し、前記少なくとも２以上のＡＮＤゲートからなる
第１のＡＮＤゲート群から出力された信号の１つをリセ
ットに入力する第４のＲＳ型フリップフロップと、前記
第４のＲＳ型フリップフロップから出力された信号を入
力する第１のＤ型フリップフロップと、クロック信号が
入力する第２のＮＯＴゲートとを有することを特徴とす
る。

【００６２】請求項５記載の発明は、請求項３又は４に
記載の発明において、前記レジスタセットが、前記命令
実行回路から出力された制御信号を入力する第２のデコ
ーダと、前記命令実行回路から出力された制御信号と、
前記第２のデコーダから出力された信号とが入力する少
なくとも１以上のＡＮＤゲートからなる第２のＡＮＤゲ
ート群と、前記命令実行回路から出力された制御信号が
入力する第１のバッファと、前記命令実行回路から出力
されたデータ信号が入力する第２のバッファと、前記デ
コーダから出力された信号が入力する第４のＡＮＤゲー
トと、前記第４のＡＮＤゲートから出力された信号が入
力する第２のＯＲゲートと、前記第１のバッファ、前記
第２のバッファ及び前記第２のＯＲゲートから出力され
た信号が入力する第２のＤ型フリップフロップと、前記
第２のＤ型フリップフロップから出力された信号が入力
する第３のバッファと、前記第２のＤ型フリップフロッ
プから出力された信号が入力する第４のバッファとから
構成される少なくとも１以上のレジスタ部とを有するこ
とを特徴とする。

【００６３】請求項６記載の発明は、請求項３から５の
いずれかに記載の発明において、前記デバッグ割り込み
状態判定回路が、前記内部デバッグ割り込み信号生成回
路から出力されたデバッグ割り込み信号と、外部から出
力されたデバッグ割り込み信号とを入力する第３のＯＲ
ゲートと、前記第３のＯＲゲートから出力された信号を
セットに入力し、前記命令実行回路から出力された制御
信号をリセットに入力する第５のＲＳ型フリップフロッ
プとを有することを特徴とする。

【００６４】

【発明の実施の形態】次に、図面を参照して、本発明に
係るデバッグ機能内蔵マイクロプロセッサの実施形態に
ついて説明する。

【００６５】図１に、本発明に係るデバッグ機能内蔵マ
イクロプロセッサの一実施形態の構成のブロック図を示
す。ただし、図８に示される従来のデバッグ機能内蔵マ
イクロプロセッサ１ｂが具備する部材と同様な部材、及
び信号については、同じ番号を付す。

【００６６】図１に示すように、この実施形態に係るデ
バッグ機能内蔵マイクロプロセッサ１ａは、マイクロプ
ロセッサ１ａ全体の動作を制御するための制御信号、及
びデータ信号を出力する命令実行回路５ａと、データを
格納する内部ＲＡＭ２と、所定のデータを格納するレジ
スタセット３と、レジスタセット３から出力されるデー
タを格納する退避レジスタセット４と、デバッグ割り込
み状態判定回路７と、内部デバッグ割り込み信号生成回
路８と、コピーイベント生成回路６と、要因フラグ１０
と、ＯＲゲート９とから構成されている。

【００６７】また、このデバッグ機能内蔵マイクロプロ
セッサ１ａの外部に接続されている部材として、外部デ
バッグ割り込み信号生成回路１１と、スーパーバイザ１
２と、発振器１３とが接続されている。

【００６８】図１に示される、本発明に係るデバッグ機
能内蔵マイクロプロセッサ１ａを構成する部材の内、コ
ピーイベント生成回路６、レジスタセット３及び退避レ
ジスタセット４、要因フラグ１０、及びデバッグ割り込
み状態判定回路７の構成を示すブロック図を、それぞ
れ、図２、図３、図４、及び図５に示す。

【００６９】ただし、図５に示されるデバッグ割り込み
状態判定回路７は、図８に示される従来のデバッグ機能
内蔵マイクロプロセッサ１ｂに具備されているデバッグ
割り込み状態判定回路７と同じ部材であり、その説明は
前述の通りであるから、その説明を省略する。

【００７０】まず、図１に示される本発明に係るデバッ
グ機能内蔵マイクロプロセッサ１ａを構成する部材であ
る、コピーイベント生成回路６について図２を参照して
説明する。

【００７１】図２に、図１に示されるデバッグ機能内蔵
マイクロプロセッサ１ａが具備するコピーイベント生成
回路６の構成のブロック図を示す。

【００７２】図２に示されるように、このコピーイベン
ト生成回路６は、図１に示される命令実行回路５ａから
出力された信号ＲＥＧＲＤを入力するＮＯＴゲート３４
と、命令実行回路５ａから出力された信号ＲＥＧＷＲを
入力するＮＯＴゲート３３と、ＮＯＴゲート３３及びＮ
ＯＴゲート３４から出力された信号を入力するＯＲゲー
ト２８と、スーパーバイザ１２から出力された信号ＳＶ
Ａ０−３１を入力するデコーダ１７と、命令実行回路５
ａから出力され、データバスＤ０−３１を介した信号を
入力する比較器１６と、スーパーバイザ１２から出力さ
れた信号ＳＶＤ０−３１が入力するＤ−Ｆ／Ｆ３７及び
Ｄ−Ｆ／Ｆ１４と、スーパーバイザ１２から出力された
信号が入力するＡＮＤゲート２２、２３、２４、２５、
２６及び２７と、ＡＮＤゲート２４から出力された信号
がセットに入力し、ＡＮＤゲート２５から出力された信
号がリセットに入力するＲＳ−Ｆ／Ｆ１８とを有する。

【００７３】さらに、このコピーイベント生成回路６
は、命令実行回路５ａから出力されアドレスバスＡ０−
３を介した信号と、Ｄ−Ｆ／Ｆ３７から出力された信号
とを入力する比較器１５と、ＮＯＴゲート３３、比較器
１５、及び比較器１６から出力された信号が入力するＡ
ＮＤゲート２９と、ＡＮＤゲート２３から出力された信
号がセットに入力し、ＡＮＤゲート２５から出力された
信号がリセットに入力しているＲＳ−Ｆ／Ｆ３８と、Ａ
ＮＤゲート２６から出力された信号がセットに入力し、
ＡＮＤゲート２５から出力された信号がリセットに入力
しているＲＳ−Ｆ／Ｆ１９と、ＯＲゲート２８から出力
された信号と、ＲＳ−Ｆ／Ｆ１８から出力された信号と
が入力しているＡＮＤゲート３０と、信号ＳＶＭＯＤが
入力するＮＯＴゲート３２と、ＡＮＤゲート２９、ＲＳ
−Ｆ／Ｆ３８及びＡＮＤゲート３０から出力された信号
を入力するセレクタ２０と、ＲＳ−Ｆ／Ｆ１９、セレク
タ２０及びＮＯＴゲート３２から出力された信号が入力
するＡＮＤゲート３１と、ＡＮＤゲート３１の出力がセ
ットに入力し、ＡＮＤゲート２５の出力がリセットに入
力しているＲＳ−Ｆ／Ｆ２１と、ＳＣＬＫが入力するＮ
ＯＴゲート３６と、ＲＳ−Ｆ／Ｆ２１が入力し、ＮＯＴ
ゲート３６の出力がクロックとして入力するＤ−Ｆ／Ｆ
３５とを有する。

【００７４】次に、図３を参照して、レジスタセット３
の構成について説明する。ただし、図１に示される退避
レジスタセット４は、図１に示されるレジスタセット３
と同様の構成であり、従って、そのブロック図も同じで
あるので、図３に示されるブロック図は、図１に示され
る退避レジスタセット４の構成をも示している。

【００７５】図３に示されるように、レジスタセット３
は、命令実行回路５ａから出力されアドレスバスＡ０−
３を介した信号を入力するデコーダ５８と、ＯＥ信号が
それぞれ入力するＡＮＤゲート４９、５０、・・・、５
１と、命令実行回路５ａから出力されデータバスＤ０−
３１を介した信号が入力するバッファ６３、４１、・・
・、４４と、バッファ５３、５５、・・・、５７から出
力された信号が入力するバッファ６２、４０、・・・、
４３と、信号ＷＥ１と、デコーダ５８から出力された信
号とが入力するＡＮＤゲート３９、４２、・・・、４５
と、それぞれのバッファ６２、４０、・・・、４３から
出力された信号と、それぞれのＡＮＤゲート３９、４
２、・・・、４５から出力された信号とが入力するＯＲ
ゲート４６、４７、・・・、４８と、バッファ６２、６
３、４０、４１、・・・、４３、４４から出力された信
号を入力し、ＯＲゲート４６、４７、・・・、４８から
出力された信号がクロックとして入力するＤ−Ｆ／Ｆ５
９、６０、・・・、６１と、Ｄ−Ｆ／Ｆ５９、６０、・
・・、６１から出力された信号が入力するバッファ５
２、５３、５４、５５、・・・、５６、５７とから構成
される。

【００７６】次に、図１に示される要因フラグ１０につ
いて、図４を参照して説明する。図４に、要因フラグ１
０の構成のブロック図を示す。図４を参照すると、この
要因フラグ１０は、図１に示されるように、デバッグ割
り込み状態判定回路７から出力された信号ＳＶＭＯＤが
入力するバッファ６７と、スーパーバイザ１２から出力
された信号ＳＶＡ０−３１が入力するデコーダ６８と、
スーパーバイザ１２から出力された信号ＳＶＲＤ及びデ
コーダ６８から出力された信号を入力するＡＮＤゲート
６９と、スーパーバイザ１２から出力された信号ＳＶＷ
Ｒとデコーダ６８から出力された信号とを入力するＡＮ
Ｄゲート６５と、図１に示されるコピーイベント生成回
路６から出力された信号ＣＰＥＮをセットに入力し、Ａ
ＮＤゲート６５から出力された信号をリセットに入力す
るＲＳ−Ｆ／Ｆ６６と、ＲＳ−Ｆ／Ｆ６６から出力され
た信号と、ＡＮＤゲート６９から出力された信号とが入
力するバッファ６４とから構成される。

【００７７】次に、上述の各部材を有するデバッグ機能
内蔵マイクロプロセッサ１ａについて、以下に説明す
る。図１に示されるレジスタセット３は、ユーザプログ
ラム実行中にも、デバッグ割り込み中でも、命令実行回
路５ａから読み書きが可能である。

【００７８】このレジスタセット３の構成について、図
３を参照して、さらに詳細に説明する。上述のように、
図３は、図１に示されるレジスタセット３、及び、退避
レジスタセット４の構成を示すブロック図である。

【００７９】図３に示されるように、レジスタセット
３、及び退避レジスタセット４は、Ｄ−Ｆ／Ｆによるレ
ジスタ５９、６０、・・・、６１と、レジスタ選択用デ
コーダ５８と、書き込み用バッファ６２、６３、４０、
４１、・・・、４３、４４と、読み出し用バッファ５
２、５３、５４、５５、・・・、５６、５７と、レジス
タ書き込み用のラッチ信号生成用ＡＮＤゲート３９、４
２、・・・、４５と、ＮＡＮＤゲート４６、４７、・・
・、４８と、レジスタ読み出し用バッファの出力制御信
号生成用ＡＮＤゲート４９、５０、・・・、５１とから
構成されている。

【００８０】次に、図１及び図３を用いて、命令実行回
路５ａからの指示によるレジスタセット３への読み書き
動作について詳細に説明する。命令実行回路５ａからア
ドレスバスＡ０−３へ出力されるアドレス値によって、
図３に示されるデコーダ５８は、レジスタ選択信号ＳＥ
Ｌ０〜１５の中で一本だけ有効にする。

【００８１】その際に、命令実行回路５ａから出力され
るレジスタ書き込み信号ＲＥＧＷＲが有効になれば、レ
ジスタセット３に入力する信号ＷＥ１が有効になり、レ
ジスタラッチ信号生成用のＮＡＮＤゲート４６、４７、
・・・、４８の中の出力の内１個だけが有効な出力にな
り、命令実行回路５ａからデータバスＤ０−３１へ出力
される書き込みデータが、書き込み用バッファ６２、６
３、４０、４１、・・・、４３、４４を通して、レジス
タ５９、６０、・・・、６１の中の１個に書き込まれ
る。

【００８２】また、命令実行回路５ａから出力されるレ
ジスタ書き込み信号ＲＥＧＲＤが有効になれば、レジス
タ３に入力する信号ＯＥ１が有効になり、デコーダ５８
のレジスタ選択信号ＳＥＬ０〜ＳＥＬ１５の中で一本だ
け有効になり、レジスタ読み出し用バッファ５２、５
４、・・・、５６の中で１個だけ出力が有効になり、レ
ジスタ値がデータバスＤ０−３１を通して命令実行回路
５ａへ出力される。

【００８３】スーパーバイザ１２による退避レジスタセ
ット４への書き込み動作も、命令実行回路５ａによるレ
ジスタセット３への読み書き動作と同様である。

【００８４】また、図１に示されるコピーイベント生成
回路６から出力されるコピーイネーブル信号ＣＰＥＮが
有効になると、レジスタセット３に入力する信号ＯＥ２
が有効になり、読み出しバッファ５３、５５、・・・、
５７を通して、コピーデータバスＣＤ０−５１１にレジ
スタセット値が出力される。

【００８５】これと同時に、退避レジスタセット４に入
力する信号ＷＥ２が有効になり、レジスタのラッチ信号
生成用ＮＡＮＤゲート４６、４７、・・・、４８から出
力される出力が有効になり、レジスタセット３からデー
タバスＤ０−３１へ出力されるレジスタセット値が、書
き込み用バッファ６２、４０、・・・、４３を通して、
レジスタセット５９、６０、・・・、６１に書き込まれ
る。

【００８６】同様に、命令実行回路５ａから出力される
デバッグ割り込み時コピー信号ＩＮＴＣＰが有効になっ
た場合も、コピーイベント生成回路６からのコピーイネ
ーブル信号ＣＰＥＮが有効になった場合と同様に、レジ
スタセット３に格納されているレジスタセット値が退避
レジスタセット４へコピーされる。

【００８７】また、デバッグ割り込み状態からのリター
ン命令ＲＥＴＳＶＩを実行させた際は、命令実行回路５
ａから出力される割り込みリターン信号ＲＳＶＩ信号が
有効になり、コピーイベント生成回路６から出力される
コピーイネーブル信号ＣＰＥＮが有効になった場合とは
逆に、退避レジスタセット４のレジスタセット値が、レ
ジスタセット３へコピーされる。

【００８８】次に、図７に示される動作のように、レジ
スタセット３のレジスタＤ−Ｆ／Ｆ５９がＦＦＦＦｈ値
になった場合に、レジスタセット３に格納されているレ
ジスタセット値の読み出しを行う場合の動作を、図１〜
図６を用いて詳細に説明する。

【００８９】まず、図７に示される動作について説明す
る。図７に示されるように、この動作は、ステップＳ１
からステップＳ８までの動作により構成されている。

【００９０】まず、ステップＳ１において、スーパーバ
イザ１２から命令実行をする際のレジスタセット３のコ
ピー条件を設定する。ステップＳ２において、スーパー
バイザ１２の制御によりコピーイベントを受付可能に設
定する。ステップＳ３において、スーパーバイザ１２に
より要因フラグ１０を繰り返し読み出す。

【００９１】次に、ステップＳ４において、スーパーバ
イザ１２によりレジスタセット３に格納されたデータを
読み出す。ステップＳ５において、スーパーバイザ１２
により要因フラグ１０を読み出す。ステップＳ６におい
て、コピーイベント生成回路６をリセットする。ステッ
プＳ７において、スーパーバイザ１２により新たにコピ
ー条件を設定する。ステップＳ８において、スーパーバ
イザ１２によりコピーイベント受付可能に設定する。

【００９２】次に、図２を参照して、図１に示されるコ
ピーイベント生成回路６についてさらに詳細に説明す
る。

【００９３】図２に示すように、図１に示されるコピー
イベント生成回路６は、スーパーバイザ１２により検出
アドレスを設定するためのＤ−Ｆ／Ｆ３７と、アドレス
検出用の比較器１５と、検出データを設定するためのＤ
−Ｆ／Ｆ１４と、データ検出用の比較器１６と、コピー
イベント発生制御用のＲＳ−Ｆ／Ｆ１９と、アドレス／
データ一致信号ＡＤＨＩＴを生成するためのＡＮＤゲー
ト２９と、ＮＯＴゲート３３と、ユーザプログラム実行
中にアドレス／データ一致信号をシステムクロックＳＣ
ＬＫの立ち下がりで同期化するためのＡＮＤゲート３１
と、ＲＳ−Ｆ／Ｆ２１と、Ｄ−Ｆ／Ｆ３５と、ＮＯＴゲ
ート３６と、スーパーバイザ１２によりコピーイベント
のトリガをレジスタの読み出し、及び書き込みに合わせ
て発生させるためのＲＳ−Ｆ／Ｆ１８と、ＡＮＤゲート
３０と、ＯＲゲート２８と、ＮＯＴゲート３４と、コピ
ーイベントをアドレス／データ検出によって発生させる
か、若しくは、スーパーバイザ１２によるトリガによっ
て発生させるかを、スーパーバイザ１２から選択するた
めのセレクタ２０と、ＲＳ−Ｆ／Ｆ３８と、Ｄ−Ｆ／Ｆ
３７及びＤ−Ｆ／Ｆ１４に値を設定するため、若しく
は、ＲＳ−Ｆ／Ｆをセット、リセットするためのデコー
ダ１７と、ＡＮＤゲート２２、２３、２４、２５、２
６、及び２７により構成される。

【００９４】次に、上述の図１、及び図２を参照して、
図２に示されるコピーイベント生成回路６の動作につい
て説明する。予め、スーパーバイザ１２から、図２のコ
ピーイベント生成回路６が具備するＤ−Ｆ／Ｆ３７へＤ
−Ｆ／Ｆ８６が選択されるアドレス値Ａ０−３＝０ｈを
設定し、また、Ｄ−Ｆ／Ｆ１４へレジスタのデータ検出
値ＦＦＦＦｈを設定し、そして、スーパーバイザ１２か
らのトリガでなく、アドレス／データが一致したことが
検出された際に、コピーイベントを発生させるように、
ＲＳ−Ｆ／Ｆ３８をセットし、最後に、コピーイベント
が発生するようにＲＳ−Ｆ／Ｆ１９をセットする。

【００９５】ここで、図６を参照して、レジスタのコピ
ー動作のタイミングを説明する。図６に、本発明に係る
レジスタセット３がコピー動作を実行する際のタイミン
グチャートを示す。

【００９６】図６には、図１に示される発振器１３から
出力されるシステムクロック信号ＳＣＬＫのタイミング
チャートＴ１と、命令実行回路５ａが、アドレスバスＡ
０−３、及びデータバスＤ０−３１に出力する信号のタ
イミングチャートＴ２と、命令実行回路５ａが出力する
信号ＲＥＧＲＤ及び信号ＲＥＧＷＲとのタイミングチャ
ート（Ｔ３）と、命令を実行しているレジスタセット３
が出力する信号ＣＤ０−５１２のタイミングチャート
（Ｔ４）と、コピーイベント生成回路６が出力する信号
ＣＰＥＮのタイミングチャート（Ｔ５）と、命令実行回
路５ａが出力する信号ＩＮＴＣＰのタイミングチャート
（Ｔ６）と、退避レジスタセット４から出力されるラッ
チデータのタイミングチャート（Ｔ７）とが示されてい
る。

【００９７】図６に示すように、ユーザプログラム実行
中に、命令実行回路５ａのアドレスバスＡ０−３に出力
される信号が０ｈになり、データバスＤ０−３１に出力
される信号がＦＦＦＦｈになり、ＲＥＧＷＲが有効にな
ると、レジスタセット３が具備するレジスタとしてのＤ
−Ｆ／Ｆ３７へ値ＦＦＦＦｈが書き込まれる（タイミン
グチャートＴ２、Ｔ３）。

【００９８】これと同時に、図２に示されるコピーイベ
ント生成回路６のＡＮＤゲート２９の出力と、アドレス
／データ一致信号ＡＤＨＩＴとが有効になり、スーパー
バイザ１２の制御に伴い、セレクタ２０はＡＤＨＩＴを
選択するように設定され、コピーイベント発生制御用Ｒ
Ｓ−Ｆ／Ｆ１９はセットされているので、ＡＮＤゲート
３１の出力、すなわち、コピーイベント信号ＣＰＨＩＴ
が有効になる。

【００９９】図２に示されるＡＮＤゲート３１から出力
されるＣＰＨＩＴ信号は、最初のイベントだけコピーを
発生させるためのＲＳ−Ｆ／Ｆ２１をセットし、その
後、システムクロック信号ＳＣＬＫの立ち下がりに同期
してコピーイネーブル信号ＣＰＥＮを有効にするため
に、Ｄ−Ｆ／Ｆ３５及びＮＯＴゲート３６によって、Ｃ
ＰＨＩＴ信号を同期化してＣＰＥＮ信号を生成する（タ
イミングチャートＴ５）。

【０１００】レジスタセット３には、命令実行回路５ａ
からのレジスタ書き込み信号ＲＥＧＷＲの立ち上がり
で、Ｄ−Ｆ／Ｆ３７へＦＦＦＦｈが書き込まれるため、
レジスタセット３の新規レジスタセット値が、ＳＣＬＫ
の立ち上がりに同期して、コピーデータバスＣＤ０−５
１１へ出力される（タイミングチャートＴ４）。そし
て、退避レジスタセット４は、ＣＰＥＮ信号の立ち上が
りに同期して、ＣＤ０−５１１の値が書き込まれる（タ
イミングチャートＴ７）。このようにして、レジスタセ
ット３のレジスタセット値が退避レジスタセット４へコ
ピーされ、このコピーされた値をスーパーバイザ１２か
ら読み出すことが出来る。

【０１０１】また、コピーイネーブル信号ＣＰＥＮによ
って、レジスタセット３のレジスタセット値が退避レジ
スタセット４にコピーされた後でも、デバッグ割り込み
が発生し、命令実行回路５ａから出力されたデバッグ割
り込み時に、コピー信号ＩＮＴＣＰが有効になれば、コ
ピーイベント発生時のレジスタセット３のレジスタ値が
保存されている退避レジスタセット４に、デバッグ割り
込み発生時のレジスタセット３のレジスタ値が上書きさ
れる。

【０１０２】従って、図７に示されるように、コピーイ
ベントが発生して、スーパーバイザ１２が、図４に示さ
れるバッファ６４を通してコピーイベント要因フラグが
有効であることを読み出すと、スーパーバイザ１２は、
退避レジスタセット４からコピーイベント発生時のレジ
スタセット値を読み出した後、再度、バッファ６７を通
して、デバッグ割り込み要因フラグを読み出す。

【０１０３】デバッグ割り込み要因フラグが有効であれ
ば、先ほど退避レジスタセット４から読み出した、コピ
ーイベント発生時のレジスタセット値は無効とし、デバ
ッグ割り込み要因フラグが無効であれば、先ほど読み出
したコピーイベント発生時のレジスタセット値は有効で
あると判断する。

【０１０４】また、再度、コピーイベントを発生させる
時は、スーパーバイザ１２は、コピー要因フラグＲＳ−
Ｆ／Ｆ６６、及びコピーイベント生成回路６をリセット
し、新たに、コピーイベント生成回路６のイベント発生
条件を設定してから、コピーイベント発生制御用ＲＳ−
Ｆ／Ｆ１９をセットする。

【０１０５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ユーザプログラム実行中のレジスタ値を、ス
ーパーバイザの読み出しに同期させて読み出すのではな
く、命令の実行に同期させて退避レジスタセットへコピ
ーさせたため、ユーザプログラム実行中に極めて頻繁に
内容が変化しているレジスタセットの値を、デバッグ割
り込みを行わずに読み出すことが可能なデバッグ機能内
蔵マイクロプロセッサを提供することができる。

【０１０６】また、レジスタセットの各レジスタを個別
に読み出すのではなく、同時に退避レジスタセットへコ
ピーさせて読み出すため、読み出し時間差による各レジ
スタの値の相対関係が崩れるようなことが無く、ユーザ
プログラム実行中に読み出したレジスタセットの各レジ
スタ値の同時性が保証されるデバッグ機能内蔵マイクロ
プロセッサを提供することができる。

【０１０７】さらに、デバッグ割り込み時に、レジスタ
セットのレジスタ値を一つずつメモリへ退避させず、一
度に退避用のレジスタセットへコピーし、ＲＥＴＳＶＩ
命令実行時に、レジスタセットのレジスタ値を一つずつ
メモリから復帰させず、一度に退避用のレジスタセット
からレジスタセットへコピーさせるため、デバッグ割り
込みを発生させた場合、レジスタ値をメモリへ一つずつ
退避、復帰する必要が無くなり、マイクロプロセッサの
レジスタセット値を読み出すのではなく、周辺コントロ
ーラのレジスタ値、または、ユーザメモリの値を読み出
したい時には、一時的にデバッグ割り込みをして、ユー
ザ割り込みを禁止する期間を短くすることが可能なデバ
ッグ機能内蔵マイクロプロセッサを提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係るデバッグ機能内蔵マイクロプロセ
ッサの一実施形態の構成を示すブロック図である。

【図２】図１に示されるコピーイベント生成回路の構成
を示すブロック図である。

【図３】図１に示されるレジスタセット及び退避レジス
タセットの構成を示すブロック図である。

【図４】図１に示される要因フラグの構成を示すブロッ
ク図である。

【図５】図１に示されるデバッグ割り込み状態判定回路
の構成を示すブロック図である。

【図６】本発明に係るデバッグ機能内蔵マイクロプロセ
ッサのコピー動作のタイミングチャートである。

【図７】図１に示されるデバッグ機能内蔵マイクロプロ
セッサのレジスタセットの読み出し処理のシーケンスチ
ャートである。

【図８】従来のデバッグ機能内蔵マイクロプロセッサの
構成を示すブロック図である。

【図９】図８に示されるレジスタセットの構成を示すブ
ロック図である。

【図１０】図８に示される内部デバッグ割り込み信号生
成回路の構成を示すブロック図である。

【図１１】図８に示される要因フラグの構成を示すブロ
ック図である。

【図１２】図８に示される内部割り込み信号生成のタイ
ミングチャートである。

【図１３】図８に示されるデバッグ機能内蔵マイクロプ
ロセッサのレジスタセットの読み出し処理のシーケンス
チャートである。

【符号の説明】

１ａ デバッグ機能内蔵マイクロプロセッサ ２ 内部ＲＡＭ ３ レジスタセット ４ 退避レジスタセット ５ａ 命令実行回路 ６ コピーイベント生成回路 ７ デバッグ割り込み状態判定回路 ８ 内部デバッグ割り込み信号生成回路 ９ ＯＲゲート １０ 要因フラグ １１ 外部デバッグ割り込み信号生成回路 １２ スーパーバイザ １３ 発振器 １４ Ｄ−Ｆ／Ｆ １５、１６ 比較器 １７ デコーダ １８、１９ ＲＳ−Ｆ／Ｆ ２０ セレクタ ２１ ＲＳ−Ｆ／Ｆ ２２、２３、２４、２５、２６、２７ ＡＮＤゲート ２８ ＯＲゲート ２９、３０、３１ ＡＮＤゲート ３２、３３、３４ ＮＯＴゲート ３５ Ｄ−Ｆ／Ｆ ３６ ＮＯＴゲート ３７ Ｄ−Ｆ／Ｆ ３８ ＲＳ−Ｆ／Ｆ ３９ ＡＮＤゲート ４０、４１ バッファ ４２ ＡＮＤゲート ４３、４４ バッファ ４５ ＡＮＤゲート ４６、４７、４８ ＯＲゲート ４９、５０、５１ ＡＮＤゲート ５２、５３、５４、５５、５６、５７ バッファ ５８ デコーダ ５９、６０、６１ Ｄ−Ｆ／Ｆ ６２、６３、６４ バッファ ６５ ＡＮＤゲート ６６ ＲＳ−Ｆ／Ｆ ６７ バッファ ６８ デコーダ ６９ ＡＮＤゲート ７０ ＯＲゲート ７１ ＲＳ−Ｆ／Ｆ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ユーザプログラム実行中におけるデバッ
   グ用の割り込みを実行するための機能を有するデバッグ
   機能内蔵マイクロプロセッサにおいて、 該デバッグ機能内蔵マイクロプロセッサの動作を制御す
   るための少なくとも１以上の制御信号と、データ信号と
   を出力する命令実行回路と、 前記命令実行回路から出力されたデータ信号により表さ
   れるデータを格納するレジスタセットと、 外部から直接読み出し、及び、書き込みができ、かつ、
   前記レジスタセットに格納されたデータをコピーして格
   納することが可能な退避レジスタセットとを有し、 前記デバッグ割り込みの実行中、若しくは、所定の条件
   が成立した際に、命令実行に同期してレジスタセットに
   格納された値が退避レジスタセットにコピーされ、ま
   た、デバッグ割り込み状態から戻る命令の実行中に、前
   記退避レジスタセットに格納された値が前記レジスタセ
   ットにコピーされることを特徴とするデバッグ機能内蔵
   マイクロプロセッサ。
2. 【請求項２】 前記退避レジスタセットに対する、直接
   の読み出し、及び、書き込みが、前記デバッグ機能内蔵
   マイクロプロセッサの外部に接続されたスーパーバイザ
   により実行されることを特徴とする請求項１記載のデバ
   ッグ機能内蔵マイクロプロセッサ。
3. 【請求項３】 データ信号と、命令を実行させるための
   少なくとも１以上の制御信号とを出力する命令実行回路
   と、 外部から出力された制御信号に基づき、デバッグ割り込
   みを実行させるための内部デバッグ割り込み信号を生成
   する内部デバッグ割り込み信号生成回路と、 前記内部デバッグ割り込み信号、若しくは外部から出力
   された外部デバッグ割り込み信号に基づき、デバッグ割
   り込み状態であるか否かを判定し、該判定の結果を表す
   信号を命令実行回路に出力するデバッグ状態判定回路
   と、 前記制御信号、若しくは、外部から出力された制御信号
   に基づき、レジスタセットと退避レジスタセットとの間
   において、それぞれに格納されているデータを相手にコ
   ピーする動作であるコピーイベントを実行させる、コピ
   ーイベント実行信号を出力するコピーイベント生成回路
   と、 前記データ信号をデータとして格納するレジスタセット
   と、 外部からの読み出し、及び書き込みが可能な、データを
   格納するための退避レジスタセットとを有し、 前記デバッグ割り込みの実行中、若しくは、所定の条件
   が成立した際に、命令実行に同期してレジスタセットに
   格納された値が退避レジスタセットにコピーされ、ま
   た、デバッグ割り込み状態から戻る命令の実行中に、前
   記退避レジスタセットに格納された値が前記レジスタセ
   ットへコピーされることを特徴とするデバッグ機能内蔵
   マイクロプロセッサ。
4. 【請求項４】 前記コピーイベント生成回路が、 前記命令実行回路から出力された制御信号を入力する少
   なくとも２以上のＮＯＴゲートからなるＮＯＴゲート群
   と、 前記命令実行回路から出力されたアドレス信号を入力す
   る第１の比較器と、 前記命令実行回路から出力されたデータ信号を入力する
   第２の比較器と、 前記外部から出力された制御信号を入力し、前記比較器
   に出力信号を出力する少なくとも１以上のＤ型フリップ
   フロップと、 前記外部から出力された制御信号を入力する第１のデコ
   ーダと、 前記外部から出力された制御信号と、前記第１のデコー
   ダから出力された信号とが入力する少なくとも２以上の
   ＡＮＤゲートからなる第１のＡＮＤゲート群と、 前記第１のＡＮＤゲート群から出力された信号の１つを
   セットに入力し、他の１つの信号をリセットに入力する
   第１のＲＳ型フリップフロップと、 前記ＮＯＴゲートから出力された信号が入力する第１の
   ＯＲゲートと、 前記ＮＯＴゲートから出力された信号と、前記第１の比
   較器から出力された信号と、前記第２の比較器から出力
   された信号とが入力する第１のＡＮＤゲートと、 前記少なくとも２以上のＡＮＤゲートからなる第１のＡ
   ＮＤゲート群から出力された信号の１つをセットに入力
   し、他の１つの信号をリセットに入力する第２のＲＳ型
   フリップフロップと、 前記少なくとも２以上のＡＮＤゲートからなる第１のＡ
   ＮＤゲート群から出力された信号の１つをセットに入力
   し、他の１つの信号をリセットに入力する第３のＲＳ型
   フリップフロップと、 前記第１のＯＲゲートから出力された信号と、前記第１
   のＲＳ型フリップフロップから出力された信号とが入力
   する第２のＡＮＤゲートと、 前記第１のＡＮＤゲートから出力された信号と、前記第
   ２のフリップフロップから出力された信号と、前記第２
   のＡＮＤゲートから出力された信号とが入力するセレク
   タと、 前記デバッグ割り込み状態判定回路から出力された信号
   が入力する第１のＮＯＴゲートと、 前記第１のＮＯＴゲートから出力された信号と、前記セ
   レクタから出力された信号と、前記第３のＲＳ型フリッ
   プフロップから出力された信号とが入力する第３のＡＮ
   Ｄゲートと、 前記第３のＡＮＤゲートから出力された信号をセットに
   入力し、前記少なくとも２以上のＡＮＤゲートからなる
   第１のＡＮＤゲート群から出力された信号の１つをリセ
   ットに入力する第４のＲＳ型フリップフロップと、 前記第４のＲＳ型フリップフロップから出力された信号
   を入力する第１のＤ型フリップフロップと、 クロック信号が入力する第２のＮＯＴゲートとを有する
   ことを特徴とする請求項３記載のデバッグ機能内蔵マイ
   クロプロセッサ。
5. 【請求項５】 前記レジスタセットが、 前記命令実行回路から出力された制御信号を入力する第
   ２のデコーダと、 前記命令実行回路から出力された制御信号と、前記第２
   のデコーダから出力された信号とが入力する少なくとも
   １以上のＡＮＤゲートからなる第２のＡＮＤゲート群
   と、 前記命令実行回路から出力された制御信号が入力する第
   １のバッファと、前記命令実行回路から出力されたデー
   タ信号が入力する第２のバッファと、前記デコーダから
   出力された信号が入力する第４のＡＮＤゲートと、前記
   第４のＡＮＤゲートから出力された信号が入力する第２
   のＯＲゲートと、前記第１のバッファ、前記第２のバッ
   ファ及び前記第２のＯＲゲートから出力された信号が入
   力する第２のＤ型フリップフロップと、前記第２のＤ型
   フリップフロップから出力された信号が入力する第３の
   バッファと、前記第２のＤ型フリップフロップから出力
   された信号が入力する第４のバッファとから構成される
   少なくとも１以上のレジスタ部とを有することを特徴と
   する請求項３又は４に記載のデバッグ機能内蔵マイクロ
   プロセッサ。
6. 【請求項６】 前記デバッグ割り込み状態判定回路が、 前記内部デバッグ割り込み信号生成回路から出力された
   デバッグ割り込み信号と、外部から出力されたデバッグ
   割り込み信号とを入力する第３のＯＲゲートと、 前記第３のＯＲゲートから出力された信号をセットに入
   力し、前記命令実行回路から出力された制御信号をリセ
   ットに入力する第５のＲＳ型フリップフロップとを有す
   ることを特徴とする請求項３から５のいずれかに記載の
   デバッグ機能内蔵マイクロプロセッサ。