JPS583012A - タイムオブディクロックの同期化方式 - Google Patents
タイムオブディクロックの同期化方式Info
- Publication number
- JPS583012A JPS583012A JP56102034A JP10203481A JPS583012A JP S583012 A JPS583012 A JP S583012A JP 56102034 A JP56102034 A JP 56102034A JP 10203481 A JP10203481 A JP 10203481A JP S583012 A JPS583012 A JP S583012A
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- Japan
- Prior art keywords
- cpu
- tod
- time
- clock
- instruction
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチプロセッサ構成時、プログラム上でタイ
ムオブデイクロックの同時化を行うことを可能とした情
報処理装置に関するものである。
ムオブデイクロックの同時化を行うことを可能とした情
報処理装置に関するものである。
一般に情報処理装置には、日付と時刻を表示するために
一貫した経過時間を示すクロック、即ち、タイムオブデ
イクロック（ＴＯＤ）と呼ばれている手段が内蔵されて
いる。このクロックは通常６４ビツトの２進カウンタの
形式をとり、そのピント位置は、符号のない倍精度の固
定ｌｊパ数、屯のビット位置に相当して、θ〜６３まで
番号力；付けられている。時間は符号のない固定小数点
演算の現員１１に基づき、カウンタの値を増加させるこ
とにより得る。
一貫した経過時間を示すクロック、即ち、タイムオブデ
イクロック（ＴＯＤ）と呼ばれている手段が内蔵されて
いる。このクロックは通常６４ビツトの２進カウンタの
形式をとり、そのピント位置は、符号のない倍精度の固
定ｌｊパ数、屯のビット位置に相当して、θ〜６３まで
番号力；付けられている。時間は符号のない固定小数点
演算の現員１１に基づき、カウンタの値を増加させるこ
とにより得る。
基本的には、カウンタは１μ秒ごとにピント位置５１に
１を加えると、とによって増加する。
１を加えると、とによって増加する。
トコロチ、マルチプロセッサ構成時、各処理装置が上記
のようなタイムオフ′ディクロック（ＴＯＤ）を持つこ
とになるが、プログラムから見た場合、論理的には一つ
のＴＯＤがあるとする必要力；あり、そのため、各処理
装置のＴＯＤの値は常に同一の内容でなくてはならない
。このような場合、従来は以下に述べるような方法によ
りＴＯＤのの同期イヒを行い、各処理装置のＴＯＤの内
容の一致をは力・つている。
のようなタイムオフ′ディクロック（ＴＯＤ）を持つこ
とになるが、プログラムから見た場合、論理的には一つ
のＴＯＤがあるとする必要力；あり、そのため、各処理
装置のＴＯＤの値は常に同一の内容でなくてはならない
。このような場合、従来は以下に述べるような方法によ
りＴＯＤのの同期イヒを行い、各処理装置のＴＯＤの内
容の一致をは力・つている。
第１図はマルチプロセッサ構成の一例で、ＣＰＵ−Ａ、
、ＣＰＵ−ＢはそれぞれＴＯＤを内蔵した処理装置、Ｍ
ＳはＣＰＵ−Ａ、 ＣＰＵ−Ｂで共用する主記憶装置、
ＳＣＵはＣＰｔＪ−Ａ、 ＣＰＵ−Ｂからのメモリアク
セスな指１１御する記憶制御装置、ＳＶＰはサービスプ
ロセッサである。なお、第１図でけＣＰＵ −Ａに接続
されたＳｖＰにクロック（ＣＬＯＣＫ）を持つとしたが
、このクロックはバッテリー電源を備え、ＣＰＵ系の電
源がオフの状態でも動作可能なもので、システムの立上
げ時等、その内容がＣＰＵ−Ａ内のＴＯＤに移されるも
のである。
、ＣＰＵ−ＢはそれぞれＴＯＤを内蔵した処理装置、Ｍ
ＳはＣＰＵ−Ａ、 ＣＰＵ−Ｂで共用する主記憶装置、
ＳＣＵはＣＰｔＪ−Ａ、 ＣＰＵ−Ｂからのメモリアク
セスな指１１御する記憶制御装置、ＳＶＰはサービスプ
ロセッサである。なお、第１図でけＣＰＵ −Ａに接続
されたＳｖＰにクロック（ＣＬＯＣＫ）を持つとしたが
、このクロックはバッテリー電源を備え、ＣＰＵ系の電
源がオフの状態でも動作可能なもので、システムの立上
げ時等、その内容がＣＰＵ−Ａ内のＴＯＤに移されるも
のである。
第２図は、第１図のマルチプロセッサ構成に対する従来
のＴＯＤ同期方式を説明するだめのフローチャートであ
る。はじめＣＰＵ−Ａからイニシャルプログラムロード
（ＩＰＬ）動作を行ってプログラムをＭＳにロードし、
次に該プログラムに制御を与える。
のＴＯＤ同期方式を説明するだめのフローチャートであ
る。はじめＣＰＵ−Ａからイニシャルプログラムロード
（ＩＰＬ）動作を行ってプログラムをＭＳにロードし、
次に該プログラムに制御を与える。
このようにして、ＣＰＵ−ＡはＩＰＬ動作に必要ないく
つかの仕事を行った後、ＣＰＵ−Ｂを起動するため、５
ＩＧＰ（ＳＩＧＮＡＬ ＰＲＯＣＥ８ＳＯＲ）命令を発
行するとともに、ＳＣＫ （ＳＥＴ ＣＬＯＣＫ）命令
を発行する。
つかの仕事を行った後、ＣＰＵ−Ｂを起動するため、５
ＩＧＰ（ＳＩＧＮＡＬ ＰＲＯＣＥ８ＳＯＲ）命令を発
行するとともに、ＳＣＫ （ＳＥＴ ＣＬＯＣＫ）命令
を発行する。
ＳＣＫ命令はＴＯＤに値をセットする命令で、七の値は
例えばＸ″ＡＡＡＡＡＡＡＡ００００００００″で、下
位３２ビツトはゼロにする。この時、通常オペレータは
命令抑止スイッチＳＷをオン状態にしており、そのため
、ＳＣＫ命令は実行されず、第２図に示すよ、うに同Ｓ
ＣＫ命令の空読みが何回か繰り返されることになる。こ
の間、ＣＰＵ−Ｂは各種前処理を行った後、同じ（８Ｃ
Ｋ命令を発行する。この時の値はＣＰＵ−ＡのＴＯＤの
ピット位置３１に１をカロえたＸ“ＡＡＡＡＡＡＡＢＯ
ｏｏｏｏｏｏｏ″であるが、命令抑止スイッチＳＷニヨ
り本命令の実行が抑止されるため、ＣＰＵ−Ａと同じく
、該ＳＣＫ命令の空読みが何回か繰り返されることにな
る。その後、オペレータの手操作により命令抑とスイッ
チがオフになると、・ＣＰＵ−ＡのＴＯＤにはＸ″ＡＡ
ＡＡＡＡＡＡ００００００００″がセットされ、ＣＰＵ
−Ｂ（７）ＴＯＤＫ はＸ”ＡＡＡＡＡＡＡＢＯＯＯＯ
ＯＯＯＯ”（Ｄｔｆｉｉｔセットされる。以後、ＣＰＵ
−ＡのＴＯＤはｌμｓごとにピット位置５１に１を加え
ることにより値カニ増加していく。その間、ＣＰＵ−Ｂ
のＴＯＤはストップ状態にあり停止している。そして、
ＣＰＵ−ＡのＴＣ）Ｄのピット位置３１にキャリーが上
がると、それに同期してＣＰＵ−ＢのＴＯＤが動作状態
となるため、ＣＰＵ−ＡとＣＰＵ−ＢのＴＯＤが以後同
一内容となり、同期して更新されることになる。
例えばＸ″ＡＡＡＡＡＡＡＡ００００００００″で、下
位３２ビツトはゼロにする。この時、通常オペレータは
命令抑止スイッチＳＷをオン状態にしており、そのため
、ＳＣＫ命令は実行されず、第２図に示すよ、うに同Ｓ
ＣＫ命令の空読みが何回か繰り返されることになる。こ
の間、ＣＰＵ−Ｂは各種前処理を行った後、同じ（８Ｃ
Ｋ命令を発行する。この時の値はＣＰＵ−ＡのＴＯＤの
ピット位置３１に１をカロえたＸ“ＡＡＡＡＡＡＡＢＯ
ｏｏｏｏｏｏｏ″であるが、命令抑止スイッチＳＷニヨ
り本命令の実行が抑止されるため、ＣＰＵ−Ａと同じく
、該ＳＣＫ命令の空読みが何回か繰り返されることにな
る。その後、オペレータの手操作により命令抑とスイッ
チがオフになると、・ＣＰＵ−ＡのＴＯＤにはＸ″ＡＡ
ＡＡＡＡＡＡ００００００００″がセットされ、ＣＰＵ
−Ｂ（７）ＴＯＤＫ はＸ”ＡＡＡＡＡＡＡＢＯＯＯＯ
ＯＯＯＯ”（Ｄｔｆｉｉｔセットされる。以後、ＣＰＵ
−ＡのＴＯＤはｌμｓごとにピット位置５１に１を加え
ることにより値カニ増加していく。その間、ＣＰＵ−Ｂ
のＴＯＤはストップ状態にあり停止している。そして、
ＣＰＵ−ＡのＴＣ）Ｄのピット位置３１にキャリーが上
がると、それに同期してＣＰＵ−ＢのＴＯＤが動作状態
となるため、ＣＰＵ−ＡとＣＰＵ−ＢのＴＯＤが以後同
一内容となり、同期して更新されることになる。
以上のように、従来はオペレータの手操作によ昨命令抑
止スイッチをオン・オフしてＴＯＤの同期化を行うのが
一般的であった。この従来の方式の欠点は、手操作によ
り命令抑止スイッチをオフするまで命令がルニプするた
め、その間計算機が無駄に使用され、又、同期が完了す
るまでに時間がかかることである。又、最近運用面の自
動化が進むにつれて、■ＰＬ動作を人手・を介さずに自
動的に行う自動ＩＰＬ機能が要求されるようになってき
ており、従来の手操作の伴うＴＯＤ同期化方法は、この
ような要求−にそぐわなくなってきている。
止スイッチをオン・オフしてＴＯＤの同期化を行うのが
一般的であった。この従来の方式の欠点は、手操作によ
り命令抑止スイッチをオフするまで命令がルニプするた
め、その間計算機が無駄に使用され、又、同期が完了す
るまでに時間がかかることである。又、最近運用面の自
動化が進むにつれて、■ＰＬ動作を人手・を介さずに自
動的に行う自動ＩＰＬ機能が要求されるようになってき
ており、従来の手操作の伴うＴＯＤ同期化方法は、この
ような要求−にそぐわなくなってきている。
本発明の目的は上述の如き従来の欠点を除去するもので
あり、マルチプロセッサ構成時、手操作を介さずにプロ
グラム上でＴＯＤの同期化を行うことを可能とした情報
処理装置を提供することにある。
あり、マルチプロセッサ構成時、手操作を介さずにプロ
グラム上でＴＯＤの同期化を行うことを可能とした情報
処理装置を提供することにある。
しかして、本発明の特徴とするところは、命令抑止スイ
ッチの状態に関係なくＴＯＤに値をセットする命令を実
行せしめて、ＴＯＤの同期化を行うことである。
ッチの状態に関係なくＴＯＤに値をセットする命令を実
行せしめて、ＴＯＤの同期化を行うことである。
以下、本発明の一実施例につき図面を用いて詳細に説明
する。
する。
第３図は本発明のＴＯＤに値をセットする条件をハード
ウェアで実現した図である。第３図において、信号１ｌ
ｄＷ来からある８０Ｋ （ＳＥＴ ＣＬＯＣＫ）命令が
実行されていることを示す信号で、命令抑止スイッチの
状態を示す信号２とＡＮＤ回路４によりＡＮＤ条件がと
られ、命令押土スイッチカニオフになることにより、Ｏ
Ｒ回路６を通してＴＯＤセット許可信号９が作ちれ、ノ
＜ス８上の内容（ＴＯ’Ｄにセットする値）がＴＯＤ
７にセットされる。
ウェアで実現した図である。第３図において、信号１ｌ
ｄＷ来からある８０Ｋ （ＳＥＴ ＣＬＯＣＫ）命令が
実行されていることを示す信号で、命令抑止スイッチの
状態を示す信号２とＡＮＤ回路４によりＡＮＤ条件がと
られ、命令押土スイッチカニオフになることにより、Ｏ
Ｒ回路６を通してＴＯＤセット許可信号９が作ちれ、ノ
＜ス８上の内容（ＴＯ’Ｄにセットする値）がＴＯＤ
７にセットされる。
以上は従来の場合であるが、本発明ではこれに更に、自
動ＩＰＬ機構が設けられていることを示す信号３と、本
発明であらたに導入した命令抑止スイッチの状態に関係
な（ＴＯＤにセット可能な命令が実行されることを示す
信号１０とｄＫＡＮＤ回路５に入り１両信号のＡＮＤ条
件がとられると、ＯＲ回路６を通してＴＯＤセット許可
信号９力；作られ、）；ス８上の内容がＴＯＤ ７にセ
ットされることになる。
動ＩＰＬ機構が設けられていることを示す信号３と、本
発明であらたに導入した命令抑止スイッチの状態に関係
な（ＴＯＤにセット可能な命令が実行されることを示す
信号１０とｄＫＡＮＤ回路５に入り１両信号のＡＮＤ条
件がとられると、ＯＲ回路６を通してＴＯＤセット許可
信号９力；作られ、）；ス８上の内容がＴＯＤ ７にセ
ットされることになる。
次に第１図のマルチプロセッサ構成の場合な例に本発明
のＴＯＤ同期化動作を説明する。第４図はそのだめのフ
ローチャートである。ＩＰＬ動作はＣＰＵ−Ａから行う
が、この時、ＳｖＰのバッテリー電源を備えたクロック
（ＣＬＯＣＫ）から、その内容が自動的にＣＰＵ−Ａの
ＴＯＤにセットされる。ＣＰＵ−ＡはＩＰＬ動作に必要
ないくつかの動作を行った後、ＣＰＵ −Ｂを起動する
ため、５ＩＧＰ命令を発行するとともに５ＴＣＫ（８Ｔ
ＯＲＢ ＣＬＯＣＫ）命令を発行し、自ｃｐＵ−ＡのＴ
ＯＤｏ内容をＭＳに退避する。この時の内容は例えばＸ
″ＡＡＡＡＡＡＡＡＯＸＸＸＸＸＸＸ”である。ここで
、下位路ビットは必ずしもゼロである必要はないが、Ｃ
ＰＵ−Ｂが起動され、ＳＣＫ命令が実行されるまでに十
分な時間が必要であることを考慮すると、ゼロであるこ
とが望ましい。以後、ＣＰＵ−ＡのＴＯＤは１μｓごと
にビット位置５１に１を加えることにより、その値が増
加していく。
のＴＯＤ同期化動作を説明する。第４図はそのだめのフ
ローチャートである。ＩＰＬ動作はＣＰＵ−Ａから行う
が、この時、ＳｖＰのバッテリー電源を備えたクロック
（ＣＬＯＣＫ）から、その内容が自動的にＣＰＵ−Ａの
ＴＯＤにセットされる。ＣＰＵ−ＡはＩＰＬ動作に必要
ないくつかの動作を行った後、ＣＰＵ −Ｂを起動する
ため、５ＩＧＰ命令を発行するとともに５ＴＣＫ（８Ｔ
ＯＲＢ ＣＬＯＣＫ）命令を発行し、自ｃｐＵ−ＡのＴ
ＯＤｏ内容をＭＳに退避する。この時の内容は例えばＸ
″ＡＡＡＡＡＡＡＡＯＸＸＸＸＸＸＸ”である。ここで
、下位路ビットは必ずしもゼロである必要はないが、Ｃ
ＰＵ−Ｂが起動され、ＳＣＫ命令が実行されるまでに十
分な時間が必要であることを考慮すると、ゼロであるこ
とが望ましい。以後、ＣＰＵ−ＡのＴＯＤは１μｓごと
にビット位置５１に１を加えることにより、その値が増
加していく。
一方、ＣＰＵ−ＢはＭＳに退避された値のビット位置３
１に１を加え、下位Ｚビットをゼロにした値、すなわち
Ｘ″ＡＡＡＡＡＡＡＢＯＯＯＯＯＯＯＯ”をＳＣＫ命令
により、自ＣＰＵ−ＢのＴＯＤにセットする。その後、
ＣＰＵ−ＢのＴＯＤは、ＣＰＵ−ＡのＴＯＤのビット位
置３１にキャリーが上がるまでストップ状態にあり、停
止している。ＣＰｔＪ−ＡのＴＯＤのビット位置３１に
キャリーが上がると、そのタイミングでＣＰＵ−ＢのＴ
ＯＤ力；動作状態となり、ＣＰＵ−ＡとＣＰＵ−Ｂが以
後同一内容で、同期して更新されることになる。
１に１を加え、下位Ｚビットをゼロにした値、すなわち
Ｘ″ＡＡＡＡＡＡＡＢＯＯＯＯＯＯＯＯ”をＳＣＫ命令
により、自ＣＰＵ−ＢのＴＯＤにセットする。その後、
ＣＰＵ−ＢのＴＯＤは、ＣＰＵ−ＡのＴＯＤのビット位
置３１にキャリーが上がるまでストップ状態にあり、停
止している。ＣＰｔＪ−ＡのＴＯＤのビット位置３１に
キャリーが上がると、そのタイミングでＣＰＵ−ＢのＴ
ＯＤ力；動作状態となり、ＣＰＵ−ＡとＣＰＵ−Ｂが以
後同一内容で、同期して更新されることになる。
なお、実施にあたっては、従来の手操作による方式も、
ＳＶＰのバッテリー付電源が故障した場合等では必要で
あり、第３図に示したように、従来方式と本発明方式の
併設が望ましい。
ＳＶＰのバッテリー付電源が故障した場合等では必要で
あり、第３図に示したように、従来方式と本発明方式の
併設が望ましい。
以上述べた如き構成であるから、本発明にあっては次の
如き効果が得られる。
如き効果が得られる。
１、 マルチプロセッサ構成時、手操作によらずに各Ｔ
ＯＤの同期化を行えるので、ＩＰＬ動作の全自動化を行
うことができる。
ＯＤの同期化を行えるので、ＩＰＬ動作の全自動化を行
うことができる。
２、 ＴＯＤの同期処理時、命令がル−ブレないため
、同期化時間を短縮できる。
、同期化時間を短縮できる。
第１図はマルチプロセッサ構成の一例を示す図、第２図
は従来のＴＯＤ同期方式を説明するだめの流れ図、第３
図は本発明の一実施例のノ・−ドウエア構成を示す図、
第４図は本発明のＴＯＤ同期方式を説明するための流れ
図である。 ４．５・・・ＡＮＤ回路、６・・・ＯＲ回路、７・・・
タイムオブデイクロツク（ＴＯＤ）。 第１図 第２図
は従来のＴＯＤ同期方式を説明するだめの流れ図、第３
図は本発明の一実施例のノ・−ドウエア構成を示す図、
第４図は本発明のＴＯＤ同期方式を説明するための流れ
図である。 ４．５・・・ＡＮＤ回路、６・・・ＯＲ回路、７・・・
タイムオブデイクロツク（ＴＯＤ）。 第１図 第２図
Claims (1)
- 日付、時刻等を表、示するため経過時間を刻々示すクロ
ック手段を内蔵する情報処理装置において、前記クロッ
ク手段に初期値をセットする命令の実行を許可あるいは
抑止するため手動で操作される第１手段と、該第１手段
の状態に関係なく、前記クロック手段に初期値をセット
する命令の実行を可能とする第２手段とを具備してなる
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102034A JPS583012A (ja) | 1981-06-30 | 1981-06-30 | タイムオブディクロックの同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102034A JPS583012A (ja) | 1981-06-30 | 1981-06-30 | タイムオブディクロックの同期化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583012A true JPS583012A (ja) | 1983-01-08 |
| JPS6155684B2 JPS6155684B2 (ja) | 1986-11-28 |
Family
ID=14316472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102034A Granted JPS583012A (ja) | 1981-06-30 | 1981-06-30 | タイムオブディクロックの同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583012A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002829A (en) | 1992-03-23 | 1999-12-14 | Minnesota Mining And Manufacturing Company | Luminaire device |
-
1981
- 1981-06-30 JP JP56102034A patent/JPS583012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155684B2 (ja) | 1986-11-28 |
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