JPH1165892A - 制御装置 - Google Patents
制御装置Info
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- JPH1165892A JPH1165892A JP9222265A JP22226597A JPH1165892A JP H1165892 A JPH1165892 A JP H1165892A JP 9222265 A JP9222265 A JP 9222265A JP 22226597 A JP22226597 A JP 22226597A JP H1165892 A JPH1165892 A JP H1165892A
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- circuit
- signal
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Abstract
(57)【要約】
【課題】 回路構成が単純で監視回路自身の動作異常の
確認が可能な制御装置を実現する。 【解決手段】 制御回路の異常動作を監視する制御装置
において、目標値信号を読み込み目標値信号と同値の設
定値信号を出力する制御回路と、制御回路に目標値信号
を出力し、目標値信号と設定値信号との値が一致した場
合には計測時間をリセットすると共に目標値信号の値を
変更し、計測時間が一定時間に達した場合には制御回路
にリセット信号を出力する監視回路とを設ける。
確認が可能な制御装置を実現する。 【解決手段】 制御回路の異常動作を監視する制御装置
において、目標値信号を読み込み目標値信号と同値の設
定値信号を出力する制御回路と、制御回路に目標値信号
を出力し、目標値信号と設定値信号との値が一致した場
合には計測時間をリセットすると共に目標値信号の値を
変更し、計測時間が一定時間に達した場合には制御回路
にリセット信号を出力する監視回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、制御回路の異常動
作を監視する制御装置に関し、特に回路構成が単純で監
視回路自身の動作異常の確認も可能な制御装置に関す
る。
作を監視する制御装置に関し、特に回路構成が単純で監
視回路自身の動作異常の確認も可能な制御装置に関す
る。
【０００２】
【従来の技術】従来、フィールド等に設置された制御装
置では、その性質上、制御装置の故障発生時における外
部装置への悪影響等を最小限に抑える必要があった。
置では、その性質上、制御装置の故障発生時における外
部装置への悪影響等を最小限に抑える必要があった。
【０００３】具体的には、制御装置に接続されたフィー
ルド機器に異常な制御信号を出力したり、システム側の
データバスを閉塞させてしまったり、その他、システム
全体に対してダメージを与える動作等を防ぐ必要があっ
た。
ルド機器に異常な制御信号を出力したり、システム側の
データバスを閉塞させてしまったり、その他、システム
全体に対してダメージを与える動作等を防ぐ必要があっ
た。
【０００４】このため、従来の制御装置ではウォッチド
ッグタイマ（Watch Dog Timer：以下、ＷＤＴと呼
ぶ。）等の監視回路を設け、制御装置の異常動作、具体
的にはマイクロプロセッサ等の制御回路の異常動作を検
出する。
ッグタイマ（Watch Dog Timer：以下、ＷＤＴと呼
ぶ。）等の監視回路を設け、制御装置の異常動作、具体
的にはマイクロプロセッサ等の制御回路の異常動作を検
出する。
【０００５】もし、前記制御回路の異常動作が検出され
ればＷＤＴが当該制御回路をリセットすると共にシステ
ム側の接続を遮断していた。
ればＷＤＴが当該制御回路をリセットすると共にシステ
ム側の接続を遮断していた。
【０００６】図５はこのような従来の制御装置を示す構
成ブロック図である。図５において１は制御装置を制御
するマイクロプロセッサ等の制御回路、２はアドレスデ
コーダ回路、３は論理積回路、４は従来のＷＤＴ等の監
視回路、５はスイッチ回路、１００はシステム側のデー
タバス、１０１はアドレス信号、１０２はライトイネー
ブル信号、１０３はチップセレクト信号、１０４はリセ
ット信号である。
成ブロック図である。図５において１は制御装置を制御
するマイクロプロセッサ等の制御回路、２はアドレスデ
コーダ回路、３は論理積回路、４は従来のＷＤＴ等の監
視回路、５はスイッチ回路、１００はシステム側のデー
タバス、１０１はアドレス信号、１０２はライトイネー
ブル信号、１０３はチップセレクト信号、１０４はリセ
ット信号である。
【０００７】データバス１００はスイッチ回路５を介し
て制御回路１に接続され、制御回路１からのアドレス信
号１０１はアドレスデコーダ回路２に接続される。アド
レスデコーダ回路２の出力であるチップセレクト信号１
０３は論理積回路３の一方の入力端子に接続される。
て制御回路１に接続され、制御回路１からのアドレス信
号１０１はアドレスデコーダ回路２に接続される。アド
レスデコーダ回路２の出力であるチップセレクト信号１
０３は論理積回路３の一方の入力端子に接続される。
【０００８】また、制御回路１からのライトイネーブル
信号１０２は論理積回路３の他方の入力端子に接続さ
れ、論理積回路３の出力は監視回路４のタイマリセット
端子に接続される。
信号１０２は論理積回路３の他方の入力端子に接続さ
れ、論理積回路３の出力は監視回路４のタイマリセット
端子に接続される。
【０００９】さらに、監視回路４の出力であるリセット
信号１０４は制御回路１のリセット端子及びスイッチ回
路５の制御端子にそれぞれ接続される。
信号１０４は制御回路１のリセット端子及びスイッチ回
路５の制御端子にそれぞれ接続される。
【００１０】ここで、図５に示す従来例の動作を説明す
る。制御回路１はそのプログラム中にアドレスが割り振
られた監視回路４への定期的な書込み動作を行うルーチ
ンが設けられる。
る。制御回路１はそのプログラム中にアドレスが割り振
られた監視回路４への定期的な書込み動作を行うルーチ
ンが設けられる。
【００１１】一方、監視回路４では内部に設けられたタ
イマ回路で時間を計測して一定時間に達するとリセット
信号１０４を出力し、監視回路４のタイマリセット端子
が”アクティブ”になると前記タイマ回路で計測してい
る時間をリセットする。
イマ回路で時間を計測して一定時間に達するとリセット
信号１０４を出力し、監視回路４のタイマリセット端子
が”アクティブ”になると前記タイマ回路で計測してい
る時間をリセットする。
【００１２】もし、制御回路１が正常動作していれば定
期的に監視回路４への書込み処理が行われる。
期的に監視回路４への書込み処理が行われる。
【００１３】具体的には、制御回路１から監視回路４に
割り振られたアドレス信号１０１及びデータ信号（図示
せず。）が同期して出力され、ライトイネーブル信号１
０２が”ハイレベル”になる。
割り振られたアドレス信号１０１及びデータ信号（図示
せず。）が同期して出力され、ライトイネーブル信号１
０２が”ハイレベル”になる。
【００１４】アドレス信号１０１はアドレスデコーダ回
路２においてデコードされチップセレクト信号１０３
が”ハイレベル”になるので論理積回路３の出力が”ハ
イレベル”になる。
路２においてデコードされチップセレクト信号１０３
が”ハイレベル”になるので論理積回路３の出力が”ハ
イレベル”になる。
【００１５】このため、監視回路４のタイマ回路がリセ
ットされリセット信号１０４が出力されないので、制御
回路１は動作を継続する。
ットされリセット信号１０４が出力されないので、制御
回路１は動作を継続する。
【００１６】もし、制御回路１が異常動作であれば監視
回路４への定期的な書込み処理が行われないことにな
る。
回路４への定期的な書込み処理が行われないことにな
る。
【００１７】このため、監視回路４のタイマ回路のリセ
ットが行われずに一定時間に達してしまい、リセット信
号１０４が出力される。
ットが行われずに一定時間に達してしまい、リセット信
号１０４が出力される。
【００１８】リセット信号１０４が出力されると制御回
路１はリセットされてその異常動作が強制終了され、ス
イッチ回路５は”ｏｆｆ”になりデータバス１００との
接続が遮断される。
路１はリセットされてその異常動作が強制終了され、ス
イッチ回路５は”ｏｆｆ”になりデータバス１００との
接続が遮断される。
【００１９】この結果、制御機器の故障発生時でも外部
機器への悪影響等を抑えることが可能になる。
機器への悪影響等を抑えることが可能になる。
【００２０】
【発明が解決しようとする課題】しかし、図５に示す従
来例では監視回路４のタイマリセット動作は特定アドレ
スへの書込み動作により行われていた。このため、この
書込み動作中に制御回路１のクロックが停止する状態に
陥ると論理積回路３の出力が”ハイレベル”に固定され
てしまい、監視回路４のタイマ回路がリセットされたま
まになり監視回路４が機能しなくなる。
来例では監視回路４のタイマリセット動作は特定アドレ
スへの書込み動作により行われていた。このため、この
書込み動作中に制御回路１のクロックが停止する状態に
陥ると論理積回路３の出力が”ハイレベル”に固定され
てしまい、監視回路４のタイマ回路がリセットされたま
まになり監視回路４が機能しなくなる。
【００２１】また、全アドレスに書込み動作するような
異常動作に陥った場合にも監視回路４のタイマ回路がリ
セットされてしまうので監視回路４は機能しなくなる。
異常動作に陥った場合にも監視回路４のタイマ回路がリ
セットされてしまうので監視回路４は機能しなくなる。
【００２２】また、最近の制御回路１では記憶回路やＩ
／Ｏ回路等の周辺回路を内部に取り込んだＭＰＵ（Micr
oProcessor Unit）が多く、アドレスデコーダ回路３が
不要な場合があり、この場合には監視回路４のためにア
ドレスデコーダ回路３等を設ける必要があり回路部品点
数が多くなってコストアップにつながる。
／Ｏ回路等の周辺回路を内部に取り込んだＭＰＵ（Micr
oProcessor Unit）が多く、アドレスデコーダ回路３が
不要な場合があり、この場合には監視回路４のためにア
ドレスデコーダ回路３等を設ける必要があり回路部品点
数が多くなってコストアップにつながる。
【００２３】さらに、制御回路１からは監視回路４が正
常に動作しているのかを確認する方法がないと言った問
題点があった。従って本発明が解決しようとする課題
は、回路構成が単純で監視回路自身の動作異常の確認が
可能な制御装置を実現することにある。
常に動作しているのかを確認する方法がないと言った問
題点があった。従って本発明が解決しようとする課題
は、回路構成が単純で監視回路自身の動作異常の確認が
可能な制御装置を実現することにある。
【００２４】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、制御回路の異常動作を監
視する制御装置において、目標値信号を読み込み前記目
標値信号と同値の設定値信号を出力する制御回路と、前
記制御回路に前記目標値信号を出力し、前記目標値信号
と前記設定値信号との値が一致した場合には計測時間を
リセットすると共に前記目標値信号の値を変更し、前記
計測時間が一定時間に達した場合には前記制御回路にリ
セット信号を出力する監視回路とを備えたことを特徴す
るものである。
るために、本発明の第１では、制御回路の異常動作を監
視する制御装置において、目標値信号を読み込み前記目
標値信号と同値の設定値信号を出力する制御回路と、前
記制御回路に前記目標値信号を出力し、前記目標値信号
と前記設定値信号との値が一致した場合には計測時間を
リセットすると共に前記目標値信号の値を変更し、前記
計測時間が一定時間に達した場合には前記制御回路にリ
セット信号を出力する監視回路とを備えたことを特徴す
るものである。
【００２５】このような課題を達成するために、本発明
の第２では、本発明の第１において、前記監視回路が前
記目標値信号と前記設定値信号との値の一致を検出する
一致検出回路と、前記制御回路に前記目標値信号を出力
すると共に前記一致検出回路の出力信号に基づき前記目
標値信号の値を変更する目標値設定回路と、時間を計測
して計測時間が一定時間に達した場合に前記リセット信
号を出力すると共に前記一致検出回路の出力信号により
前記計測時間をリセットするタイマ回路とから構成され
たことを特徴するものである。
の第２では、本発明の第１において、前記監視回路が前
記目標値信号と前記設定値信号との値の一致を検出する
一致検出回路と、前記制御回路に前記目標値信号を出力
すると共に前記一致検出回路の出力信号に基づき前記目
標値信号の値を変更する目標値設定回路と、時間を計測
して計測時間が一定時間に達した場合に前記リセット信
号を出力すると共に前記一致検出回路の出力信号により
前記計測時間をリセットするタイマ回路とから構成され
たことを特徴するものである。
【００２６】このような課題を達成するために、本発明
の第３では、本発明の第１及び第２において、前記制御
回路が前記監視回路からの前記目標値信号の定期的な変
化を監視して前記監視回路の異常を判断することを特徴
とするものである。
の第３では、本発明の第１及び第２において、前記制御
回路が前記監視回路からの前記目標値信号の定期的な変
化を監視して前記監視回路の異常を判断することを特徴
とするものである。
【００２７】このような課題を達成するために、本発明
の第４では、本発明の第１〜第３において、前記設定値
信号及び前記目標値信号が１ビットの信号であることを
特徴とするものである。
の第４では、本発明の第１〜第３において、前記設定値
信号及び前記目標値信号が１ビットの信号であることを
特徴とするものである。
【００２８】このような課題を達成するために、本発明
の第５では、本発明の第４において、前記設定値信号及
び前記目標値信号を前記制御回路の入出力ポートを介し
て授受することを特徴とするものである。
の第５では、本発明の第４において、前記設定値信号及
び前記目標値信号を前記制御回路の入出力ポートを介し
て授受することを特徴とするものである。
【００２９】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る制御装置の一実施例を示
す構成ブロック図である。
説明する。図１は本発明に係る制御装置の一実施例を示
す構成ブロック図である。
【００３０】図１において５及び１００は図５と同一符
号を付してあり、１ａは制御回路、４ａは監視回路、１
０４ａはリセット信号、１０５は設定値信号、１０６は
目標値信号である。
号を付してあり、１ａは制御回路、４ａは監視回路、１
０４ａはリセット信号、１０５は設定値信号、１０６は
目標値信号である。
【００３１】データバス１００はスイッチ回路５を介し
て制御回路１ａに接続され、制御回路１からの設定値信
号１０５は監視回路４ａの入力端子に接続され、監視回
路４ａからの目標値信号１０６は制御回路１ａの入力端
子に接続される。
て制御回路１ａに接続され、制御回路１からの設定値信
号１０５は監視回路４ａの入力端子に接続され、監視回
路４ａからの目標値信号１０６は制御回路１ａの入力端
子に接続される。
【００３２】また、監視回路４ａの出力であるリセット
信号１０４ａは制御回路１ａのリセット端子及びスイッ
チ回路５の制御端子にそれぞれ接続される。
信号１０４ａは制御回路１ａのリセット端子及びスイッ
チ回路５の制御端子にそれぞれ接続される。
【００３３】ここで、図１に示す実施例の動作を説明す
る。制御回路１ａはそのプログラム中に定期的に目標値
信号１０６を読み込み、目標値信号１０６と同値の設定
値信号１０５を出力するルーチンを設ける。
る。制御回路１ａはそのプログラム中に定期的に目標値
信号１０６を読み込み、目標値信号１０６と同値の設定
値信号１０５を出力するルーチンを設ける。
【００３４】一方、監視回路４ａでは内部に設けられた
タイマ回路で時間を計測して一定時間に達するとリセッ
ト信号１０４ａを出力し、設定値信号１０５と目標値信
号１０６との値が一致した場合には監視回路４ａ内のタ
イマ回路をリセットすると共に目標値信号１０６の値を
変更する。
タイマ回路で時間を計測して一定時間に達するとリセッ
ト信号１０４ａを出力し、設定値信号１０５と目標値信
号１０６との値が一致した場合には監視回路４ａ内のタ
イマ回路をリセットすると共に目標値信号１０６の値を
変更する。
【００３５】もし、制御回路１ａが正常動作していれば
定期的に目標値信号１０６を読み込み、目標値信号１０
６と同値の信号を設定値信号１０５として監視回路４ａ
に出力する。
定期的に目標値信号１０６を読み込み、目標値信号１０
６と同値の信号を設定値信号１０５として監視回路４ａ
に出力する。
【００３６】監視回路４ａは制御回路１ａから入力され
た設定値信号１０５と目標値信号１０６とを比較してそ
の値が一致した場合には監視回路４ａ内のタイマ回路を
リセットすると共に目標値信号１０６の値を変更する。
た設定値信号１０５と目標値信号１０６とを比較してそ
の値が一致した場合には監視回路４ａ内のタイマ回路を
リセットすると共に目標値信号１０６の値を変更する。
【００３７】このため、監視回路４ａ内のタイマ回路の
計測時間が一定時間には達しないのでリセット信号１０
４ａが出力されない。
計測時間が一定時間には達しないのでリセット信号１０
４ａが出力されない。
【００３８】もし、制御回路１ａが異常動作であれば定
期的に目標値信号１０６を読み込み、目標値信号１０６
と同値の信号を設定値信号１０５として出力する動作が
行われないことになる。
期的に目標値信号１０６を読み込み、目標値信号１０６
と同値の信号を設定値信号１０５として出力する動作が
行われないことになる。
【００３９】このため、設定値信号１０５と目標値信号
１０６とが一致せずに監視回路４ａ内のタイマ回路が動
作し続けて一定時間に達してしまい、リセット信号１０
４ａが出力される。
１０６とが一致せずに監視回路４ａ内のタイマ回路が動
作し続けて一定時間に達してしまい、リセット信号１０
４ａが出力される。
【００４０】リセット信号１０４ａが出力されると制御
回路１ａはリセットされてその異常動作が強制終了さ
れ、スイッチ回路５は”ｏｆｆ”になりデータバス１０
０との接続が遮断される。
回路１ａはリセットされてその異常動作が強制終了さ
れ、スイッチ回路５は”ｏｆｆ”になりデータバス１０
０との接続が遮断される。
【００４１】また、制御回路１ａ側では監視回路４ａが
正常に動作していれば、制御回路１ａが設定値信号１０
５の値を変更してから一定時間の後に目標値信号１０６
が変化するが、監視回路４ａが異常動作であれば目標値
信号１０６の変化が起こらない。
正常に動作していれば、制御回路１ａが設定値信号１０
５の値を変更してから一定時間の後に目標値信号１０６
が変化するが、監視回路４ａが異常動作であれば目標値
信号１０６の変化が起こらない。
【００４２】即ち、制御回路１ａ側では監視回路４ａの
目標値信号１０６の定期的な変化が無い場合は監視回路
４ａの異常と判断することが可能になる。
目標値信号１０６の定期的な変化が無い場合は監視回路
４ａの異常と判断することが可能になる。
【００４３】ここで、さらに、図１に示す実施例を図
２，図３及び図４を用いて詳細に説明する。図２は図１
に示す監視回路４ａの具体例を示す構成ブロック図、図
３及び図４は監視回路４ａの正常時及び異常時の動作を
説明するタイミング図である。
２，図３及び図４を用いて詳細に説明する。図２は図１
に示す監視回路４ａの具体例を示す構成ブロック図、図
３及び図４は監視回路４ａの正常時及び異常時の動作を
説明するタイミング図である。
【００４４】図２において１０４ａ，１０５及び１０６
は図１と同一符号を付してあり、６は一致検出回路、７
は目標値設定回路、８はタイマ回路である。
は図１と同一符号を付してあり、６は一致検出回路、７
は目標値設定回路、８はタイマ回路である。
【００４５】設定値信号１０５は一致検出回路６の一方
の入力端子に接続され、一致検出回路６の出力は目標値
設定回路７の制御入力端子及びタイマ回路８のタイマリ
セット端子にそれぞれ接続される。
の入力端子に接続され、一致検出回路６の出力は目標値
設定回路７の制御入力端子及びタイマ回路８のタイマリ
セット端子にそれぞれ接続される。
【００４６】目標値設定回路７の出力は目標値信号１０
６として出力されると共に一致検出回路６の他方の入力
端子に接続される。また、タイマ回路８からはリセット
信号１０４ａが出力される。
６として出力されると共に一致検出回路６の他方の入力
端子に接続される。また、タイマ回路８からはリセット
信号１０４ａが出力される。
【００４７】また、図３及び図４において（ａ）は目標
値信号１０６、（ｂ）は設定値信号１０５、（ｃ）は一
致検出回路６の出力信号、（ｄ）タイマ回路８の計測時
間、（ｅ）はリセット信号１０４ａである。
値信号１０６、（ｂ）は設定値信号１０５、（ｃ）は一
致検出回路６の出力信号、（ｄ）タイマ回路８の計測時
間、（ｅ）はリセット信号１０４ａである。
【００４８】例えば、設定値信号１０５及び目標値信号
１０６を”１ビット”の信号とし、制御回路１ａが正常
動作をする場合を考える。
１０６を”１ビット”の信号とし、制御回路１ａが正常
動作をする場合を考える。
【００４９】図３中”イ”に示すタイミングで目標値設
定回路７が（ａ）目標値信号１０６を”１”から”０”
に変更する。制御回路１ａは正常に動作しているのでこ
の変更を読み取り、（ｂ）設定値信号１０５を図３中”
ロ”に示すタイミングで”１”から”０”に変更する。
定回路７が（ａ）目標値信号１０６を”１”から”０”
に変更する。制御回路１ａは正常に動作しているのでこ
の変更を読み取り、（ｂ）設定値信号１０５を図３中”
ロ”に示すタイミングで”１”から”０”に変更する。
【００５０】この時、一致検出回路６の両入力端子に
は”１”が入力されるので（ｃ）一致検出回路６の出力
は”ハイレベル”になる。このため、（ｄ）タイマ回路
８の計測時間は（ｃ）一致検出回路６の出力信号の立ち
上がりのエッジでリセットされ図３中”ハ”に示すよう
に”０”になる。
は”１”が入力されるので（ｃ）一致検出回路６の出力
は”ハイレベル”になる。このため、（ｄ）タイマ回路
８の計測時間は（ｃ）一致検出回路６の出力信号の立ち
上がりのエッジでリセットされ図３中”ハ”に示すよう
に”０”になる。
【００５１】また、（ｄ）タイマ回路８での計測時間が
一定時間に達しないので（ｅ）リセット信号１０４ａは
出力されない。
一定時間に達しないので（ｅ）リセット信号１０４ａは
出力されない。
【００５２】さらに、目標値設定回路７は図３中”ニ”
に示す時間経過後に、図３中”ホ”に示すタイミングで
（ａ）目標値信号１０６を”０”から”１”に変更す
る。
に示す時間経過後に、図３中”ホ”に示すタイミングで
（ａ）目標値信号１０６を”０”から”１”に変更す
る。
【００５３】前述と同様に図３中”ヘ”に示すタイミン
グで制御回路１ａが（ｂ）設定値信号１０５を”０”か
ら”１”に変更し、（ｃ）一致検出回路６の出力信号の
立ち上がりで（ｄ）タイマ回路８の計測時間をリセット
して行く。
グで制御回路１ａが（ｂ）設定値信号１０５を”０”か
ら”１”に変更し、（ｃ）一致検出回路６の出力信号の
立ち上がりで（ｄ）タイマ回路８の計測時間をリセット
して行く。
【００５４】即ち、制御回路１ａが正常動作していれ
ば、（ｂ）設定値信号１０５が（ａ）目標値信号１０６
の変化に追従して変化し、（ｄ）タイマ回路８の計測時
間をリセットし続けて前記計測時間は一定時間に達しな
いので（ｅ）リセット信号１０４ａは出力されない。
ば、（ｂ）設定値信号１０５が（ａ）目標値信号１０６
の変化に追従して変化し、（ｄ）タイマ回路８の計測時
間をリセットし続けて前記計測時間は一定時間に達しな
いので（ｅ）リセット信号１０４ａは出力されない。
【００５５】一方、制御回路１ａが異常動作をした場合
を考える。図４中”イ”の時点で制御回路１ａに故障が
発生した場合には、図４中”ロ”のタイミングで目標値
設定回路７が（ａ）目標値信号１０６を”０”から”
１”に変更しても、（ｂ）設定値信号１０５はその変化
に追従出来ないので”０”のままである。
を考える。図４中”イ”の時点で制御回路１ａに故障が
発生した場合には、図４中”ロ”のタイミングで目標値
設定回路７が（ａ）目標値信号１０６を”０”から”
１”に変更しても、（ｂ）設定値信号１０５はその変化
に追従出来ないので”０”のままである。
【００５６】このため、（ｃ）一致検出回路６の出力
は”ローレベル”のままになり、（ｄ）タイマ回路８の
計測時間をリセットすることができない。
は”ローレベル”のままになり、（ｄ）タイマ回路８の
計測時間をリセットすることができない。
【００５７】従って、図４中”ハ”に示すように（ｄ）
タイマ回路８の計測時間が上昇して図４中”ニ”に示す
一定時間に達してしまい、図４中”ホ”に示すタイミン
グでリセット信号１０４ａが出力される。
タイマ回路８の計測時間が上昇して図４中”ニ”に示す
一定時間に達してしまい、図４中”ホ”に示すタイミン
グでリセット信号１０４ａが出力される。
【００５８】リセット信号１０４ａが出力されると制御
回路１ａはリセットされてその異常動作が強制終了さ
れ、スイッチ回路５は”ｏｆｆ”になりデータバス１０
０との接続が遮断される。
回路１ａはリセットされてその異常動作が強制終了さ
れ、スイッチ回路５は”ｏｆｆ”になりデータバス１０
０との接続が遮断される。
【００５９】また、前述と同様に目標値信号１０６の定
期的な変化が無い場合は監視回路４ａが異常であると制
御回路１ａ側で判断することが可能になる。
期的な変化が無い場合は監視回路４ａが異常であると制
御回路１ａ側で判断することが可能になる。
【００６０】この結果、監視回路４ａのタイマ回路８で
時間を計測して一定時間に達するとリセット信号１０４
ａを出力し、設定値信号１０５と目標値信号１０６との
値が一致した場合にはタイマ回路８をリセットすると共
に目標値信号１０６の値を変更することにより、アドレ
スデコーダ回路等の回路構成を用いることなく制御回路
１ａの異常動作を検出してリセットすることが可能にな
る。
時間を計測して一定時間に達するとリセット信号１０４
ａを出力し、設定値信号１０５と目標値信号１０６との
値が一致した場合にはタイマ回路８をリセットすると共
に目標値信号１０６の値を変更することにより、アドレ
スデコーダ回路等の回路構成を用いることなく制御回路
１ａの異常動作を検出してリセットすることが可能にな
る。
【００６１】また、制御回路１ａ側で目標値信号１０６
の定期的な変化を監視することにより、監視回路４ａ自
身の動作異常を確認することが可能になる。
の定期的な変化を監視することにより、監視回路４ａ自
身の動作異常を確認することが可能になる。
【００６２】さらに、監視回路４ａのタイマリセット動
作は特定アドレスへの書込み動作ではないので従来例の
ような問題は生じない。
作は特定アドレスへの書込み動作ではないので従来例の
ような問題は生じない。
【００６３】特に、制御回路１ａは設定値信号１０５の
値を目標値信号１０６の値に追従させなければならない
ので制御回路１ａが一定状態に固定されるようにな状況
に陥ってもリセット信号１０４ａが出力されることにな
る。
値を目標値信号１０６の値に追従させなければならない
ので制御回路１ａが一定状態に固定されるようにな状況
に陥ってもリセット信号１０４ａが出力されることにな
る。
【００６４】なお、設定値信号１０５及び目標値信号１
０６を”１ビット”信号とした場合は制御回路１ａの出
力ポート及び入力ポートを用いることにより、監視回路
４ａとのデータの授受を容易に行うことができる。
０６を”１ビット”信号とした場合は制御回路１ａの出
力ポート及び入力ポートを用いることにより、監視回路
４ａとのデータの授受を容易に行うことができる。
【００６５】特に、使用可能な入出力ポートの少ない制
御回路１ａで監視回路４ａを用いる場合には有効的であ
る。
御回路１ａで監視回路４ａを用いる場合には有効的であ
る。
【００６６】また、勿論、設定値信号１０５及び目標値
信号１０６は”１ビット”信号ではなく”数ビット”の
信号であっても構わない。
信号１０６は”１ビット”信号ではなく”数ビット”の
信号であっても構わない。
【００６７】図３及び図４の説明では目標値設定回路７
は一定時間経過後に目標値信号１０６の値を変更してい
るが、その変更のタイミングは任意で良く、例えば、一
致検出回路６の出力信号の立ち上がりのエッジで目標値
信号１０６の値を変更さても構わない。
は一定時間経過後に目標値信号１０６の値を変更してい
るが、その変更のタイミングは任意で良く、例えば、一
致検出回路６の出力信号の立ち上がりのエッジで目標値
信号１０６の値を変更さても構わない。
【００６８】また、図４の説明に際してはリセット信号
１０４ａの出力を負論理出力として例示しているが、正
論理出力であっても良い。
１０４ａの出力を負論理出力として例示しているが、正
論理出力であっても良い。
【００６９】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。監視回路のタイ
マ回路で時間を計測して一定時間に達するとリセット信
号を出力し、設定値信号と目標値信号との値が一致した
場合にはタイマ回路をリセットすると共に目標値信号の
値を変更することにより、また、制御回路側で目標値信
号の定期的な変化を監視することにより、回路構成が単
純で監視回路自身の動作異常の確認が可能な制御装置が
実現できる。
本発明によれば次のような効果がある。監視回路のタイ
マ回路で時間を計測して一定時間に達するとリセット信
号を出力し、設定値信号と目標値信号との値が一致した
場合にはタイマ回路をリセットすると共に目標値信号の
値を変更することにより、また、制御回路側で目標値信
号の定期的な変化を監視することにより、回路構成が単
純で監視回路自身の動作異常の確認が可能な制御装置が
実現できる。
【図１】本発明に係る制御装置の一実施例を示す構成ブ
ロック図である。
ロック図である。
【図２】監視回路４ａの具体例を示す構成ブロック図で
ある。
ある。
【図３】監視回路４ａの正常時の動作を説明するタイミ
ング図である。
ング図である。
【図４】監視回路４ａの異常時の動作を説明するタイミ
ング図である。
ング図である。
【図５】従来の制御装置の従来例を示す構成ブロック図
である。
である。
１，１ａ 制御回路 ２ アドレスデコーダ回路 ３ 論理積回路 ４，４ａ 監視回路 ５ スイッチ回路 ６ 一致検出回路 ７ 目標値設定回路 ８ タイマ回路 １００ データバス １０１ アドレス信号 １０２ ライトイネーブル信号 １０３ チップセレクト信号 １０４，１０４ａ リセット信号 １０５ 設定値信号 １０６ 目標値信号
Claims (5)
- 【請求項１】制御回路の異常動作を監視する制御装置に
おいて、 目標値信号を読み込み前記目標値信号と同値の設定値信
号を出力する制御回路と、 前記制御回路に前記目標値信号を出力し、前記目標値信
号と前記設定値信号との値が一致した場合には計測時間
をリセットすると共に前記目標値信号の値を変更し、前
記計測時間が一定時間に達した場合には前記制御回路に
リセット信号を出力する監視回路とを備えたことを特徴
する制御装置。 - 【請求項２】前記監視回路が 前記目標値信号と前記設定値信号との値の一致を検出す
る一致検出回路と、 前記制御回路に前記目標値信号を出力すると共に前記一
致検出回路の出力信号に基づき前記目標値信号の値を変
更する目標値設定回路と、 時間を計測して計測時間が一定時間に達した場合に前記
リセット信号を出力すると共に前記一致検出回路の出力
信号により前記計測時間をリセットするタイマ回路とか
ら構成されたことを特徴する特許請求の範囲請求項１記
載の制御装置。 - 【請求項３】前記制御回路が前記監視回路からの前記目
標値信号の定期的な変化を監視して前記監視回路の異常
を判断することを特徴とする特許請求の範囲請求項１及
び請求項２記載の制御装置。 - 【請求項４】前記設定値信号及び前記目標値信号が１ビ
ットの信号であることを特徴とする特許請求の範囲請求
項１乃至請求項３記載の制御装置。 - 【請求項５】前記設定値信号及び前記目標値信号を前記
制御回路の入出力ポートを介して授受することを特徴と
する特許請求の範囲請求項４記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22226597A JP3757407B2 (ja) | 1997-08-19 | 1997-08-19 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22226597A JP3757407B2 (ja) | 1997-08-19 | 1997-08-19 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165892A true JPH1165892A (ja) | 1999-03-09 |
| JP3757407B2 JP3757407B2 (ja) | 2006-03-22 |
Family
ID=16779684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22226597A Expired - Fee Related JP3757407B2 (ja) | 1997-08-19 | 1997-08-19 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3757407B2 (ja) |
-
1997
- 1997-08-19 JP JP22226597A patent/JP3757407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3757407B2 (ja) | 2006-03-22 |
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