JPH1165978A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 出力専用の周辺装置に対して出力した制御コ
マンド等の内容を読み出すことができるマイクロコンピ
ュータを提供する。 【解決手段】 ＣＰＵ１０からアドレスバス２１を通し
てタイマ６０等の周辺装置のアドレスを指定して、デー
タバス２２に制御コマンドを出力すると、タイマ６０
と、これと同一のアドレスが付与されたメモリ６１と
に、同一の制御コマンドが書き込まれる。一方、ＣＰＵ
１０がタイマ６０に設定した制御コマンドを読み出す場
合、メモリ６１に保持された制御コマンドがデータバス
２２に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、特に周辺装置に対する制御情報等の読み出し機能
に関するものである。

【０００２】

【従来の技術】図２は、従来のマイクロコンピュータの
一例を示す概略の構成図である。このマイクロコンピュ
ータは、中央処理装置（以下、「ＣＰＵ」という）１０
を有しており、このＣＰＵ１０には、共通バス２０を介
して読み出し専用メモリ（以下、「ＲＯＭ」という）３
０、及び随時読み書き可能なメモリ（以下、「ＲＡＭ」
という）４０が接続されている。共通バス２０は、ＣＰ
Ｕ１０から出力されるアドレス信号ＡＤＲを転送するた
めのアドレスバス２１、ＣＰＵ１０とＲＯＭ２０等との
間でのデータ信号ＤＡＴＡを転送するためのデータバス
２２、ＣＰＵ１０がデータ信号ＤＡＴＡを入力するため
の読み出し制御信号ＲＤを出力する読み出し制御線２
３、及びＣＰＵ１０がデータ信号ＤＡＴＡを出力するた
めの書き込み制御信号ＷＲを出力する書き込み制御線２
４等で構成されている。ＲＯＭ３０は、例えば、０００
Ｈ番地（但し、「Ｈ」は１６進表示を意味する）〜１Ｆ
ＦＨ番地のアドレスが付与され、データ処理用のプログ
ラムや、固定データが格納されたメモリである。一方、
ＲＡＭ４０は、例えば、２００Ｈ番地〜２ＦＦＨ番地の
アドレスが付与され、処理のためのデータが格納される
メモリである。

【０００３】アドレスバス２１には、アドレスデコーダ
５０が接続されている。アドレスデコーダ５０は、アド
レス信号ＡＤＲを解読して、例えば、３００Ｈ番地、３
０１Ｈ番地等の個別のアドレスに対する選択信号を出力
するものである。アドレスデコーダ５０の出力側には、
例えば、タイマ６０及びシリアルポート７０等の出力専
用の周辺装置や、パラレル入出力装置等の入力と出力が
可能な入出力部８０，９０が接続されている。これらの
タイマ６０、シリアルポート７０、及び入出力部８０，
９０は、データバス２２、読み出し制御線２３、及び書
き込み制御線２４等を介してＣＰＵ１０に接続されてい
る。このようなマイクロコンピュータにおいて、ＣＰＵ
１０からアドレスバス２１にアドレス信号ＡＤＲが順次
出力され、これと同時に、読み出し制御線２３または書
き込み制御線２４に、読み出し制御信号ＲＤまたは書き
込み制御信号ＷＲが出力される。ＲＯＭ３０、ＲＡＭ４
０、タイマ６０、シリアルポート７０、及び入出力部８
０，９０等は、アドレス信号ＡＤＲで指定されたとき
に、データバス２２に対してデータ信号ＤＡＴＡを出力
したり、或いは、このデータバス２２上に出力されたデ
ータ信号ＤＡＴＡを取り込むようになっている。ＣＰＵ
１０は、ＲＯＭ３０に格納されたプログラムを順次読み
出し、その読み出したプログラムに従って、ＲＡＭ４０
によるメモリや、タイマ６０等の周辺装置にアクセスし
てデータ処理を実行する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
マイクロコンピュータでは、次のような課題があった。
即ち、例えば、タイマ６０のような出力専用の周辺装置
に対してＣＰＵ１０から制御用のコマンドを出力した
後、その制御コマンドをＣＰＵ１０が読み出す必要があ
る場合がある。しかし、タイマ６０はセットされた制御
コマンドをデータバス２２に出力する機能を有していな
い。そのため、ＣＰＵ１０では、ＲＡＭ４０内の特定の
アドレス（例えば、２Ｆ０Ｈ番地）をタイマ６０に対す
る制御コマンドを格納するための記憶領域として予め設
定しておき、タイマ６０（即ち、３００Ｈ番地）に制御
コマンドを書き込み、更に特定のアドレス（即ち、２Ｆ
０Ｈ番地）にも、同じ制御コマンドを書き込むようにし
ていた。そして、タイマ６０に対する制御コマンドを読
み出す場合には、ＲＡＭ４０の２Ｆ０Ｈ番地を読み出す
ようにしていた。このように、出力専用の周辺装置に対
する制御コマンドの設定では、２つの異なる番地に同じ
制御コマンドを書き込む必要があり、処理時間とプログ
ラムステップ数の増加を招いていた。本発明は、前記従
来技術が持っていた課題を解決し、出力専用の周辺装置
に対して出力した制御コマンド等の内容を読み出すこと
ができるマイクロコンピュータを提供するものである。

【０００５】

【課題を解決するための手段】前記課題を解決するた
め、本発明は、マイクロコンピュータにおいて、データ
処理用命令と外部入出力用命令を含む処理プログラムに
基づいてディジタル処理を行うとともに、アドレス信号
とともに書き込み制御信号を出力することによって出力
データの出力を行い、該アドレス信号とともに読み出し
制御信号を出力することによって入力データの入力を行
うＣＰＵと、前記ＣＰＵから出力される前記出力データ
及び該ＣＰＵが入力する前記入力データ、並びに前記処
理プログラム及び前記ディジタル処理のためのデータを
転送するデータバスと、前記ディジタル処理のためのデ
ータ及び前記処理プログラムが格納される複数の記憶領
域を有し、該記憶領域を特定する一連の第１のアドレス
が付与された第１の記憶手段と、前記第１のアドレスと
は異なる第２のアドレスが付与され、前記アドレス信号
で指定されるとともに前記書き込み制御信号が与えられ
た時に、前記データバス上の前記出力データを取り込む
周辺機能部と、前記周辺機能部と同一の第２のアドレス
が付与され、前記アドレス信号で指定されるとともに前
記書き込み制御信号が与えられた時に、前記データバス
上の前記出力データを保持し、該アドレス信号で指定さ
れるとともに前記読み出し制御信号が与えられた時に、
該保持した出力データを該データバス上に出力する第２
の記憶手段とを備えている。

【０００６】本発明によれば、以上のようにマイクロコ
ンピュータを構成したので、次のような作用が行われ
る。ＣＰＵから出力されるアドレス信号によって周辺機
能部に付与された第２のアドレスが指定され、かつ書き
込み制御信号が与えられると、周辺機能部では、データ
バス上の出力データが取り込まれる。これと同時に、周
辺機能部と同じ第２のアドレスが付与された第２の記憶
手段によって、データバス上の出力データが保持され
る。次に、ＣＰＵから出力されるアドレス信号によって
周辺機能部に付与された第２のアドレスが指定され、か
つ読み出し制御信号が与えられると、第２の記憶手段に
保持されていた出力データが、データバス上に出力され
る。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すマイクロコンピ
ュータの構成図であり、図２の従来のマイクロコンピュ
ータと共通の要素には共通の符号が付されている。この
マイクロコンピュータは、図２と同様のＣＰＵ１０を有
している。ＣＰＵ１０は、データ処理用命令と外部入出
力用命令及びデータ処理用の固定データを含む処理プロ
グラムに基づいてディジタル処理を行うものである。Ｃ
ＰＵ１０は、アドレス信号ＡＤＲとともに書き込み制御
信号ＷＲを出力することによって出力データの出力を行
い、またアドレス信号ＡＤＲとともに読み出し制御信号
ＲＤを出力することによって入力データの入力を行う機
能を有している。ＣＰＵ１０には、共通バス２０を介し
て第１の記憶手段（例えば、ＲＯＭ３０及びＲＡＭ４
０）が接続されている。共通バス２０は、ＣＰＵ１０か
ら出力されるアドレス信号ＡＤＲを転送するためのアド
レスバス２１、ＣＰＵ１０とＲＯＭ２０等との間でのデ
ータ信号ＤＡＴＡを転送するためのデータバス２２、Ｃ
ＰＵ１０がデータ信号ＤＡＴＡを入力するための読み出
し制御信号ＲＤを出力する読み出し制御線２３、及びＣ
ＰＵ１０がデータ信号ＤＡＴＡを出力するための書き込
み制御信号ＷＲを出力する書き込み制御線２４等で構成
されている。

【０００８】ＲＯＭ３０には、アドレスバス２１、デー
タバス２２、及び読み出し制御線２３が接続されてい
る。ＲＯＭ３０は、例えば、０００Ｈ番地〜１ＦＦＨ番
地のアドレスが付与されており、一旦書き込まれた記憶
内容が電源の有無に拘らず保持されるので、データ処理
用命令と外部入出力用命令及びデータ処理用の固定デー
タを含む処理プログラムが格納されている。一方、ＲＡ
Ｍ４０は、アドレスバス２１、データバス２２、読み出
し制御線２３、及び書き込み制御線２４に接続されてお
り、例えば、２００Ｈ番地〜２ＦＦＨ番地のアドレスが
付与され、処理のための一時的なデータが格納されるメ
モリである。アドレスバス２１には、アドレスデコーダ
５０が接続されている。アドレスデコーダ５０は、アド
レスバス２１を通して与えられるアドレス信号ＡＤＲを
解読して、３００Ｈ番地、３０１Ｈ番地等の個別のアド
レスに対する選択信号を出力するものである。例えば、
アドレスデコーダ５０の３００Ｈ番地の選択信号の出力
側には、周辺機能部（例えば、タイマ）６０及び第２の
記憶手段（例えば、メモリ）６１が接続されている。ま
た、アドレスデコーダ５０の３０１Ｈ番地の選択信号の
出力側には、周辺機能部（例えば、シリアルポート）７
０及び第２の記憶手段（例えば、メモリ）７１が接続さ
れている。タイマ６０及びシリアルポート７０には、デ
ータバス２２及び書き込み制御線２４が共通接続されて
いる。一方、メモリ６１，７１には、データバス２２及
び書き込み制御線２４に加えて、読み出し制御線２３が
共通接続されている。

【０００９】タイマ６０及びシリアルポート７０は、ア
ドレスデコーダ５０を介してアドレス信号ＡＤＲで指定
されるとともに書き込み制御信号ＷＲが与えられた時
に、データバス２２上のデータ信号ＤＡＴＡを取り込
み、その取り込んだデータ信号ＤＡＴＡによって指定さ
れる動作を行うものである。また、メモリ６１，７１
は、アドレスデコーダ５０を介してアドレス信号ＡＤＲ
で指定されるとともに書き込み制御信号ＷＲが与えられ
た時に、データバス２２上のデータ信号ＤＡＴＡを保持
し、このアドレス信号ＡＤＲで指定されるとともに読み
出し制御信号ＲＤが与えられた時に、その保持したデー
タ信号ＤＡＴＡをデータバス２２上に出力する機能を有
している。更に、アドレスデコーダ５０の４００Ｈ番地
以降の選択信号の出力側には、パラレル入出力装置等の
入力と出力が可能な入出力部８０，９０が接続されてい
る。これらの入出力部８０，９０は、データバス２２、
読み出し制御線２３、及び書き込み制御線２４等を介し
てＣＰＵ１０に接続されている。

【００１０】次に、ＣＰＵ１０とタイマ６０との間での
データの読み書きのアクセス動作を説明する。まず、Ｃ
ＰＵ１０からタイマ６０に対してデータを書き込む場
合、ＣＰＵ１０から、アドレスバス２１に対するアドレ
ス信号ＡＤＲに“３００Ｈ”が出力される。アドレスデ
コーダ５０によってアドレス信号ＡＤＲが解読され、３
００Ｈ番地に対応する選択信号が出力され、タイマ６０
とメモリ６１だけが選択される。更に、ＣＰＵ１０か
ら、データバス２２に対するデータ信号ＤＡＴＡとし
て、タイマ６０に対する制御コマンド、例えば、データ
“４０Ｈ”が出力される。これに続いて、ＣＰＵ１０か
ら、書き込み制御線２４に対して書き込み制御信号ＷＲ
が出力される。これによって、アドレス信号ＡＤＲで選
択されたタイマ６０及びメモリ６１に、データバス２２
上のデータ“４０Ｈ”が書き込まれる。即ち、タイマ６
０には、制御コマンドとしてデータ“４０Ｈ”が取り込
まれ、メモリ６１にはデータ“４０Ｈ”が保持される。
次に、ＣＰＵ１０がタイマ６０に書き込んだ制御データ
を読み出す場合、書き込み時と同様に、ＣＰＵ１０か
ら、アドレスバス２１に対するアドレス信号ＡＤＲとし
て“３００Ｈ”が出力される。アドレスデコーダ５０に
よってアドレス信号ＡＤＲが解読され、３００Ｈ番地に
対応する選択信号が出力され、タイマ６０とメモリ６１
だけが選択される。

【００１１】これに続いて、ＣＰＵ１０から、読み出し
制御線２３に対して読み出し制御信号ＲＤが出力され
る。これによって、アドレス信号ＡＤＲで選択されたメ
モリ６１からデータバス２２上に、このメモリ６１に保
持されているデータ“４０Ｈ”が出力される。一方、タ
イマ６０はデータバス２２にデータを出力する機能を有
していないので、データバス２２上に出力されるデータ
は、メモリ６１からのデータ“４０Ｈ”のみである。Ｃ
ＰＵ１０では、データバス２２上のデータ“４０Ｈ”を
入力することにより、タイマ６０に対して出力した制御
コマンドを読み出すことができる。このように、本実施
形態のマイクロコンピュータは、タイマ６０等のような
出力専用の周辺装置と同じアドレスが付与された読み書
き可能なメモリ６１を共通バス２０に接続している。こ
れにより、タイマ６０に対して出力した制御コマンド等
のデータを、このタイマ６０のアドレスを指定すること
によって読み出すことができるという利点がある。

【００１２】第２の実施形態 図３は、本発明の第２の実施形態を示すマイクロコンピ
ュータの構成図であり、図２中の要素と共通の要素には
共通の符号が付されている。このマイクロコンピュータ
では、図１の第１の実施形態におけるＲＡＭ４０に代え
て、第１の記憶手段である２００Ｈ番地〜２ＦＦＨ番地
に対応する記憶領域と、第２の記憶手段である３００Ｈ
番地〜３ＦＦＨ番地に対応する記憶領域とを有するＲＡ
Ｍ４０Ａを備えている。これに伴い、図１中のタイマ６
０及びシリアルポート７０に対応するメモリ６１，６２
を削除している。その他の構成は、図１と同様である。
このような構成にしたので、例えば、ＣＰＵ１０から３
００Ｈ番地のタイマ６０に書き込まれたデータ“４０
Ｈ”は、ＲＡＭ４０Ａの３００Ｈ番地にも同時に書き込
まれる。一方、ＣＰＵ１０がタイマ６０のデータを読み
出す場合には、タイマ６０からはデータが出力されず、
ＲＡＭ４０Ａの３００Ｈ番地に書き込まれたデータ“４
０Ｈ”がデータバス２２に出力される。これにより、第
１の実施形態と同様の利点がある。更に、メモリを分散
せず、ＲＡＭ４０Ａに集約することができるので、マイ
クロコンピュータの構成が簡素化できるという利点があ
る。

【００１３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ＲＯＭ３０、ＲＡＭ４０、及びタイマ６０等の
アドレスは、上記実施形態で例示したアドレスに限定さ
れず、マイクロコンピュータの規模や用途に応じて任意
のアドレスを設定することができる。 （ｂ） タイマ６０等の周辺装置と同一アドレスを付与
されたメモリ６１、またはＲＡＭ４０Ａは、ＲＡＭに限
定されない。例えば、電気的に消去可能で一旦書き込ま
れたデータは電源が無くてもそのまま保持されるいわゆ
るフラッシュメモリを使用しても良い。これにより、停
電時でもデータを保持することができるという利点があ
る。 （ｃ） 図１及び図３では、ＲＯＭ３０及びＲＡＭ４
０，４０Ａのメモリのアドレスと、タイマ６０等の周辺
装置のアドレスに同一のアドレス体系を使用している
が、メモリと周辺装置をそれぞれ別のアドレス体系にし
ても良い。

【００１４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、周辺機能部と同一のアドレスが付与された第２の
記憶手段を有しているので、ＣＰＵからこの周辺機能部
へ与えられた出力データを、第２の記憶手段で保持する
ことができる。このため、出力専用の周辺機能部へ出力
した制御コマンド等の出力データを、その周辺機能部の
アドレスから読み出すことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すマイクロコンピ
ュータの構成図である。

【図２】従来のマイクロコンピュータの一例を示す概略
の構成図である。

【図３】本発明の第２の実施形態を示すマイクロコンピ
ュータの構成図である。

【符号の説明】

１０ ＣＰＵ ２０ 共通バス ２１ アドレスバス ２２ データバス ２３ 読み出し制御線 ２４ 書き込み制御線 ３０ ＲＯＭ ４０，４０Ａ ＲＡＭ ５０ アドレスデコーダ ６０ タイマ ６１，７１ メモリ ７０ シリアルポート ８０，９０ 入出力部 ＡＤＲ アドレス信号 ＲＤ 読み出し制御信号 ＷＲ 書き込み制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理用命令と外部入出力用命令を
   含む処理プログラムに基づいてディジタル処理を行うと
   ともに、アドレス信号とともに書き込み制御信号を出力
   することによって出力データの出力を行い、該アドレス
   信号とともに読み出し制御信号を出力することによって
   入力データの入力を行う中央処理装置と、 前記中央処理装置から出力される前記出力データ及び該
   中央処理装置が入力する前記入力データ、並びに前記処
   理プログラム及び前記ディジタル処理のためのデータを
   転送するデータバスと、 前記ディジタル処理のためのデータ及び前記処理プログ
   ラムが格納される複数の記憶領域を有し、該記憶領域を
   特定する一連の第１のアドレスが付与された第１の記憶
   手段と、 前記第１のアドレスとは異なる第２のアドレスが付与さ
   れ、前記アドレス信号で指定されるとともに前記書き込
   み制御信号が与えられた時に、前記データバス上の前記
   出力データを取り込む周辺機能部と、 前記周辺機能部と同一の第２のアドレスが付与され、前
   記アドレス信号で指定されるとともに前記書き込み制御
   信号が与えられた時に、前記データバス上の前記出力デ
   ータを保持し、該アドレス信号で指定されるとともに前
   記読み出し制御信号が与えられた時に、該保持した出力
   データを該データバス上に出力する第２の記憶手段と
   を、 備えたことを特徴とするマイクロコンピュータ。