JPH067380B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH067380B2 JPH067380B2 JP60189565A JP18956585A JPH067380B2 JP H067380 B2 JPH067380 B2 JP H067380B2 JP 60189565 A JP60189565 A JP 60189565A JP 18956585 A JP18956585 A JP 18956585A JP H067380 B2 JPH067380 B2 JP H067380B2
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- Japan
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- bus
- processor
- memory
- microprogram
- bus controller
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロセッサおよびメモリを含む独立したモジ
ュールが複数個、共通バスを介して、接続されるマルチ
プロセッサシステムに係り、特にバスコントローラを制
御するマイクロプログラムのローディング方式に関す
る。
ュールが複数個、共通バスを介して、接続されるマルチ
プロセッサシステムに係り、特にバスコントローラを制
御するマイクロプログラムのローディング方式に関す
る。
第１図は、それぞれプロセッサ12,22およびメモリ13,23
を含むモジュール10,20が複数個、共通の上位バス１を
介して接続されるマルチプロセッサシステムの構成図で
ある。このような構成の装置は、たとえばバケット交換
機などの分野にみられる。17,27はそれぞれメモリ13,23
に格納されプロセッサ12,22によって使用されるプログ
ラムが貯蔵されるディスク記憶装置、16,26はディスク
制御装置、14,24は上位バス１を介してモジュール間の
交信を行うバスコントローラ、15,25はそれぞれバスコ
ントローラ、15,25はそれぞれバスコントローラ14,24を
制御するマイクロプログラムが格納されているメモリで
ある。11はプロセッサ12，メモリ13，バスコントローラ
14，ディスク制御装置16間を接続するＣＰＵバス、21は
プロセッサ22，メモリ23，バスコントローラ24，ディス
ク制御装置26間を接続するＣＰＵバスである。なおディ
スク記憶装置およびディスク制御装置は、少なくとも１
つのモジュールに存在すればよく、これが存在しないモ
ジュールがあってもよい。
を含むモジュール10,20が複数個、共通の上位バス１を
介して接続されるマルチプロセッサシステムの構成図で
ある。このような構成の装置は、たとえばバケット交換
機などの分野にみられる。17,27はそれぞれメモリ13,23
に格納されプロセッサ12,22によって使用されるプログ
ラムが貯蔵されるディスク記憶装置、16,26はディスク
制御装置、14,24は上位バス１を介してモジュール間の
交信を行うバスコントローラ、15,25はそれぞれバスコ
ントローラ、15,25はそれぞれバスコントローラ14,24を
制御するマイクロプログラムが格納されているメモリで
ある。11はプロセッサ12，メモリ13，バスコントローラ
14，ディスク制御装置16間を接続するＣＰＵバス、21は
プロセッサ22，メモリ23，バスコントローラ24，ディス
ク制御装置26間を接続するＣＰＵバスである。なおディ
スク記憶装置およびディスク制御装置は、少なくとも１
つのモジュールに存在すればよく、これが存在しないモ
ジュールがあってもよい。
次に第１図を参照しながら、メモリ13,23へのプログラ
ムのローディングについて説明すると、プロセッサ12が
起動されたとき、プロセッサ12はディスク記憶装置17に
格納されたプロセッサ24用のプログラムをＣＰＵバス11
およびディスク制御装置16を経由して、メモリ13にロー
ディングする。ここでモジュール20にディスク記憶装置
27およびディスク制御装置26が存在しない場合、このよ
うにしてプロセッサ12の立上げが行われた後、プロセッ
サ12はＣＰＵバス11およびディスク制御装置16を経由し
てディスク記憶装置17からプロセッサ用22用のプログラ
ムを取り出して、一旦メモリ13に格納した後、ＣＰＵバ
ス11，バスコントローラ14，上位バス１，バスコントロ
ーラ24およびＣＰＵバス21を経由してメモリ23に格納し
た後、プロセッサ22を起動する。
ムのローディングについて説明すると、プロセッサ12が
起動されたとき、プロセッサ12はディスク記憶装置17に
格納されたプロセッサ24用のプログラムをＣＰＵバス11
およびディスク制御装置16を経由して、メモリ13にロー
ディングする。ここでモジュール20にディスク記憶装置
27およびディスク制御装置26が存在しない場合、このよ
うにしてプロセッサ12の立上げが行われた後、プロセッ
サ12はＣＰＵバス11およびディスク制御装置16を経由し
てディスク記憶装置17からプロセッサ用22用のプログラ
ムを取り出して、一旦メモリ13に格納した後、ＣＰＵバ
ス11，バスコントローラ14，上位バス１，バスコントロ
ーラ24およびＣＰＵバス21を経由してメモリ23に格納し
た後、プロセッサ22を起動する。
上記のような動作が行えるための前提条件として、バス
コントローラ14および24は、その立上げが済んでいて、
これが正常に稼働できる状態になっていなければならな
い。バスコントローラ14および24を制御するマイクロプ
ログラムがそれぞれ格納されるメモリ15,25が読み書き
可能なメモリ（ＲＡＭ）であるとすれば、まずこれらＲ
ＡＭへのマイクロプログラム・ローディングを可能とす
る機構が必要となるため、従来のバスコントローラ14お
よび24が保有するメモリ15,25は読み出しのみ可能メモ
リ（ＲＯＭ）とし、電源投入とともにバスコントローラ
14および24が立上げできるようになっていた。しかしメ
モリ15,25がＲＯＭであると、マイクロプログラムの使
様変更や倫理不良が発生したときの手直しのためにＲＯ
Ｍを交換しなければならず、そのたの部品コストと要員
の手間は少なくないものであった。
コントローラ14および24は、その立上げが済んでいて、
これが正常に稼働できる状態になっていなければならな
い。バスコントローラ14および24を制御するマイクロプ
ログラムがそれぞれ格納されるメモリ15,25が読み書き
可能なメモリ（ＲＡＭ）であるとすれば、まずこれらＲ
ＡＭへのマイクロプログラム・ローディングを可能とす
る機構が必要となるため、従来のバスコントローラ14お
よび24が保有するメモリ15,25は読み出しのみ可能メモ
リ（ＲＯＭ）とし、電源投入とともにバスコントローラ
14および24が立上げできるようになっていた。しかしメ
モリ15,25がＲＯＭであると、マイクロプログラムの使
様変更や倫理不良が発生したときの手直しのためにＲＯ
Ｍを交換しなければならず、そのたの部品コストと要員
の手間は少なくないものであった。
なお関連する技術としては、たとえば特開昭58-112118
号公報，特開昭58-54424号公報または特開昭58-3015号
公報に記載された技術などがある。
号公報，特開昭58-54424号公報または特開昭58-3015号
公報に記載された技術などがある。
本発明の目的は、上記のようなマルチプロセッサシステ
ムにおいて、そのバスコントローラを制御するマイクロ
プログラムが格納されるメモリをＲＡＭ化し、いかなる
システム構成においてもこのマイクロプログラムのロー
ディングを可能とすることにある。
ムにおいて、そのバスコントローラを制御するマイクロ
プログラムが格納されるメモリをＲＡＭ化し、いかなる
システム構成においてもこのマイクロプログラムのロー
ディングを可能とすることにある。
本発明は、バスコントローラに、自身のモジュール内プ
ロセッサからの起動によって動作を開始し続いて送られ
るマイクロプログラムを当該バスコントローラ内のラン
ダム・アクセス・メモリに直接格納する手段と、モジュ
ール間を接続する共通バスを介して他のモジュールから
送付される起動に応答し続いて送られるマイクロプログ
ラムを当該バスコントローラ内の上記ランダム・アクセ
ス・メモリに格納する手段とを設けたマイクロプログラ
ムのローディング方式を特徴とする。
ロセッサからの起動によって動作を開始し続いて送られ
るマイクロプログラムを当該バスコントローラ内のラン
ダム・アクセス・メモリに直接格納する手段と、モジュ
ール間を接続する共通バスを介して他のモジュールから
送付される起動に応答し続いて送られるマイクロプログ
ラムを当該バスコントローラ内の上記ランダム・アクセ
ス・メモリに格納する手段とを設けたマイクロプログラ
ムのローディング方式を特徴とする。
以下本発明の一実施例について図面を用いて説明する。
第２図は、バスコントローラ14,24の内部構成を示す構
成図である。以下バスコントローラ14について説明する
が、バスコントローラ24についても25′と21が別の符号
をつけてあるのを除いて機能は全く同じである。３はバ
スコントローラ14全体を制御するマイクロプロセッサで
あり、図示していないが読み書き可能な専用のメモリを
保有する。15′はマイクロプログラムを格納するＲＡＭ
である。２はワイヤードロジックの回路であり、上位バ
ス１を介して他のモジュールから送られたデータをマイ
クロプロセッサ３へ送るかまたはマイクロプログラムで
あれば、ＲＡＭ15′へ格納する部分である。４もワイヤ
ードロジックの回路であり、ＣＰＵバス11を介して当該
モジュールのプロセッサ12から送られたデータをマイク
ロプロセッサ３へ送るかまたはマイクロプロセッサであ
ればＲＡＭ15′へ格納する部分である。40はＲＡＭ15′
に対してアドレスおよび制御を与える信号線、45はＲＡ
Ｍ15からデータを読み出すための信号線、41はＲＡＭ1
5′に対してデータを書き込むための信号線である。31,
49はドライバ、32,48はレシーバであり、33,34,50,51は
送受信されるデータを一時的にラッチするレジスタであ
る。35は回路２が上位バス１を介して他のモジュールか
ら受けとったコマンドを解釈するデコーダである。
成図である。以下バスコントローラ14について説明する
が、バスコントローラ24についても25′と21が別の符号
をつけてあるのを除いて機能は全く同じである。３はバ
スコントローラ14全体を制御するマイクロプロセッサで
あり、図示していないが読み書き可能な専用のメモリを
保有する。15′はマイクロプログラムを格納するＲＡＭ
である。２はワイヤードロジックの回路であり、上位バ
ス１を介して他のモジュールから送られたデータをマイ
クロプロセッサ３へ送るかまたはマイクロプログラムで
あれば、ＲＡＭ15′へ格納する部分である。４もワイヤ
ードロジックの回路であり、ＣＰＵバス11を介して当該
モジュールのプロセッサ12から送られたデータをマイク
ロプロセッサ３へ送るかまたはマイクロプロセッサであ
ればＲＡＭ15′へ格納する部分である。40はＲＡＭ15′
に対してアドレスおよび制御を与える信号線、45はＲＡ
Ｍ15からデータを読み出すための信号線、41はＲＡＭ1
5′に対してデータを書き込むための信号線である。31,
49はドライバ、32,48はレシーバであり、33,34,50,51は
送受信されるデータを一時的にラッチするレジスタであ
る。35は回路２が上位バス１を介して他のモジュールか
ら受けとったコマンドを解釈するデコーダである。
44はマイクロプロセッサ３がＲＡＭ15′に対してアドレ
スを与えるための信号線であり、読み出されたマイクロ
命令は信号線45を介してマイクロプロセッサ３に供給さ
れる。37は回路２を介してマイクロプログラムの格納ア
ドレスを与えるための信号線、52は回路４を介してマイ
クロプログラムの格納アドレスを与えるための信号線、
36は信号線37,44または52のうちいずれかの信号線を選
択するセレクタである。38は回路２を介してマイクロプ
ログラムをデータとして与えるための信号線、43は回路
４を介してマイクロプログラムをデータとして与えるた
めの信号線、39は信号線38または43のうちのいずれかの
信号線を選択するセレクタである。47はマイクロプロセ
ッサ３が回路２に対してデータおよび制御を与える信号
線、46は回路２がマイクロプロセッサ３に対しデータお
よび制御を与える信号線である。53は回路４がマイクロ
プロセッサ３に対してデータおよび制御を与える信号
線、54はマイクロプロセッサ３が回路４に対してデータ
および制御を与える信号線である。
スを与えるための信号線であり、読み出されたマイクロ
命令は信号線45を介してマイクロプロセッサ３に供給さ
れる。37は回路２を介してマイクロプログラムの格納ア
ドレスを与えるための信号線、52は回路４を介してマイ
クロプログラムの格納アドレスを与えるための信号線、
36は信号線37,44または52のうちいずれかの信号線を選
択するセレクタである。38は回路２を介してマイクロプ
ログラムをデータとして与えるための信号線、43は回路
４を介してマイクロプログラムをデータとして与えるた
めの信号線、39は信号線38または43のうちのいずれかの
信号線を選択するセレクタである。47はマイクロプロセ
ッサ３が回路２に対してデータおよび制御を与える信号
線、46は回路２がマイクロプロセッサ３に対しデータお
よび制御を与える信号線である。53は回路４がマイクロ
プロセッサ３に対してデータおよび制御を与える信号
線、54はマイクロプロセッサ３が回路４に対してデータ
および制御を与える信号線である。
以下本実施例の動作について順を追って説明する。まず
プロセッサ12用の制御プログラムをメモリ13にローディ
ングする動作について説明する。外部からプロセッサ12
に起動がかかると、プロセッサ12に内蔵されているＲＯ
Ｍ化されたローダが動作し、ディスク記憶装置17上に格
納されている制御プログラムがディスク制御装置16およ
びＣＰＵバス11を経由してメモリ13に書き込まれる。こ
の書き込みが終了したとき、制御はメモリ13上の制御プ
ログラムに渡され、プロセッサ12が動作開始する。
プロセッサ12用の制御プログラムをメモリ13にローディ
ングする動作について説明する。外部からプロセッサ12
に起動がかかると、プロセッサ12に内蔵されているＲＯ
Ｍ化されたローダが動作し、ディスク記憶装置17上に格
納されている制御プログラムがディスク制御装置16およ
びＣＰＵバス11を経由してメモリ13に書き込まれる。こ
の書き込みが終了したとき、制御はメモリ13上の制御プ
ログラムに渡され、プロセッサ12が動作開始する。
次にバスコントローラ14を制御するマイクロプログラム
をＲＡＭ15′に格納する動作について説明する。プロセ
ッサ12はメモリ13上にロードされた制御プログラムの制
御の下に動作し、ディスク記憶装置17上に格納されてい
るマイクロプログラムが一旦メモリ13上に書き込まれ
る。この書き込みが終了したとき、プロセッサ12はこの
マイクロプログラムをメモリ13から読み出し、ＣＰＵバ
ス11を経由してバスコントローラ14に送る。信号線52お
よび40を介してアドレス情報をＲＡＭ15′に与え、信号
線43および41を介してマイクロプログラムをＲＡＭ15′
を格納する。なお、ＲＡＭ15′のアドレス空間がプロセ
ッサ12からアクセスする場合とマイクロプロセッサ３か
らアクセスする場合とで相違する場合には、回路４にお
いて適当なアドレス変換を行う必要がある（たとえば最
も単純の例としては単にアドレス情報の下位ビット部分
のみをとるなど）。このようにしてＲＡＭ15′に対する
マイクロプログラムの書き込みが終了すると、プロセッ
サ12は回路４を経由し、信号線53を通じてマイクロプロ
セッサ３に起動をかけ、マイクロプロセッサ３が動作可
能な状態になる。
をＲＡＭ15′に格納する動作について説明する。プロセ
ッサ12はメモリ13上にロードされた制御プログラムの制
御の下に動作し、ディスク記憶装置17上に格納されてい
るマイクロプログラムが一旦メモリ13上に書き込まれ
る。この書き込みが終了したとき、プロセッサ12はこの
マイクロプログラムをメモリ13から読み出し、ＣＰＵバ
ス11を経由してバスコントローラ14に送る。信号線52お
よび40を介してアドレス情報をＲＡＭ15′に与え、信号
線43および41を介してマイクロプログラムをＲＡＭ15′
を格納する。なお、ＲＡＭ15′のアドレス空間がプロセ
ッサ12からアクセスする場合とマイクロプロセッサ３か
らアクセスする場合とで相違する場合には、回路４にお
いて適当なアドレス変換を行う必要がある（たとえば最
も単純の例としては単にアドレス情報の下位ビット部分
のみをとるなど）。このようにしてＲＡＭ15′に対する
マイクロプログラムの書き込みが終了すると、プロセッ
サ12は回路４を経由し、信号線53を通じてマイクロプロ
セッサ３に起動をかけ、マイクロプロセッサ３が動作可
能な状態になる。
次にプロセッサ12が別のモジュール20のバスコントロー
ラ24内のメモリ25′にマイクロプログラムを格納する動
作について説明する。まずプロセッサ21はメモリ13上に
ロードされている制御プログラムの制御の下に動作し、
ディスク記憶装置17上に格納されているマイクロプログ
ラムが一旦メモリ13上に書き込まれる。書き込みが終了
したとき、プロセッサ12はこのマイクロプログラムの先
頭に相手のバスコントローラの指定番号，マイクロプロ
グラム・ローディングを指令するコマンド等を付加し、
バスコントローラ14に対してこのマイクロプログラムの
格納エリアのアドレスを伴なって起動命令を送る。この
命令はＣＰＵバス11，回路４および信号線53を経由して
マイクロプロセッサ３に届く。マイクロプロセッサ３は
メモリ13上の格納エリアから相手モジュールのマイクロ
プログラムを読み出し、回路２のレジスタ33を経由して
上位バス１上に送出する。モジュール20のバスコントロ
ーラ24内の回路２は自己のバスコントローラ指定番号を
認識して、このマイクロプログラムをレジスタ34に取り
込む。付加されているマイクロプログラム・ローディン
グを指令するコマンドはデコーダ35によって解釈され、
セレクタ36および39の経路が開き、続いて上位バス１を
経由して送られるデータを取り込む。このデータはマイ
クロ命令とその格納アドレスとの対になっている。レシ
ーバ32を介してこのデータを受けとった回路２は信号線
37および40を介してアドレス情報をＲＡＭ25′に与え、
信号線38および41を介してマイクロ命令をＲＡＭ25′に
格納する。このようにしてＲＡＭ25′に対するマイクロ
プログラムの書き込みが終了すると、プロセッサ12はメ
モリ13上にモジュール20内のバスコントローラ24を相手
とするスタートコマンドを準備し、バスコントローラ14
に対してこのスタートコマンドのアドレスを伴なって起
動命令を送る。この命令はＣＰＵバス11，回路４および
信号線53を経由してマイクロプロセッサ３に届く。マイ
クロプロセッサ３はメモリ13上の格納エリアからスター
トコマンドを読み出し、回路２のレジスタ33を経由して
上位バス１上に送出する。バスコントローラ24内の回路
２は自己のバスコントローラ指定番号を認識してこのス
タートコマンドをレジスタ34に取り込む。スタートコマ
ンドはデコーダ35によって解釈され、信号線46を介して
マイクロプロセッサ３が起動され、マイクロプロセッサ
３が動作可能な状態になる。なお同一のＲＡＭ25′に対
して上位バス１経由のマイクロプログラム・ローディン
グを指令するコマンドとＣＰＵバス21経由のマイクロプ
ログラム・ローディングの命令とが同時に発行されたと
き、ＣＰＵバス21経由の命令が優先されるようになって
いる。
ラ24内のメモリ25′にマイクロプログラムを格納する動
作について説明する。まずプロセッサ21はメモリ13上に
ロードされている制御プログラムの制御の下に動作し、
ディスク記憶装置17上に格納されているマイクロプログ
ラムが一旦メモリ13上に書き込まれる。書き込みが終了
したとき、プロセッサ12はこのマイクロプログラムの先
頭に相手のバスコントローラの指定番号，マイクロプロ
グラム・ローディングを指令するコマンド等を付加し、
バスコントローラ14に対してこのマイクロプログラムの
格納エリアのアドレスを伴なって起動命令を送る。この
命令はＣＰＵバス11，回路４および信号線53を経由して
マイクロプロセッサ３に届く。マイクロプロセッサ３は
メモリ13上の格納エリアから相手モジュールのマイクロ
プログラムを読み出し、回路２のレジスタ33を経由して
上位バス１上に送出する。モジュール20のバスコントロ
ーラ24内の回路２は自己のバスコントローラ指定番号を
認識して、このマイクロプログラムをレジスタ34に取り
込む。付加されているマイクロプログラム・ローディン
グを指令するコマンドはデコーダ35によって解釈され、
セレクタ36および39の経路が開き、続いて上位バス１を
経由して送られるデータを取り込む。このデータはマイ
クロ命令とその格納アドレスとの対になっている。レシ
ーバ32を介してこのデータを受けとった回路２は信号線
37および40を介してアドレス情報をＲＡＭ25′に与え、
信号線38および41を介してマイクロ命令をＲＡＭ25′に
格納する。このようにしてＲＡＭ25′に対するマイクロ
プログラムの書き込みが終了すると、プロセッサ12はメ
モリ13上にモジュール20内のバスコントローラ24を相手
とするスタートコマンドを準備し、バスコントローラ14
に対してこのスタートコマンドのアドレスを伴なって起
動命令を送る。この命令はＣＰＵバス11，回路４および
信号線53を経由してマイクロプロセッサ３に届く。マイ
クロプロセッサ３はメモリ13上の格納エリアからスター
トコマンドを読み出し、回路２のレジスタ33を経由して
上位バス１上に送出する。バスコントローラ24内の回路
２は自己のバスコントローラ指定番号を認識してこのス
タートコマンドをレジスタ34に取り込む。スタートコマ
ンドはデコーダ35によって解釈され、信号線46を介して
マイクロプロセッサ３が起動され、マイクロプロセッサ
３が動作可能な状態になる。なお同一のＲＡＭ25′に対
して上位バス１経由のマイクロプログラム・ローディン
グを指令するコマンドとＣＰＵバス21経由のマイクロプ
ログラム・ローディングの命令とが同時に発行されたと
き、ＣＰＵバス21経由の命令が優先されるようになって
いる。
以上のようにして、バスコントローラ24が動作可能な状
態になった後、上位バス１経由でプロセッサ22用の制御
プログラムをメモリ23にローディングする動作について
説明する。プロセッサ12はメモリ13上の制御プログラム
の制御の下に動作し、ディスク記憶装置17上に格納され
ているプロセッサ22用の制御プログラムが一旦メモリ13
上に書き込まれる。書き込みが終了したとき、プロセッ
サ12はこの制御プログラムの先頭に相手のモジュールの
バスコントローラ指定番号，プログラム・ローディング
を指令するコマンド等を付加し、バスコントローラ14に
対してこの制御プログラムの格納エリアのアドレスを伴
なって起動命令を送る。この命令はＣＰＵバス11，回路
４および信号線53を経由してマイクロプロセッサ３に届
く。マイクロプロセッサ３はメモリ13上の当該格納エリ
アから制御プログラムを読み出し、回路２のレジスタ33
を経由して上位バス１上に送出する。バスコントローラ
24内の回路２は自己のバスコントローラ指定番号を認識
して、この制御プログラムをレジスタ34に取り込む。付
加されているコマンドはデコーダ35によって解釈され、
信号線46への経由が開き、コマンドと制御プログラムは
マイクロプロセッサ３に送られる。マイクロプロセッサ
３は制御プログラムを一旦自身のメモリに格納した後、
ダイレクト・メモリ・アクセスの機構により直接メモリ
23上に書き込む。制御プログラムがメモリ23上に書き込
まれた後、プロセッサ12はモジュール20を指定してプロ
セッサ23をスタートするコマンドを送るので、これはバ
スコントローラ14，上位バス１およびバスコントローラ
24の回路２を経由してマイクロプロセッサ３によって取
り込まれてマイクロプロセッサ３からプロセッサ22を起
動する。
態になった後、上位バス１経由でプロセッサ22用の制御
プログラムをメモリ23にローディングする動作について
説明する。プロセッサ12はメモリ13上の制御プログラム
の制御の下に動作し、ディスク記憶装置17上に格納され
ているプロセッサ22用の制御プログラムが一旦メモリ13
上に書き込まれる。書き込みが終了したとき、プロセッ
サ12はこの制御プログラムの先頭に相手のモジュールの
バスコントローラ指定番号，プログラム・ローディング
を指令するコマンド等を付加し、バスコントローラ14に
対してこの制御プログラムの格納エリアのアドレスを伴
なって起動命令を送る。この命令はＣＰＵバス11，回路
４および信号線53を経由してマイクロプロセッサ３に届
く。マイクロプロセッサ３はメモリ13上の当該格納エリ
アから制御プログラムを読み出し、回路２のレジスタ33
を経由して上位バス１上に送出する。バスコントローラ
24内の回路２は自己のバスコントローラ指定番号を認識
して、この制御プログラムをレジスタ34に取り込む。付
加されているコマンドはデコーダ35によって解釈され、
信号線46への経由が開き、コマンドと制御プログラムは
マイクロプロセッサ３に送られる。マイクロプロセッサ
３は制御プログラムを一旦自身のメモリに格納した後、
ダイレクト・メモリ・アクセスの機構により直接メモリ
23上に書き込む。制御プログラムがメモリ23上に書き込
まれた後、プロセッサ12はモジュール20を指定してプロ
セッサ23をスタートするコマンドを送るので、これはバ
スコントローラ14，上位バス１およびバスコントローラ
24の回路２を経由してマイクロプロセッサ３によって取
り込まれてマイクロプロセッサ３からプロセッサ22を起
動する。
以上の構成・動作の説明のまとめとして、本発明によれ
ば、いかなるシステム構成においてもマイクロプログラ
ム・ローディングが可能である点について述べる。
ば、いかなるシステム構成においてもマイクロプログラ
ム・ローディングが可能である点について述べる。
まず第１図に示すように、モジュール10とモジュール20
の構成が同一であり、両モジュールにディスク記憶装置
17，27およびディスク制御装置16,26が接続されている
場合について述べる。このようなシステムは通常一方の
モジュール10を現用系とし、他方のモジュール20を予備
系とする二重化形態のシステムとして使用される。この
ようなシステムにおいて、現用系のバスコントローラ14
の立上げは、ＣＰＵバス11および回路４経由で行う。現
用系が障害を起こすと、予備系であるモジュール20が現
用系に代って動作するが、モジュール10が復旧したと
き、モジュール20が起動し、上位バス１および回路２経
由でバスコントローラ14を立上げることができる。
の構成が同一であり、両モジュールにディスク記憶装置
17，27およびディスク制御装置16,26が接続されている
場合について述べる。このようなシステムは通常一方の
モジュール10を現用系とし、他方のモジュール20を予備
系とする二重化形態のシステムとして使用される。この
ようなシステムにおいて、現用系のバスコントローラ14
の立上げは、ＣＰＵバス11および回路４経由で行う。現
用系が障害を起こすと、予備系であるモジュール20が現
用系に代って動作するが、モジュール10が復旧したと
き、モジュール20が起動し、上位バス１および回路２経
由でバスコントローラ14を立上げることができる。
またディスク記憶装置17およびディスク制御16がただ１
つのモジュール10にのみ接続されており、モジュール20
など他のモジュールはすべて現用系であるが、ディスク
記憶装置27およびディスク制御装置26等が接続されてい
ないとき、モジュール10のバスコントローラ14はＣＰＵ
バス11および回路４経由で立上げを行うが、他のモジュ
ールについては、上位バス１および回路２経由でバスコ
ントローラ24等を立上げることができる。
つのモジュール10にのみ接続されており、モジュール20
など他のモジュールはすべて現用系であるが、ディスク
記憶装置27およびディスク制御装置26等が接続されてい
ないとき、モジュール10のバスコントローラ14はＣＰＵ
バス11および回路４経由で立上げを行うが、他のモジュ
ールについては、上位バス１および回路２経由でバスコ
ントローラ24等を立上げることができる。
以上のすべてのシステム構成について、全てのモジュー
ル内のバスコントローラが同一のもので実現できること
はいうまでもない。
ル内のバスコントローラが同一のもので実現できること
はいうまでもない。
以上述べたように、本発明によればバスコントローラを
制御するマイクロプログラムが格納されるメモリをＲＡ
Ｍ化するとともに、ＣＰＵバス経由および上位バス経由
のいずれからもマイクロプログラムを受けてＲＡＭに転
送するワイヤードロジック回路を付加したので、いかな
るシステム構成においてもマイクロプログラムのローデ
ィングが可能になるという効果がある。
制御するマイクロプログラムが格納されるメモリをＲＡ
Ｍ化するとともに、ＣＰＵバス経由および上位バス経由
のいずれからもマイクロプログラムを受けてＲＡＭに転
送するワイヤードロジック回路を付加したので、いかな
るシステム構成においてもマイクロプログラムのローデ
ィングが可能になるという効果がある。
第１図はマルチプロセッサシステムの構成図、第２図は
本発明の一実施例であるバスコントローラの内部構成図
である。 １…上位バス 10,20…モジュール 11,21…ＣＰＵバス 12,22…プロセッサ（ＣＰＵ） 13,23…メモリ 14,24…バスコントローラ 15′，25′…ＲＡＭ 2,4…回路
本発明の一実施例であるバスコントローラの内部構成図
である。 １…上位バス 10,20…モジュール 11,21…ＣＰＵバス 12,22…プロセッサ（ＣＰＵ） 13,23…メモリ 14,24…バスコントローラ 15′，25′…ＲＡＭ 2,4…回路
Claims (1)
- 【請求項１】共通バスに対して接続される複数個のモジ
ュールを有し、各モジュールはプロセッサとメモリと前
記共通バスを経由して前記モジュール間の通信を行うマ
イクロプログラムで制御されるバスコントローラとを有
し、前記モジュールがそれぞれ独立して動作するような
マルチプロセッサシステムにおいて、 前記バスコントローラは、 ランダム・アクセス・メモリと、 バスコントローラ内プロセッサと、 自身のモジュール内の前記メモリから読みだされた前記
マイクロプログラムを当該ランダム・アクセス・メモリ
に直接格納する手段と、 他のモジュール内の前記メモリから読みだされ、前記共
通バスを介して送付された前記マイクロプログラムを当
該ランダム・アクセス・メモリに直接格納すると共に、
該他のモジュール内の前記プロセッサからの起動命令を
当該バスコントローラ内プロセッサに送る手段とを有す
ることを特徴とするマルチプロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189565A JPH067380B2 (ja) | 1985-08-30 | 1985-08-30 | マルチプロセッサシステム |
| US06/895,438 US4884195A (en) | 1985-08-30 | 1986-08-11 | Multiprocessor system for loading microprograms into a RAM control store of a bus controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189565A JPH067380B2 (ja) | 1985-08-30 | 1985-08-30 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6250944A JPS6250944A (ja) | 1987-03-05 |
| JPH067380B2 true JPH067380B2 (ja) | 1994-01-26 |
Family
ID=16243459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189565A Expired - Lifetime JPH067380B2 (ja) | 1985-08-30 | 1985-08-30 | マルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4884195A (ja) |
| JP (1) | JPH067380B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481066A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Connection system for multi-processor |
| JPH01152581A (ja) * | 1987-12-10 | 1989-06-15 | Canon Inc | 画像情報処理装置 |
| JPH0235524A (ja) * | 1988-03-14 | 1990-02-06 | Advanced Micro Devicds Inc | バスコンパチブルプログラマブルシーケンサ |
| US5168555A (en) * | 1989-09-06 | 1992-12-01 | Unisys Corporation | Initial program load control |
| US5438672A (en) * | 1990-12-18 | 1995-08-01 | National Semiconductor Corporation | Microcontroller emulator for plural device architecture configured by mode control data and operated under control code transmitted via same switching bus |
| EP0596144A1 (en) * | 1992-10-07 | 1994-05-11 | International Business Machines Corporation | Hierarchical memory system for microcode and means for correcting errors in the microcode |
| JP2710195B2 (ja) * | 1992-12-15 | 1998-02-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 記憶装置コントローラ |
| JPH06274463A (ja) * | 1993-03-19 | 1994-09-30 | Hitachi Ltd | データ通信システム |
| DE69529999D1 (de) * | 1994-12-08 | 2003-04-24 | Intel Corp | Verfahren und gerät, das einen prozessor befähigt, auf eine externe komponente durch einen privaten bus oder einen verteilten bus zuzugreifen |
| US20110214157A1 (en) * | 2000-09-25 | 2011-09-01 | Yevgeny Korsunsky | Securing a network with data flow processing |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| DE3069249D1 (en) * | 1979-02-13 | 1984-10-31 | Secr Defence Brit | Data processing unit and data processing system comprising a plurality of such data processing units |
| US4363093A (en) * | 1980-03-10 | 1982-12-07 | International Business Machines Corporation | Processor intercommunication system |
| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
| JPS583015A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | マイクロプログラム格納方式 |
| JPS5854424A (ja) * | 1981-09-28 | 1983-03-31 | Fujitsu Ltd | 端末装置のプログラム・ロ−デイング方式 |
| JPS58112118A (ja) * | 1981-12-25 | 1983-07-04 | Fujitsu Ltd | プログラムロ−デイング処理方式 |
| US4543642A (en) * | 1982-01-26 | 1985-09-24 | Hughes Aircraft Company | Data Exchange Subsystem for use in a modular array processor |
| JPS58169623A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 通信制御処理装置のプログラムロ−ド方式 |
| US4514806A (en) * | 1982-09-30 | 1985-04-30 | Honeywell Information Systems Inc. | High speed link controller wraparound test logic |
| JPS6097439A (ja) * | 1983-11-02 | 1985-05-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ回路 |
-
1985
- 1985-08-30 JP JP60189565A patent/JPH067380B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-11 US US06/895,438 patent/US4884195A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6250944A (ja) | 1987-03-05 |
| US4884195A (en) | 1989-11-28 |
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