JPH06259369A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06259369A JPH06259369A JP5044967A JP4496793A JPH06259369A JP H06259369 A JPH06259369 A JP H06259369A JP 5044967 A JP5044967 A JP 5044967A JP 4496793 A JP4496793 A JP 4496793A JP H06259369 A JPH06259369 A JP H06259369A
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- cpu
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Links
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】
【構成】 制御ボード１１と拡張ボード１２は分割さ
れ、制御ボード１１には制御部のＩＤを記憶するＩＤ記
憶部１３が設けられ、拡張ボードには拡張部のＩＤを記
憶するＩＤ記憶部１４が設けられている。ＣＰＵ２がＩ
Ｄ読出命令を出すと、ＩＤ記憶部１３およびＩＤ記憶部
１４からＩＤが出力され、ＩＤがバスラインａに出力さ
れ、これをＣＰＵ２が読込む。 【効果】 制御ボードの共通化が図れ、開発期間が短縮
されて経済的な負担を軽減することができる。
れ、制御ボード１１には制御部のＩＤを記憶するＩＤ記
憶部１３が設けられ、拡張ボードには拡張部のＩＤを記
憶するＩＤ記憶部１４が設けられている。ＣＰＵ２がＩ
Ｄ読出命令を出すと、ＩＤ記憶部１３およびＩＤ記憶部
１４からＩＤが出力され、ＩＤがバスラインａに出力さ
れ、これをＣＰＵ２が読込む。 【効果】 制御ボードの共通化が図れ、開発期間が短縮
されて経済的な負担を軽減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、拡張可能に構成された
情報処理装置に関し、特に、装置のＩＤ認識方式に関す
る。
情報処理装置に関し、特に、装置のＩＤ認識方式に関す
る。
【０００２】
【従来の技術】先ず、図４および図５を用いて従来の装
置ＩＤ認識方式を説明する。図４は従来装置の構成をブ
ロック図に表したものであり、図５は図４のＩＤ記憶部
７を内部構成をブロック図に表したものである。
置ＩＤ認識方式を説明する。図４は従来装置の構成をブ
ロック図に表したものであり、図５は図４のＩＤ記憶部
７を内部構成をブロック図に表したものである。
【０００３】図４に示すように、装置１内にはＣＰＵ２
が設けられ、このＣＰＵ２によって装置１は制御され
る。３はＣＰＵ２の動作プログラムを記憶したり、各種
データを記憶するメモリであり、バスラインａを介して
ＣＰＵ２と接続される。バスラインａには、さらにＩ／
Ｏ装置４、５、装置拡張用の拡張スロット６およびＩＤ
記憶部７が接続される。拡張スロット６は図示せぬ制御
ボードに設けられ、この拡張スロット６に拡張ボードが
挿入され、これにより装置の機能が拡張されるようにな
っている。この制御ボードにはＩＤ記憶部７も設けられ
ている。
が設けられ、このＣＰＵ２によって装置１は制御され
る。３はＣＰＵ２の動作プログラムを記憶したり、各種
データを記憶するメモリであり、バスラインａを介して
ＣＰＵ２と接続される。バスラインａには、さらにＩ／
Ｏ装置４、５、装置拡張用の拡張スロット６およびＩＤ
記憶部７が接続される。拡張スロット６は図示せぬ制御
ボードに設けられ、この拡張スロット６に拡張ボードが
挿入され、これにより装置の機能が拡張されるようにな
っている。この制御ボードにはＩＤ記憶部７も設けられ
ている。
【０００４】ＩＤ記憶部７は、図５に示すように、デコ
ーダ８とＩＤポート９を備えている。デコーダ８はバス
ラインａのアドレス信号ｂとＩ／Ｏリード信号（ＩＯＲ
Ｄ）ｃとを入力し、Ｉ／Ｏリード信号ｃと共に所定のア
ドレスが入力された時にＩＤＲＤ信号ｄを出力する。こ
のＩＤＲＤ信号ｄはＩＤポート９へ出力され、これによ
りＩＤポート９から本装置のＩＤが出力される。このＩ
Ｄはデータ信号ｅとしてバスラインａ上に出力され、こ
れによりＣＰＵ２は本装置のＩＤを読み取ることができ
る。
ーダ８とＩＤポート９を備えている。デコーダ８はバス
ラインａのアドレス信号ｂとＩ／Ｏリード信号（ＩＯＲ
Ｄ）ｃとを入力し、Ｉ／Ｏリード信号ｃと共に所定のア
ドレスが入力された時にＩＤＲＤ信号ｄを出力する。こ
のＩＤＲＤ信号ｄはＩＤポート９へ出力され、これによ
りＩＤポート９から本装置のＩＤが出力される。このＩ
Ｄはデータ信号ｅとしてバスラインａ上に出力され、こ
れによりＣＰＵ２は本装置のＩＤを読み取ることができ
る。
【０００５】装置ＩＤは、例えば、装置が起動された時
に読み取られる。その際、ＣＰＵ２はＩＤポート９に割
り当てられたアドレスとＩ／Ｏリード信号とをバスライ
ンａ上に出力する。これにより、デコーダ８からＩＤＲ
Ｄ信号ｄが出力され、ＩＤポート９から本装置のＩＤが
出力される。このＩＤはデータ信号ｅとしてバスライン
ａ上に出力され、ＣＰＵ２は本装置のＩＤを読み取るこ
とができる。そして、読み取ったＩＤに基づいて、例え
ば、本装置のメモリ容量、接続されるＩ／Ｏ数、拡張ス
ロット数を認識する。
に読み取られる。その際、ＣＰＵ２はＩＤポート９に割
り当てられたアドレスとＩ／Ｏリード信号とをバスライ
ンａ上に出力する。これにより、デコーダ８からＩＤＲ
Ｄ信号ｄが出力され、ＩＤポート９から本装置のＩＤが
出力される。このＩＤはデータ信号ｅとしてバスライン
ａ上に出力され、ＣＰＵ２は本装置のＩＤを読み取るこ
とができる。そして、読み取ったＩＤに基づいて、例え
ば、本装置のメモリ容量、接続されるＩ／Ｏ数、拡張ス
ロット数を認識する。
【０００６】
【発明が解決しようとする課題】しかしながら、以上の
ような構成だと、制御ボードに拡張スロットおよびＩＤ
記憶部が実装されるため、拡張スロットの数を変更する
度に制御ボードを作り直し、ＩＤ記憶部もその度に変更
しなければならないので経済的ではなかった。
ような構成だと、制御ボードに拡張スロットおよびＩＤ
記憶部が実装されるため、拡張スロットの数を変更する
度に制御ボードを作り直し、ＩＤ記憶部もその度に変更
しなければならないので経済的ではなかった。
【０００７】本発明は、以上の問題点を解決し、装置Ｉ
Ｄの変更に伴う経済的な負担を極力軽減した情報処理装
置を提供することを目的とする。
Ｄの変更に伴う経済的な負担を極力軽減した情報処理装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前述の問題点
を解決するため、装置全体を制御する制御部と、拡張部
とを分割し、制御部には制御部のＩＤを記憶するＩＤ記
憶部と、拡張部には拡張部のＩＤを記憶するＩＤ記憶部
を設け、制御部に設けられたＣＰＵからのＩＤ読出命令
にしたがってこれらのＩＤ記憶部のＩＤを一緒に読み出
すようにしたものである。
を解決するため、装置全体を制御する制御部と、拡張部
とを分割し、制御部には制御部のＩＤを記憶するＩＤ記
憶部と、拡張部には拡張部のＩＤを記憶するＩＤ記憶部
を設け、制御部に設けられたＣＰＵからのＩＤ読出命令
にしたがってこれらのＩＤ記憶部のＩＤを一緒に読み出
すようにしたものである。
【０００９】
【作用】本発明によれば、ＩＤ記憶部を制御部と拡張部
に別々に持つので、拡張部を変更した場合は拡張部のＩ
Ｄ記憶部を変更するだけでよく、装置ＩＤの変更に伴う
経済的な負担を軽減することができる。
に別々に持つので、拡張部を変更した場合は拡張部のＩ
Ｄ記憶部を変更するだけでよく、装置ＩＤの変更に伴う
経済的な負担を軽減することができる。
【００１０】
【実施例】図１は本発明に係る装置の構成をブロック図
に表したものであり、図２は図１のＩＤ１記憶部１３と
ＩＤ２記憶部１４の内部構成をブロック図に表したもの
である。図３は図２の変形例に係り、図２と同様にＩＤ
１記憶部１３とＩＤ２記憶部１４の内部構成をブロック
図に表したものである。
に表したものであり、図２は図１のＩＤ１記憶部１３と
ＩＤ２記憶部１４の内部構成をブロック図に表したもの
である。図３は図２の変形例に係り、図２と同様にＩＤ
１記憶部１３とＩＤ２記憶部１４の内部構成をブロック
図に表したものである。
【００１１】図１に示すように、装置１０は制御ボード
１１と拡張ボード１２を備え、制御ボード１１と拡張ボ
ード１２は接続手段ｆ（コネクタ、ケーブル、基板ｅｔ
ｃ．）によって接続されている。２はＣＰＵ、３はメモ
リ、４および５はＩ／Ｏ装置、６は拡張スロット６、ａ
はバスラインであり、これらは従来技術の説明において
すでに説明した通りである。
１１と拡張ボード１２を備え、制御ボード１１と拡張ボ
ード１２は接続手段ｆ（コネクタ、ケーブル、基板ｅｔ
ｃ．）によって接続されている。２はＣＰＵ、３はメモ
リ、４および５はＩ／Ｏ装置、６は拡張スロット６、ａ
はバスラインであり、これらは従来技術の説明において
すでに説明した通りである。
【００１２】１３は制御ボード１１側のＩＤ１（例え
ば、メモリ容量や接続されるＩ／Ｏ数）を記憶するＩＤ
１記憶部、１４は拡張ボード１２側のＩＤ２（例えば、
拡張スロットの数）を記憶するＩＤ２記憶部である。
ば、メモリ容量や接続されるＩ／Ｏ数）を記憶するＩＤ
１記憶部、１４は拡張ボード１２側のＩＤ２（例えば、
拡張スロットの数）を記憶するＩＤ２記憶部である。
【００１３】ＩＤ１記憶部１３は、図２に示すように、
デコーダ１５とＩＤ１ポート１６を備えている。ＩＤ２
記憶部１４はＩＤ２ポート１７を備えている。デコーダ
１５はバスラインａのアドレス信号ｂとＩ／Ｏリード信
号（ＩＯＲＤ）ｃとを入力し、Ｉ／Ｏリード信号ｃと共
に所定のアドレスが入力された時にＩＤＲＤ信号ｇを出
力する。このＩＤＲＤ信号ｇはＩＤ１ポート１６および
ＩＤ２ポート１７へ出力され、これによりＩＤ１ポート
１６からＩＤ１が出力され、またＩＤ２ポート１７から
ＩＤ２が出力される。このＩＤ１およびＩＤ２はデータ
信号ｅとしてバスラインａ上に出力される。例えば、Ｉ
Ｄ１を出力するために６ビットを割り当て、ＩＤ２を出
力するために２ビットを割り当て、全体として８ビット
のデータ信号ｅとしてバスラインａ上に出力する。これ
によりＣＰＵ２は制御ボード１１側のＩＤ１および拡張
ボード１２側のＩＤ２を読み取ることができる。
デコーダ１５とＩＤ１ポート１６を備えている。ＩＤ２
記憶部１４はＩＤ２ポート１７を備えている。デコーダ
１５はバスラインａのアドレス信号ｂとＩ／Ｏリード信
号（ＩＯＲＤ）ｃとを入力し、Ｉ／Ｏリード信号ｃと共
に所定のアドレスが入力された時にＩＤＲＤ信号ｇを出
力する。このＩＤＲＤ信号ｇはＩＤ１ポート１６および
ＩＤ２ポート１７へ出力され、これによりＩＤ１ポート
１６からＩＤ１が出力され、またＩＤ２ポート１７から
ＩＤ２が出力される。このＩＤ１およびＩＤ２はデータ
信号ｅとしてバスラインａ上に出力される。例えば、Ｉ
Ｄ１を出力するために６ビットを割り当て、ＩＤ２を出
力するために２ビットを割り当て、全体として８ビット
のデータ信号ｅとしてバスラインａ上に出力する。これ
によりＣＰＵ２は制御ボード１１側のＩＤ１および拡張
ボード１２側のＩＤ２を読み取ることができる。
【００１４】ＩＤ１およびＩＤ２は、例えば、装置が起
動された時に読み取られる。その際、ＣＰＵ２はＩＤ１
ポート１６およびＩＤ２ポート１７に割り当てられたア
ドレスとＩ／Ｏリード信号とをバスラインａ上に出力す
る。これにより、デコーダ１５からＩＤＲＤ信号ｇが出
力され、ＩＤ１ポート１６からＩＤ１が出力される。ま
た、同時にＩＤ２ポート１７からＩＤ２が出力される。
このＩＤ１およびＩＤ２はデータ信号ｅとしてバスライ
ンａ上に出力される。これによりＣＰＵ２は制御ボード
１１側のＩＤ１および拡張ボード１２側のＩＤ２を読み
取ることができる。そして、ＣＰＵ２は、読み取ったＩ
Ｄ１およびＩＤ２の両方に基づいて、例えば、本装置の
メモリ容量、接続されるＩ／Ｏ数、拡張スロット数を認
識する。
動された時に読み取られる。その際、ＣＰＵ２はＩＤ１
ポート１６およびＩＤ２ポート１７に割り当てられたア
ドレスとＩ／Ｏリード信号とをバスラインａ上に出力す
る。これにより、デコーダ１５からＩＤＲＤ信号ｇが出
力され、ＩＤ１ポート１６からＩＤ１が出力される。ま
た、同時にＩＤ２ポート１７からＩＤ２が出力される。
このＩＤ１およびＩＤ２はデータ信号ｅとしてバスライ
ンａ上に出力される。これによりＣＰＵ２は制御ボード
１１側のＩＤ１および拡張ボード１２側のＩＤ２を読み
取ることができる。そして、ＣＰＵ２は、読み取ったＩ
Ｄ１およびＩＤ２の両方に基づいて、例えば、本装置の
メモリ容量、接続されるＩ／Ｏ数、拡張スロット数を認
識する。
【００１５】次に、ＩＤ記憶部の他の例を図３を用いて
説明する。ＩＤ１記憶部１３は、図３に示すように、デ
コーダ１５とＩＤ１ポート１６を備えている。ＩＤ２記
憶部１４は、デコーダ１８とＩＤ２ポート１７を備えて
いる。デコーダ１５はバスラインａのアドレス信号ｂと
Ｉ／Ｏリード信号（ＩＯＲＤ）ｃとを入力し、Ｉ／Ｏリ
ード信号ｃと共に所定のアドレスが入力された時にＩＤ
ＲＤ信号ｈを出力する。このＩＤＲＤ信号ｈはＩＤ１ポ
ート１６へ出力され、これによりＩＤ１ポート１６から
ＩＤ１が出力される。
説明する。ＩＤ１記憶部１３は、図３に示すように、デ
コーダ１５とＩＤ１ポート１６を備えている。ＩＤ２記
憶部１４は、デコーダ１８とＩＤ２ポート１７を備えて
いる。デコーダ１５はバスラインａのアドレス信号ｂと
Ｉ／Ｏリード信号（ＩＯＲＤ）ｃとを入力し、Ｉ／Ｏリ
ード信号ｃと共に所定のアドレスが入力された時にＩＤ
ＲＤ信号ｈを出力する。このＩＤＲＤ信号ｈはＩＤ１ポ
ート１６へ出力され、これによりＩＤ１ポート１６から
ＩＤ１が出力される。
【００１６】デコーダ１８はバスラインａのアドレス信
号ｂとＩ／Ｏリード信号（ＩＯＲＤ）ｃとを入力し、Ｉ
／Ｏリード信号ｃと共に所定のアドレスが入力された時
にＩＤＲＤ信号ｉを出力する。このＩＤＲＤ信号ｉはＩ
Ｄ２ポート１７へ出力され、これによりＩＤ２ポート１
７からＩＤ２が出力される。
号ｂとＩ／Ｏリード信号（ＩＯＲＤ）ｃとを入力し、Ｉ
／Ｏリード信号ｃと共に所定のアドレスが入力された時
にＩＤＲＤ信号ｉを出力する。このＩＤＲＤ信号ｉはＩ
Ｄ２ポート１７へ出力され、これによりＩＤ２ポート１
７からＩＤ２が出力される。
【００１７】このＩＤ１およびＩＤ２はデータ信号ｅと
してバスラインａ上に出力される。例えば、ＩＤ１を出
力するために６ビットを割り当て、ＩＤ２を出力するた
めに２ビットを割り当て、全体として８ビットのデータ
信号ｅとしてバスラインａ上に出力する。これによりＣ
ＰＵ２は制御ボード１１側のＩＤ１および拡張ボード１
２側のＩＤ２を読み取ることができる。
してバスラインａ上に出力される。例えば、ＩＤ１を出
力するために６ビットを割り当て、ＩＤ２を出力するた
めに２ビットを割り当て、全体として８ビットのデータ
信号ｅとしてバスラインａ上に出力する。これによりＣ
ＰＵ２は制御ボード１１側のＩＤ１および拡張ボード１
２側のＩＤ２を読み取ることができる。
【００１８】ＩＤ１およびＩＤ２は、例えば、装置が起
動された時に読み取られる。その際、ＣＰＵ２はＩＤ１
ポート１６およびＩＤ２ポート１７に割り当てられたア
ドレスとＩ／Ｏリード信号とをバスラインａ上に出力す
る。これにより、デコーダ１５からＩＤＲＤ信号ｈが出
力され、ＩＤ１ポート１６からＩＤ１が出力される。ま
た、同時にデコーダ１８からＩＤＲＤ信号ｉが出力さ
れ、ＩＤ２ポート１７からＩＤ２が出力される。このＩ
Ｄ１およびＩＤ２はデータ信号ｅとしてバスラインａ上
に出力される。これによりＣＰＵ２は制御ボード１１側
のＩＤ１および拡張ボード１２側のＩＤ２を読み取るこ
とができる。そして、ＣＰＵ２は、読み取ったＩＤ１お
よびＩＤ２の両方に基づいて、例えば、本装置のメモリ
容量、接続されるＩ／Ｏ数、拡張スロット数を認識す
る。
動された時に読み取られる。その際、ＣＰＵ２はＩＤ１
ポート１６およびＩＤ２ポート１７に割り当てられたア
ドレスとＩ／Ｏリード信号とをバスラインａ上に出力す
る。これにより、デコーダ１５からＩＤＲＤ信号ｈが出
力され、ＩＤ１ポート１６からＩＤ１が出力される。ま
た、同時にデコーダ１８からＩＤＲＤ信号ｉが出力さ
れ、ＩＤ２ポート１７からＩＤ２が出力される。このＩ
Ｄ１およびＩＤ２はデータ信号ｅとしてバスラインａ上
に出力される。これによりＣＰＵ２は制御ボード１１側
のＩＤ１および拡張ボード１２側のＩＤ２を読み取るこ
とができる。そして、ＣＰＵ２は、読み取ったＩＤ１お
よびＩＤ２の両方に基づいて、例えば、本装置のメモリ
容量、接続されるＩ／Ｏ数、拡張スロット数を認識す
る。
【００１９】以上、ＩＤ記憶部については２通りの構成
を説明した。図２のように構成した場合は、制御ボード
１１から拡張ボード１２へＩＤＲＤ信号ｇを出力する。
したがって、接続手段ｆにＩＤＲＤ信号ｇを出力するた
めの特別な信号線が必要となる。しかし、図３に比べて
デコーダの数を減らすことができる。他方、図３のよう
に構成した場合は、デコーダの数は増える。しかし、接
続手段ｆに特別な信号線は必要ない。どちらを選択する
かは、その装置の特質によってきめられるべきことであ
る。
を説明した。図２のように構成した場合は、制御ボード
１１から拡張ボード１２へＩＤＲＤ信号ｇを出力する。
したがって、接続手段ｆにＩＤＲＤ信号ｇを出力するた
めの特別な信号線が必要となる。しかし、図３に比べて
デコーダの数を減らすことができる。他方、図３のよう
に構成した場合は、デコーダの数は増える。しかし、接
続手段ｆに特別な信号線は必要ない。どちらを選択する
かは、その装置の特質によってきめられるべきことであ
る。
【００２０】
【発明の効果】本発明によれば、ＩＤ記憶部を制御部と
拡張部に別々に持つので、拡張部を変更した場合は、拡
張部のみを作り直し、拡張部のＩＤのみを変更するだけ
でよい。そのため、基板の共通化が図れ、開発期間が短
縮されて経済的な負担を軽減することができる。また、
信頼性が向上する。
拡張部に別々に持つので、拡張部を変更した場合は、拡
張部のみを作り直し、拡張部のＩＤのみを変更するだけ
でよい。そのため、基板の共通化が図れ、開発期間が短
縮されて経済的な負担を軽減することができる。また、
信頼性が向上する。
【図面の簡単な説明】
【図１】本発明に係る装置の構成を示すブロック図であ
る。
る。
【図２】本発明に係るＩＤ記憶部の内部構成を示すブロ
ック図である。
ック図である。
【図３】本発明に係る他のＩＤ記憶部の内部構成を示す
ブロック図である。
ブロック図である。
【図４】従来装置の構成を示すブロック図である。
【図５】図４のＩＤ記憶部の内部構成を示すブロック図
である。
である。
６ 拡張スロット １１ 制御ボード １２ 拡張ボード １３ ＩＤ１記憶部 １４ ＩＤ２記憶部
Claims (4)
- 【請求項１】 拡張可能に構成された情報処理装置にお
いて、 装置全体を制御する制御部と、 拡張部と、 前記制御部と拡張部とを接続する接続手段と、 前記制御部に設けられて制御部のＩＤを記憶する第１の
ＩＤ記憶部と、 前記拡張部に設けられて拡張部のＩＤを記憶する第２の
ＩＤ記憶部と、 前記制御部に設けられたＣＰＵからのＩＤ読出命令にし
たがって前記第１のＩＤ記憶部および第２のＩＤ記憶部
から各々のＩＤを読み出す読出制御手段とを備えたこと
を特徴とする情報処理装置。 - 【請求項２】 前記制御部はバスラインに前記第１のＩ
Ｄ記憶部とＣＰＵが接続され、 前記拡張部はバスラインに前記第２のＩＤ記憶部が接続
され、 前記接続手段は前記制御部のバスラインと前記拡張部の
バスラインとを接続可能に構成されたことを特徴とする
請求項１記載の情報処理装置。 - 【請求項３】 前記読出制御手段は、前記制御部のバス
ラインのアドレス信号に基づいてＣＰＵからのＩＤ読出
命令を認識して前記第１のＩＤ記憶部と第２のＩＤ記憶
部からＩＤを出力するように制御することを特徴とする
請求項２記載の情報処理装置。 - 【請求項４】 前記読出制御手段は、前記制御部のバス
ラインのアドレス信号に基づいてＣＰＵからのＩＤ読出
命令を認識して前記第１のＩＤ記憶部からＩＤを出力す
るように制御すると共に、前記拡張部のバスラインのア
ドレス信号に基づいてＣＰＵからのＩＤ読出命令を認識
して前記第２のＩＤ記憶部からＩＤを出力するように制
御することを特徴とする請求項２記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044967A JPH06259369A (ja) | 1993-03-05 | 1993-03-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044967A JPH06259369A (ja) | 1993-03-05 | 1993-03-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259369A true JPH06259369A (ja) | 1994-09-16 |
Family
ID=12706256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044967A Pending JPH06259369A (ja) | 1993-03-05 | 1993-03-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210166A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Frontech Ltd | 情報処理装置、情報処理装置の識別方法、情報処理装置の識別プログラム及びマザーボード |
| JP2014164760A (ja) * | 2013-02-21 | 2014-09-08 | Hon Hai Precision Industry Co Ltd | 記憶容量拡張装置 |
-
1993
- 1993-03-05 JP JP5044967A patent/JPH06259369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210166A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Frontech Ltd | 情報処理装置、情報処理装置の識別方法、情報処理装置の識別プログラム及びマザーボード |
| JP2014164760A (ja) * | 2013-02-21 | 2014-09-08 | Hon Hai Precision Industry Co Ltd | 記憶容量拡張装置 |
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