JPH116865A - インターフェイス回路、試験装置及び信号入力方法 - Google Patents

Abstract

(57)【要約】 【課題】試験装置と被測定ＩＣの間を柔軟に結合する所
要面積の少ないインターフェイス回路を提供し、ＩＣの
試験をおこなう。 【解決手段】被測定ＩＣの対応する入力／出力ライン・
アレイに接続するためのインターフェイス回路アレイが
含まれている。インターフェイス回路の出力ラインは、
それぞれ切り替え可能電流経路で接地などの固定低電圧
に接続され、また高電圧電圧源に対する能動接続または
抵抗接続を有する。論理回路が、インターフェイス回路
の出力ラインからの切り替え可能電流経路に結合され
る。この論理回路は、電流経路をオン・オフし抵抗接続
の両端間の電圧降下を調整する電流シンクの働きをす
る。オン・オフ電流経路の配分によって被測定ＩＣに応
じた電圧降下を決める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、集積回路
（以下ＩＣと称する）試験装置に関し、特に、ＩＣ試験
装置と被試験ＩＣの間で伝達される試験信号を操作する
ためのインターフェイス回路に関するものである。

【０００２】

【従来の技術】半導体産業において、ＩＣ試験は、総合
的な生産品質基準の維持に関して重要な役割を果たして
いる。試験工程は、生産速度を低下させず、また、最終
生産コストにあまり影響を与えずに、欠陥ＩＣを正確に
識別するのが理想である。しかし、ＩＣの集積規模がま
すます拡大し、複雑性が増すことによって、品質の確保
と時間／コスト効率の両方を満たす試験装置の設計がよ
り困難になっている。

【０００３】ＩＣ試験装置には、一般に、しきい値レベ
ル、供給電圧、負荷、タイミング、及び、電流に関連し
たパラメータ評価を行う回路が含まれている。例えば、
Ｇａｓｂａｒｒｏ他に対する米国特許第５，３５７，１
９５号明細書には、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）ＩＣのような高速ＩＣの入出力パ
ラメータを試験する装置が記載されている。データ信号
が、被試験ＩＣのデータ・ピンに結合され、送信クロッ
ク信号及び受信クロック信号が、クロック・ピンに結合
される。信号間の位相関係を調整することによって、入
力セット・アップ時間（ｔｓｕ）、入力保持時間（ｔ
Ｈ）、または、クロック・出力間時間を試験することが
可能である。

【０００４】ツカコシに対する米国特許第５，３８６，
３８２号明細書には、メモリ素子内のエラーを検出する
試験装置の記載もある。アルゴリズミック・パターン発
生器（ＡＰＧ）は、被試験メモリのメモリ・セルを選択
するためのアドレス信号を発生する。アドレス信号で選
択されたメモリ・セルへのデータ書き込みが済むと、デ
ータが読み取られ、読み取られたデータとＡＰＧからの
データとが比較される。データが一致しなければ、その
メモリ・セルに故障があると判定される。

【０００５】高速メモリ素子を試験するための既知のテ
スタで問題になるのは、処理に「２パス」方式が必要と
いう点である。第１のパスでは、中核メモリ・セルの低
速メモリ素子が評価される。次に、高速試験装置を利用
して、高速バス・インターフェイス論理回路が試験され
る。この２パス方式は、１つのテスタ回路間接続ですむ
試験工程よりもコスト効率及び時間効率が悪い。

【０００６】もう１つの問題は、異なる電圧におけるＩ
Ｃ試験に関するものである。ＩＣは、ある電圧範囲内に
おいて等しく有効に動作可能であることが望ましい。例
えば、一方は、３．５ボルトの高レベル・バス・レール
を備え、もう一方は、５ボルトの高レベル・バス・レー
ルを備える、異なる装置に対して、２つの同じＩＣを実
装することが可能である。ＩＣが、３．５ボルトのレー
ル・レベルと、５ボルトのレール・レベルの両方で適正
に動作することを保証するため、回路の試験は両方のレ
ベルで実施すべきである。図１には、被試験装置（ＤＵ
Ｔ）の入力／出力ピンにデータ信号を入力するための先
行技術による回路が示されている。入力信号は、前置ド
ライバ１２に接続されたライン１０に沿って受信され
る。電圧上限（ＶＯＨ）は、第１のデジタル・アナログ
変換器（ＤＡＣ）１４に接続することによって設定され
る。電圧下限（ＶＯＬ）は、第２のＤＡＣ１６に接続す
ることによって設定される。前置ドライバ１２は、プル
・アップ・トランジスタ１８及びプル・ダウン・トラン
ジスタ２０を制御する。抵抗器２２を通る出力信号は、
入力信号に応じて、ただし、第１と第２のＤＡＣ１４及
び１６によって決まる電圧振幅内で変動する。この回路
は、その意図した目的のために有効に動作するが、該回
路は、多量の基板面積を必要とする。ＤＵＴに対する各
接続毎に、前置ドライバ１２、プル・アップ・トランジ
スタ１８、及び、プル・ダウン・トランジスタ２０が必
要になる。通常、これらトランジスタは、バイポーラ・
トランジスタである。面積要件のため、論理相補型金属
酸化物半導体（ＣＭＯＳ）回路などのＩＣで試験パター
ンの発生し、ドライバＩＣにより該試験パターンの波形
を所望のレベルに整形するのが普通である。ドライバＩ
Ｃには、図１に示すインタフェイス回路が１つ以上含ま
れている。ＤＵＴから受信する信号は、コンパレータＩ
Ｃに通されて、電圧レベルが検出され、ＤＵＴの評価が
行われる。従って、相互接続しなければならない独立し
たＩＣが３つ存在することになり、やはり、面積の必要
が増すことになる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、試験
装置とＩＣ間で試験信号を結合し、該試験信号を所望の
電圧レベルに整形可能にする所要面積の少ないインター
フェイス回路を提供することにある。本発明のもう１つ
の目的は、該インターフェイス回路を利用して、試験信
号を入力する方法を提供することにある。

【０００８】

【課題を解決するための手段】ＩＣ試験装置のインター
フェイス回路は、電圧モード信号整形ではなく、選択さ
れた電圧振幅内における電流モード試験信号整形を利用
している。試験装置には、ＤＵＴの対応する入力／出力
ライン・アレイに接続するためのインターフェイス回路
アレイが含まれている。インターフェイス回路の出力ラ
インは、それぞれ、「オン」状態と「オフ」状態を有す
るいくつかの電流経路に結合されている。望ましい実施
例の場合、各切り替え可能電流経路は、電気的接地のよ
うな固定低電圧に対するＭＯＳトランジスタの接続によ
って得られる。並列電流経路以外に、出力ラインは、高
電圧レベルの電圧源に対する能動接続または抵抗接続を
行う。

【０００９】論理回路が、インターフェイス回路の出力
ラインからの切り替え可能電流経路に結合される。該電
流経路がトランジスタである望ましい実施例の場合、こ
の論理回路は、トランジスタを個別にかつ選択的に「オ
ン」及び「オフ」にするように接続される。「オン」状
態のトランジスタは、高電圧レベルの電圧源に対する抵
抗接続の両端間に大きな電圧降下を生じさせる電流シン
クの働きをする。従って、インターフェイス回路の低電
圧レベルは、「オン」状態のトランジスタと「オフ」状
態のトランジスタの配分によって決まる。

【００１０】インターフェイス回路の電流経路に関する
論理回路には、協働して「オン」状態と「オフ」状態の
間で電流経路を切り替える第１と第２の入力が含まれ
る。例えば、ＡＮＤ論理機能は、各電流経路の論理回路
によって決めることが可能である。第１の入力は、電流
経路を個別にアドレス指定可能にする電流制御装置から
のものとすることが可能である。すなわち、電流経路が
ＭＯＳトランジスタによって形成される望ましい実施例
の場合、第１の入力によって、試験信号の論理的スイッ
チに応答して、「オン」になるトランジスタと「オフ」
になるトランジスタの配分が決まる。第２の入力は、試
験信号源に接続され、全てのトランジスタに共通であ
る。個々のトランジスタのＡＮＤ論理機能は、電圧上限
が信号源によって決まり、電圧下限がトランジスタの
「オン」状態と「オフ」状態の配分によって決まるよう
にして、試験信号を出力ラインに結合する。

【００１１】望ましい実施例の場合、インターフェイス
回路アレイを備える試験装置は、メモリ素子に接続され
る。より望ましい実施例の場合、メモリ素子は、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。試験信号は、アルゴリズミック・パターン発生器の
出力とすることが可能である。試験装置は、適正にメモ
リ素子の試験を行うため、クロック信号、及び、データ
／アドレス／制御信号をＤＵＴに供給する。

【００１２】本発明の利点は、電流モード試験信号整形
を利用した出力ドライバの導入によって、試験装置が、
先行技術による出力ドライバに比べて、必要とする回路
基板の面積が少ない部品を利用できる点にある。バイポ
ーラ・トランジスタではなく、ＣＭＯＳトランジスタを
用いることも可能である。もう１つの利点は、インター
フェイス回路及び方法によって、さまざまな電圧レベル
で試験信号の整形を行うための信頼できるメカニズムが
得られる。

【００１３】

【発明の実施の形態】図２を参照すると、マイクロプロ
セッサ・コア２４、ＡＰＧ２６、スクランブラ／デスク
ランブラ２８、及び、インターフェイス３０を含む試験
装置が示されている。インターフェイス３０には、ＤＵ
Ｔ３２に対する信号及びＤＵＴからの信号を結合するた
めのいくつかのインターフェイス回路が含まれている。
ＤＵＴは半導体素子である。望ましい実施例の場合、Ｄ
ＵＴは、メモリ素子であり、高速ＤＲＡＭがより望まし
い。後述のインターフェイスは、５００ＭＨｚを超える
周波数における試験を可能にする。既知の方法でマイク
ロコードを発生し、マイクロプロセッサ・コア２４にダ
ウンロードされる。マイクロプロセッサ・コアから該マ
イクロコードを実行することによって、ＤＲＡＭ３２を
試験するための電気信号が発生し、捕捉される。

【００１４】図２の実施例の場合、インターフェイス３
０とＤＲＡＭ３２の間の接続には、２６のアドレス／デ
ータ／制御ラインと、４つのクロック・ラインが含まれ
ている。しかし、ライン数は、本発明にとって厳密であ
る必要はない。マイクロプロセッサ・コア２４、ＡＰＧ
２６、及び、スクランブラ／デスクランブラ２８は、３
２ビット・アドレス／データ・バス３４を介して接続さ
れる。マイクロプロセッサ・コアは、書き込み要求と比
較要求とを発生し、それらはＡＰＧでフォーマット化さ
れる。スクランブラ／デスクランブラ２８の動作は、従
来のものであり、当該技術において周知である。アドレ
ス・アンスクランブル論理及びデータ・アンスクランブ
ル論理によって、論理的アドレス及びデータと物理的ア
ドレス及びデータの間のマッピングが異なるＤＵＴ３２
に適応するように、信号の経路再選択が行えるので、さ
まざまなＤＵＴ３２に試験装置を適用することが可能に
なる。

【００１５】インターフェイス３０とＤＵＴ３２を結合
する各ラインは、ある電圧範囲に関する試験信号波形の
整形を可能にする電流モード駆動式インターフェイス回
路に結合されている。図１に関連して前述のように、従
来の試験信号波形整形は、電圧モード駆動式インターフ
ェイス回路を利用して実施される。電流モード・ドライ
バ出力の実施例の１つが、図３に示されている。高電圧
レベル（ＶＯＨ）は、ＤＡＣ３８に接続することによっ
て決まる。ＤＡＣ３８を操作することによって、所望の
ＶＯＨを得ることが可能になる。例えば、図２のＤＵＴ
３２が、５ボルト〜３．５ボルトの範囲内において等し
く有効に動作するように設計されている装置である場
合、ＤＡＣ３８は、第１の試験列に関して、５ボルトの
電圧源として設定され、第２の試験列に関して、３．５
ボルトに復帰することが可能である。中間電圧における
試験は、図３のインターフェイス回路４０を利用して、
やはり容易に実施することが可能である。ＤＡＣ３８
は、他の電圧源を用いて、同じ機能を実施することが可
能であるため、ＤＡＣであることは本発明にとって厳密
である必要はない。

【００１６】図３の実施例の場合、ＶＯＨは、ライン４
２の出力信号が「高」の場合の電圧レベルである。さら
に詳細に後述するように、出力信号が「低」の場合の電
圧レベルは、可変電流源４４の動作によって決まる。可
変電流源は、いくつかの並列電流経路を表している。該
電流経路は、「オン」状態と「オフ」状態の間で個別に
かつ選択的に切り替えることが可能である。「オン」状
態の電流経路と「オフ」状態の電流経路の配分によっ
て、ＤＡＣ３８を出力ライン４２に接続する抵抗器４６
の両端間における電圧降下が決まる。経路の全てが「オ
フ」の場合、出力ライン４２における電圧レベルは、Ｖ
ＯＨに等しい。一方、経路の全てが「オン」の場合、出
力ラインにおける電圧レベルはＶＯＬで、ＶＯＨ未満に
なるが、０ボルトよりは高い。例えば、ＶＯＨを約２．
５ボルトとし、可変電流源４４を１．９ボルトのＶＯＬ
が得られるように設定することが可能である。これによ
って、約０．６ボルトの電圧振幅が得られ、ＶＯＨが一
方の論理状態（例えば、０）を表し、ＶＯＬがもう一方
の論理状態（例えば、１）を表すことになる。

【００１７】可変電流源４４には、ＡＮＤゲート４８に
接続される２つの制御入力がある。第１の制御入力は、
出力ライン４２を介してＤＵＴに結合される試験信号を
生じる入力発生器５０からのものである。図２の場合、
入力発生器は、ＡＰＧ２６とスクランブラ／デスクラン
ブラ２８の組み合わせとすることが可能である。第２の
制御入力は、電流制御装置５２からのものである。電流
制御装置５２は、入力発生器５０からの試験信号の出力
に関するＶＯＬの値を設定するために利用することが可
能である。例えば、可変電流源４４が並列電流経路を表
す実施例の場合、各電流経路毎に独立したＡＮＤゲート
４８を設けることが可能である。入力発生器５０からの
信号は、全てのＡＮＤゲートに共通とすることが可能で
あり、一方、電流制御装置５２からの信号は、個々にＡ
ＮＤゲートをアドレス指定して、「オン」経路と「オ
フ」経路の配分を決定する。全ての電流経路が電気的に
同等の場合、問題となる配分は、「オン」の電流経路数
と「オフ」の電流経路数との単なる比率である。しか
し、望ましい実施例の場合、電流決定特性は経路が異な
る毎に異なる。

【００１８】図２の望ましい実施例の場合、インターフ
ェイス３０とＤＵＴ３２の間に延びる２６のアドレス／
データ／制御ラインのそれぞれに結合される単一インタ
ーフェイス回路４０を設けることが可能である。一方、
各電圧可変ライン毎に、独立したインターフェイス回路
を設けることも可能である。実際のところ、インターフ
ェイス３０には、４つのクロック・ラインのそれぞれに
対して独立したインターフェイス回路４０を含むことが
望ましい。従って、少なくとも５つの可変電流源４４が
設けられることになる。動作時、電流制御装置５２によ
って、ＶＯＬの値が決まるので、入力発生器５０からの
試験信号は、ＶＯＨ及びＶＯＬの論理状態値で、出力ラ
イン４２を介してＤＵＴに出力される。

【００１９】図４には、本発明の実施例の詳細が示され
ている。図４のインターフェイス回路５４は、電源電
圧、周囲温度、及び／または、半導体プロセスに変化が
ある場合に、バスに沿った電流変動を最小限に抑えるた
めに利用される、Ｈｏｒｏｗｉｔｚ他に対する米国特許
第５，２５４，８８３号明細書に記載のバス出力ドライ
バと同様である。図４の場合、ＶＯＨは、やはり、電圧
源によって決まり、ＶＯＬは、抵抗器５６の両端間にお
ける電圧降下によって決まる。電圧源は、ＤＡＣ５８と
して示されているが、他の装置を利用することも可能で
ある。試験目的のため、電圧源は、ユーザによる電源電
圧の変更を可能にするものであることが望ましい。代替
実施例の場合、電源は固定されるが、抵抗器５６は可変
である。抵抗器５６は、電圧源と出力ライン６０の間の
抵抗接続を表している。

【００２０】インターフェイス回路５４には、図４の点
線で囲まれた電流モード・ドライバ６２が含まれてい
る。図３におけるように、電流モード・ドライバが一方
の状態の場合、接地する電気経路はない。この状態の場
合、抵抗器５６の両端間に電圧降下が生じないので、出
力ライン６０における電圧レベルは、ＶＯＨになる。も
う一方の状態の場合、接地する経路が少なくとも１つ存
在する。各接地経路は、独立した電流経路である。従っ
て、プル・ダウン電流が、抵抗器５６に流れて、抵抗器
の両端間に電圧降下が生じ、出力ライン６０における電
圧レベルが低下する。切り替え可能電流経路は、「接地
経路」として解説され、例示されるが、これはそうしな
ければならないものではない。経路が、どの電圧ライン
に対しても、ＶＯＨより十分に低ければ、所望のプル・
ダウン電流を得ることが可能である。

【００２１】図３に関連して解説される切り替え可能電
流経路は、図４の点線で囲まれたトランジスタ・アレイ
６４によって形成される。各トランジスタ６６、６８、
７０、７２、７４、７６、及び、７８によって、出力ラ
イン６０と電気的接地の間に独立した経路が形成され
る。オプションにより、トランジスタは構造が同一であ
る。しかし、望ましい実施例の場合、トランジスタの幅
は異なる。トランジスタは、ＮチャネルＭＯＳトランジ
スタであるため、その幅によってトランジスタの電気特
性が影響を受ける。トランジスタの幅は、２進関係によ
って決めることが可能である。すなわち、あるトランジ
スタの幅は、アレイ内の先行トランジスタの幅より２倍
広い。従って、第１のトランジスタ６６の幅がｘに等し
ければ、トランジスタ６８の幅は２ｘになり、次のトラ
ンジスタ７０の幅は４ｘになり、最後のトランジスタ７
８の幅は６４ｘになる。

【００２２】トランジスタ・アレイ６４が引き込み可能
な最大電流はＩＭＡＸである。トランジスタの幅が等し
い実施例の場合、アレイ内の各トランジスタ６６〜７８
は、ＩＭＡＸ電流の１／７を分担する。一方、幅が、そ
れぞれ、ｘ、２ｘ、４ｘ、８ｘ、１６ｘ、３２ｘ、及
び、６４ｘになる実施例の場合、第１のトランジスタ６
６は、ＩＭＡＸ電流の１／１２７を分担し、第２のトラ
ンジスタ６８は、ＩＭＡＸ電流の２／１２７を分担し、
第３のトランジスタ７０は、ＩＭＡＸ電流の４／１２７
を分担し．．．以下同様。従って、試験入力８０からの
信号に応答してどのトランジスタが「オン」及び「オ
フ」に切り替わるかの選択によって、抵抗器５６の両端
間の電圧降下を与えるプル・ダウン電流が決定される。
こうして、低電圧レベルＶＯＬを正確に設定することが
可能になる。

【００２３】図３を簡単に参照すると、ＡＮＤゲート４
８によって、入力発生器５０及び電流制御装置５２は、
協働して可変電流源４４を制御することが可能になる。
図４の場合、トランジスタ６６〜７８のそれぞれを制御
するためのＡＮＤ論理機能は、ＮＡＮＤゲートとインバ
ータの関係を利用して実施することが可能である。電流
モード・ドライバ６２には、対をなすＮＡＮＤゲート及
びインバータのアレイ８２が含まれている。ＮＡＮＤゲ
ートは、参照番号８４、８６、８８、９０、９２、９
４、及び、９６によって表示されている。対応するイン
バータは、参照番号９８、１００、１０２、１０４、１
０６、１０８、及び、１１０によって表示されている。

【００２４】ＮＡＮＤゲート８４〜９６は、試験入力８
０に対する共通接続を備えている。各ＮＡＮＤゲート
は、電流制御装置１１２からの第１の組をなす入力と、
図２のプロセッサ・コア２４からの第２の組をなす入力
を備えたマルチプレクサＭＵＸ１１１に対する接続も備
えている。ＭＵＸは、加算器、または、電流制御装置の
出力調整を容易にする任意の回路とすることが可能であ
る。電流制御装置は、ＮＡＮＤゲートを個別にアドレス
指定することが可能である。ＮＡＮＤゲート及びその関
連インバータ９８〜１１０は、それぞれ、「オン」状態
と「オフ」状態の間におけるトランジスタの切り替えを
制御する。こうして、ＡＮＤ論理機能をもたらす論理回
路によって、ライン６０における試験信号出力のＶＯＬ
を制御することが可能になる。例えば、ライン８０の試
験信号入力が論理的に低の場合、インバータ９８〜１１
０からの信号によって、トランジスタ６６〜７８の全て
が「オフ」になる。従って、出力ライン６０の信号レベ
ルはＶＯＨになる。比較すると、ライン８０の試験信号
が論理的に高の場合、トランジスタの「オン」及び「オ
フ」状態は、ＭＵＸ１１１をＮＡＮＤゲートに接続する
個々のラインにおける信号によって決まる。

【００２５】実施例の１つでは、電流制御装置１１２
が、７ビットの２進論理値をＭＵＸ１１１に出力する。
プロセッサからＭＵＸへの７つの入力は、ＮＡＮＤゲー
ト８４〜９６のアレイに加える前に、制御装置からの論
理値を操作するために利用することが可能である。例え
ば、電流制御装置が、第１組の入力に「０１００００
０」を加え、プロセッサが、第２組の入力に「０１００
００１」を加えると、「１０００００１」の２進論理値
が、アレイ８２に加えられる。従って、試験信号が論理
的に高の場合、最初のＮＡＮＤゲート８４及び最後のＮ
ＡＮＤゲート９６は、論理的低信号をインバータ９８及
び１１０に出力する。従って、最初のトランジスタ６６
と最後のトランジスタ７８は、「オン」に切り替えられ
る。残りのトランジスタは、「オフ」状態になる。最初
と最後のトランジスタは、ＶＯＨからＶＯＬに出力電圧
を低下させる電流シンクを形成する。次に、ライン８０
の試験信号が、論理的低に戻ると、トランジスタ６６〜
７８が、全て、「オフ」になり、ライン６０の出力信号
がＶＯＨに戻る。

【００２６】動作時、インターフェイス回路５４は、電
流モード出力ドライバとして機能する。高電圧レベルＶ
ＯＨは、ＤＡＣ５８において設定される。低電圧レベル
ＶＯＬは、ＭＵＸ１１１からの論理値によって設定さ
れ、これにより、ライン８０の試験信号入力の状態に関
係なく、トランジスタ６６〜７８のどれが「オフ」にな
るか、及び、試験信号に応答して、どのトランジスタ
が、「オン」状態と「オフ」状態の間でスイッチされる
かが決定される。

【００２７】試験列は、パラメータＶＯＨとＶＯＬの第
１の設定によって実行することが可能である。次に、第
２の試験列は、上記パラメータの一方あるいは双方を異
なる値に調整して実行することが可能である。例えば、
ＶＯＬは、ＭＵＸ１１１に対する第２組の入力の論理値
を変更することによって調整可能である。こうして、被
試験ＩＣが動作中に遭遇する可能性のある電圧振幅の極
値において該ＩＣを評価することが可能になる。

【００２８】図５には、図４の電流制御装置１１２の実
施例の１つが示されている。しかし、電流制御装置の機
能を発揮するために回路を特定することは、厳密である
必要はない。たとえば、図５の電流制御装置は、抵抗器
を基準にした制御装置の実施例である。しかし、コンデ
ンサ基準制御装置を利用することも可能である。

【００２９】抵抗器１１４は、所望の電流値を設定す
る。実施例の１つでは、抵抗器は、図４の抵抗器５６の
値より５倍も大きい抵抗値を備えている。しかし、この
値はユーザによる選択が可能である。トランジスタ・ア
レイ１１６は、抵抗器１１４の一方の端部に結合され
る。トランジスタ・アレイは、図４のトランジスタ・ア
レイ６４に対応する。両方のトランジスタ・アレイと
も、同じＩＣダイに形成される。トランジスタ・アレイ
間の大きな違いは、電流制御装置の各トランジスタ１１
８、１２０、１２２、２４、１２６、１２８、及び、１
３０の幅が、トランジスタ・アレイ６４の対応するトラ
ンジスタ６６〜７８の幅の約１０％という点である。１
０：１のスケーリングで、電流制御装置１１２内におけ
る電流消費が減少する。さらに、このスケーリングで、
トランジスタ・アレイ１１６のサイズを縮小することが
可能である。トランジスタ・アレイ１１６の抵抗を抵抗
器１１４の抵抗で割ると、トランジスタ・アレイ６４の
抵抗を抵抗器５６の抵抗で割ることによって得られる商
の２倍の商が得られる。従って、制御装置抵抗器１１４
及び制御トランジスタ・アレイ１１６は、インターフェ
イス回路抵抗器５６及びインターフェイス回路トランジ
スタ・アレイ６４と比べてス２：１のケーリング係数を
でスケーリングされる。しかし、トランジスタ６６〜７
８の幅に比較したトランジスタ１１８〜１３０の幅は、
厳密である必要はない。

【００３０】コンパレータ１３２は、抵抗器１１４に接
続される。コンパレータは、基準電圧（ＶＲＥＦ）にも
接続される。コンパレータは、カウンタ１３６を管理す
る計数制御装置１３４に入力を供給する。計数制御装置
１３４は、図４のＭＵＸ１１１に入力を供給するカウン
タの初期化、開始、及び、停止を行う。カウンタ１３６
とＭＵＸ１１１の入力との間には、ラッチ１３８が配置
されている。

【００３１】ＭＵＸ１１１に入力を供給する以外に、カ
ウンタ１３６は、制御トランジスタ１１８〜１３０のゲ
ートに結合されて、トランジスタの「オン」状態と「オ
フ」状態を個々にかつ独立して制御する。カウンタは、
２進出力を送り出す。カウンタが「１０００００１」の
最終カウントに達すると、制御装置１１８及び１３０
は、「オン」になり、残りの制御トランジスタは、「オ
フ」になる。

【００３２】カウンタ１３６の出力が「００００００
０」になると、制御トランジスタ１１８〜１３０は、全
て、「オフ」になる。この状態になると、抵抗器１１４
の両端間に電圧降下は生じない。しかし、カウンタが
「００００００１」をカウントすると、制御装置１１８
は「オン」になり、トランジスタ１１８に電流が流れる
と、抵抗器１１４の両端に電圧降下が生じる。コンパレ
ータ１３２の入力において低下する電圧とＶＲＥＦを比
較することによって、電圧がＶＲＥＦ電圧レベルより低
くなるか否かが判定される。低くなる場合には、コンパ
レータ及び計数制御装置１３４は、協働して、カウンタ
１３６による計数を停止させる。低くなければ、カウン
タは計数を続行することができる。この続行によって、
第１のトランジスタ１１８が「オフ」になり、第２のト
ランジスタ１２０が「オン」になる。トランジスタ１１
８〜１３０の電気特性が異なる実施例の場合、第２のト
ランジスタが「オン」になると、抵抗器１１４の両端間
における電圧降下は増大する。やはり、コンパレータ１
３２において比較を行い、カウンタ１３６が計数を続行
すべきか否かが判定される。

【００３３】抵抗器１１４の両端間電圧降下によって影
響を受ける、コンパレータ１３２に対する入力がＶＲＥ
Ｆを超えると、カウンタ１３６の動作は終了する。従っ
て、コンパレータの出力は、反転する。最終カウント
は、ラッチ１３８によって保持され、ラッチは、該カウ
ントをＭＵＸ１１１に対する第１組の入力に結合する。

【００３４】図４及び５を参照すると、電流制御装置１
１２からＭＵＸ１１１への２進論理値を利用して、ＶＯ
Ｌに関する中点を設定し、ＭＵＸに対する第２組の入力
を利用して、ＶＯＬを中点から正または負に変化させる
ことが可能である。プロセッサによって、「０００００
００」の２進論理値が与えられる場合、中点電圧は、
０．５ボルトとすることができる。プロセッサからの論
理値が正の場合、ＶＯＬは０．５ボルトを超える。一
方、プロセッサからの２進値が負の場合、ＶＯＬは０．
５ボルト未満になる。

【００３５】ＭＵＸ１１１は、試験時にＶＯＬの調整を
容易にするために含まれている。実際、ＭＵＸ１１１
は、電流制御装置１１２の構成部品である。ＭＵＸ１１
１の機能は、加算器または同等の論理ブロックに置き換
えることが可能である。しかし、ＭＵＸまたは同等の回
路の動作は、本発明にとって厳密である必要はない。Ｖ
ＯＬの調整は、図５のコンパレータ１３２に対するＶＲ
ＥＦ入力を変化させることによって実施可能である。Ｖ
ＯＬを変化させるための他の機構を利用することも可能
である。

【００３６】図４の実施例の場合、ＶＯＨの調整によっ
て、ＶＯＬが調整されるので、ＶＯＨとＶＯＬは関連し
ている。一方、図６の実施例では、ＶＯＨとＶＯＬの調
整をある程度分離することが可能になる。この分離は、
例えば、反射の減少といった、いくつかの用途において
有利である。図６の回路の説明を単純化するため、図４
の実施例の構成部品と電気的及び機能的に同じ構成部品
には、同じ参照番号が付いている。図６の場合、トラン
ジスタ１４０の「オン」、「オフ」切り替えは、インバ
ータ１４２を介して試験入力ライン８０を接続して制御
する。試験入力ライン８０が論理低の場合、トランジス
タ１４０は、「オン」なるが、７つのトランジスタ６６
〜７８は、全て、「オフ」になる。トランジスタ１４０
が、ＶＯＨの電圧源（ＤＡＣ）１４４と出力ライン６０
の間に接続されるので、出力ラインの電圧は、ＶＯＨの
設定によって影響される。代わりに、試験入力ラインが
論理的高に切り替えられると、トランジスタ１４０は
「オフ」になり、出力ラインは、もはや、ＶＯＨに接続
されなくなる。トランジスタ６６〜７８の状態は、図４
及び図５に関連して説明したように、ＭＵＸ１１１から
の２進論理値によって決まる。トランジスタ６６〜７８
の「オン」状態の分布により、終端電圧ＶＴＥＲＭの電
圧源（ＤＡＣ）１５０に接続された抵抗器１４６の両端
間に誘導される電圧降下の作用によってＶＯＬの値が決
まる。抵抗器１４６及び電圧源１５０は、図４の実施例
における抵抗器５６及びＤＡＣ５８と同じ機能を果た
す。

【００３７】製造上の観点から、図６の実施例は、電流
モード・ドライバ６２、ＭＵＸ１１１、及び、電流制御
装置１１２と同じチップ上に、トランジスタ１４０及び
インバータ１４２を集積化できる利点を有する。従っ
て、この実施例では集積化されないのはＤＡＣ５８だけ
である。一方、図４の抵抗器５６が、電流モード・ドラ
イバ、ＭＵＸ、または、電流制御装置と共に集積化され
ることはない。

【００３８】以上本発明の実施例について説明したが、
本発明をさらに有効に実施するための参考として下記に
さらに本発明の実施態様を例示する。 （実施態様１）ＩＣ試験装置のインターフェイス回路で
あって、被試験ＩＣに接続するための出力ラインと、並
列切り替え可能電流経路を形成するように接続された複
数のトランジスタを具備し、前記出力ラインに結合され
ており、前記トランジスタと電気的に通じている第１と
第２の入力手段を備え、「オン」状態と「オフ」状態の
間で前記トランジスタを選択的に切り替える電流モード
・ドライバと、前記第１の入力手段に接続されて、前記
トランジスタを個々にアドレス指定する制御装置と、前
記第２の入力手段に接続されて、前記トランジスタを制
御するための試験信号を発生する信号手段が含まれてい
る、インターフェイス回路。

【００３９】（実施態様２）さらに、前記出力ラインと
所望の高電圧の電圧源との間のほぼ固定された抵抗接続
が含まれることと、前記トランジスタが、前記出力ライ
ンと固定低電圧ラインの間に接続されて、前記電圧源か
ら前記固定低電圧ラインへの電気経路を選択的に形成す
ることを特徴とする、実施態様１に記載のインターフェ
イス回路。 （実施態様３）前記電圧源が、前記ほぼ固定された抵抗
接続の前記トランジスタとは反対側に、ほぼ固定された
高電圧を生じさせることを特徴とする、実施態様２に記
載のインターフェイス回路。 （実施態様４）さらに、前記出力ラインと所望の高電圧
の電圧源の間の能動切り替え接続が含まれることと、前
記能動切り替え接続が、前記信号手段にリンクされて、
前記トランジスタが前記「オン」状態に切り替えられた
とき、「オフ」状態に切り替えられるようになっている
ことを特徴とする、実施態様１に記載のインターフェイ
ス回路。 （実施態様５）前記第１と前記第２の入力手段が、前記
トランジスタのゲートに接続された論理回路に組み込ま
れ、前記トランジスタがＭＯＳトランジスタであること
を特徴とする、実施態様１に記載のインターフェイス回
路。

【００４０】（実施態様６）前記論理回路が、前記ＭＯ
Ｓトランジスタと１対１に対応する複数のＡＮＤ論理機
能を実行することと、前記制御装置が、前記ＡＮＤ論理
機能のそれぞれについて、別個にアドレス可能な第１の
入力を供給するように接続された、複数の電流制御ライ
ンを備えていることと、前記信号手段が、前記ＡＮＤ論
理機能のそれぞれについて、第２の入力を供給するよう
に接続されていることを特徴とする、実施態様５に記載
のインターフェイス回路。 （実施態様７）前記信号手段には、アルゴリズミック・
パターン発生器（ＡＰＧ）が含まれていることを特徴と
する、実施態様１に記載のインターフェイス回路。 （実施態様８）前記出力ラインが、被試験前記ＩＣのパ
ッドに接続されることと、前記信号手段が、クロック入
力とデータ・ラインのいずれか一方に対する試験信号を
供給することを特徴とする、実施態様１に記載のインタ
ーフェイス回路。 （実施態様９）さらに、前記電流モード・ドライバのア
レイが含まれており、各電流モード・ドライバが、前記
被試験ＩＣの特定のパッドに接続されていることを特徴
とする、実施態様１に記載のインターフェイス回路。

【００４１】（実施態様１０）前記電流モード・ドライ
バが、ランダム・アクセス・メモリ（ＲＡＭ）・デバイ
スに接続されていることと、前記ＲＡＭデバイスが、前
記被試験ＩＣであることを特徴とする、実施態様９に記
載のインターフェイス回路。 （実施態様１１）前記制御装置が、前記制御装置から出
力される２進論理値を選択的に調整するための回路手段
を介して、前記電流モード・ドライバの前記第１の入力
手段に接続されており、前記第１の入力手段に応答し
て、前記トランジスタのうちのどれが状態を切り替える
かの配分を決定することを特徴とする、実施態様１に記
載のインターフェイス回路。

【００４２】（実施態様１２）被試験ＩＣの入力／出力
ラインのアレイに接続ためのインターフェイス回路アレ
イを備えた、ＩＣ試験装置であって、各インターフェイ
ス回路が、高電圧レベルの電圧源と、前記電圧源に接続
された第１の端部、及び、第２の端部を備える抵抗手段
と、前記入力／出力ラインのいずれか一方に接続するた
め、前記第２の端部に接続された出力ラインと、前記抵
抗手段の前記第２の端部から前記高電圧レベルより低い
電圧レベルを備えたラインまで延びる、それぞれ、「オ
ン」状態と「オフ」状態を有する複数の切り替え可能な
並列電流経路と、試験信号を受信する共通入力を備え、
前記電流経路に１対１に対応する複数の電流制御入力を
具備し、前記電流経路に結合されて、前記電流経路を前
記「オン」状態と「オフ」状態の間で個別にかつ選択的
に切り替え、前記抵抗手段の両端間における電圧降下
が、前記「オン」状態の電流経路と「オフ」状態の電流
経路との配分によって決まるようにする、論理回路が含
まれており、前記各電流経路毎に、前記切り替えが、前
記共通入力における信号レベルと前記各電流経路に対応
する前記電流制御入力における信号レベルとの間の協働
作用に応答して生じることを特徴とする、試験装置。

【００４３】（実施態様１３）各電流経路には、前記抵
抗手段の前記第２の端部を固定低電圧ラインに接続する
ＭＯＳトランジスタが含まれていることと、各ＭＯＳト
ランジスタが、前記論理回路に接続されるゲートを備え
ることを特徴とする、実施態様１２に記載の試験装置。 （実施態様１４）前記論理回路によって、前記ＭＯＳト
ランジスタの各ゲートに対する各入力毎にＡＮＤ論理機
能が決まることと、前記ＡＮＤ論理機能が、前記共通入
力と前記対応する電流制御入力における前記信号レベル
に応答することを特徴とする、実施態様１３に記載の試
験装置。

【００４４】（実施態様１５）さらに、前記論理回路の
前記共通入力に接続された試験信号発生器が含まれるこ
とと、前記インターフェイス回路が、ＲＡＭデバイスに
接続されていることを特徴とする、実施態様１２に記載
の試験装置。 （実施態様１６）被試験ＩＣの入力／出力ラインに試験
信号を選択的に入力する方法であって、試験出力ライン
から固定低電圧に複数のトランジスタを接続するステッ
プと、受動抵抗経路と能動経路のいずれか一方である、
ほぼ固定された電圧源に対する経路に、前記試験出力ラ
インを接続するステップと、前記試験出力ラインを前記
入力／出力ラインに接続するステップと、前記トランジ
スタを制御する論理回路に対する入力の協働作用に応答
して、前記トランジスタを「オフ」状態と「オン」状態
の間で選択的に切り替えることによって、前記出力ライ
ンと前記電圧源の間の前記経路の両端間における電圧降
下を決定するステップと、前記入力の１つとして、前記
論理回路に前記試験信号を接続し、前記試験信号に前記
トランジスタのそれぞれの切り替えに協働する関連づけ
が施されるようにするステップと、前記論理回路に前記
トランジスタと１対１で対応する複数の制御信号を接続
し、各制御信号が、個々のトランジスタの切り替えに協
働する関連づけが施される第２の入力になるようにする
ステップが含まれている、信号入力方法。

【００４５】（実施態様１７）前記トランジスタを選択
的に切り替える前記ステップに、前記試験信号及び前記
各トランジスタに対応する前記制御信号のＡＮＤゲート
機能として、各トランジスタに対するゲート入力を制御
するステップが含まれることを特徴とする、実施態様１
６に記載の信号入力方法。 （実施態様１８）さらに、前記試験出力ラインを被試験
ランダム・アクセス・メモリ（ＲＡＭ）・デバイスの前
記入力／出力ラインに接続することが含まれることを特
徴とする、実施態様１６に記載の信号入力方法。 （実施態様１９）前記試験信号を接続する前記ステップ
に、クロック信号とデータ信号のいずれか一方を発生す
るステップが含まれることを特徴とする、実施態様１８
に記載の信号入力方法。 （実施態様２０）

【００４６】前記制御信号を接続する前記ステップに、
前記制御信号を形成し、前記トランジスタの前記切り替
えを個別にアドレス指定するステップが含まれること
と、前記試験信号が前記トランジスタの切り替えに対し
て共通であることを特徴とする、実施態様１６に記載の
信号入力方法。 （実施態様２１）前記試験出力ラインを前記経路に接続
する前記ステップが、前記試験出力ラインと前記ほぼ固
定された電圧の間に抵抗器を接続するステップであるこ
とを特徴とする、実施態様１６に記載の信号入力方法。 （実施態様２２）前記試験出力ラインを前記経路に接続
する前記ステップが、前記試験出力ラインと前記ほぼ固
定された電圧の間にスイッチング・トランジスタを接続
して、前記複数のトランジスタのうち少なくとも１つが
「オン」になると、前記スイッチング・トランジスタが
「オフ」になるようにするステップであることを特徴と
する、実施態様１６に記載の信号入力方法。

【図面の簡単な説明】

【図１】従来技術による試験装置のインターフェイス回
路の概略図である。

【図２】試験信号を被試験装置に結合するためのインタ
ーフェイス回路を備えた試験装置のブロック図である。

【図３】本発明による電流モード信号整形を利用する試
験装置用インターフェイス回路の一実施例の概略図であ
る。

【図４】図２の試験装置に用いる電流モード信号整形を
利用するインターフェイス回路のより詳細な回路図であ
る。

【図５】図４の電流制御装置の典型的な一実施例の概略
図である。

【図６】本発明によるインターフェイス回路のもう１つ
の実施例の概略図である。

【符号の説明】

２４ マイクロプロセッサ・コア ２６ アルゴリズミック・パターン発生器（ＡＰＧ） ２８ スクランブラ／デスクランブラ ３０ インターフェイス ３２ 被試験装置 ３８ デジタル・アナログ変換器 ４０ インターフェイス回路 ４２ ライン ４４ 可変電流源 ４６ 抵抗器 ４８ ＡＮＤゲート ５０ 入力発生器 ５２ 電流制御装置 ５４ インターフェイス回路 ５６ 抵抗器 ５８ デジタル・アナログ変換器 ６４ トランジスタ・アレイ ６６−７８ トランジスタ ８０ ライン ８２ ＮＡＮＤゲート及びインバータ・アレイ ８４−９６ ＮＡＮＤゲート ９８−１１０ インバータ １１１ ＭＵＸ １１２ 電流制御装置 １１４ 抵抗器 １１６ トランジスタ・アレイ １１８−１３０ トランジスタ １３２ コンパレータ １３４ 計数制御装置 １３６ カウンタ １３８ ラッチ １４０ トランジスタ １４２ インバータ １４４−１５０ 電圧源（ＤＡＣ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムス・エー・ガスバロ アメリカ合衆国カリフォルニア州マウンテ ン・ビュウ ノートルダム・ドライブ 1613

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＩＣ試験装置のインターフェイス回路であ
   って、 被試験ＩＣに接続するための出力ラインと、 並列切り替え可能電流経路を形成するように接続された
   複数のトランジスタを具備し、前記出力ラインに結合さ
   れており、前記トランジスタと電気的に通じている第１
   と第２の入力手段を備え、「オン」状態と「オフ」状態
   の間で前記トランジスタを選択的に切り替える電流モー
   ド・ドライバと、 前記第１の入力手段に接続されて、前記トランジスタを
   個々にアドレス指定する制御装置と、 前記第２の入力手段に接続されて、前記トランジスタを
   制御するための試験信号を発生する信号手段が含まれて
   いる、 インターフェイス回路。