JPH1168858A - ノイズ除去装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のチャンネルに適用して高いノイズ除去
性能を保持しながら、回路の小型化を図る。 【解決手段】 多チャンネルの入力信号を選択信号によ
り選択するマルチプレクサ２の出力が、ローパスフィル
タ３を経て１段目のＤ型フリップフロップ４に入力され
る。フリップフロップ４の出力はシフトクロックｍ、
ｎ、ｐにしたがって各チャンネルの２段目のＤ型フリッ
プフロップ５、６、７に順次分配シフトされる。第１チ
ャンネルではＡＮＤ回路９、１０により１段目と２段目
のフリップフロップ４、５の出力が一致のときＲＳラッ
チ１７をセットして出力Ｔａとする。他のチャンネルも
同様である。ローパスフィルタおよび１段目フリップフ
ロップが各チャンネルで共有化され、回路構成が簡単と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のチャンネルに
適用されるノイズ除去装置に関する。

【０００２】

【従来の技術】従来のノイズ除去装置としては、例えば
図５に示すような２連照合回路がある。この回路はＤ型
フリップフロップＤ１，Ｄ２によって構成されるシフト
レジスタと、その各正相出力（Ｑ）がともに「Ｈ」のと
きＲＳラッチ５２をセットするＡＮＤゲート５０と、各
逆相出力（−Ｑ）がともに「Ｈ」のときＲＳラッチ５２
をリセットするＡＮＤゲート５１とから構成されてい
る。

【０００３】図６は、この２連照合回路の動作を示すタ
イムチャートである。入力信号ａはクロックｆ”によっ
て常にサンプリングされている。１段目のフリップフロ
ップＤ１の出力信号ｇ”は、クロックｆ”のタイミング
でシフトされ、２段目のフリップフロップＤ２の出力信
号ｊ”となる。もし、１段目のフリップフロップの出力
信号ｇ”と２段目のフリップフロップの出力信号ｊ”が
共に「Ｈ」であれば、ＡＮＤゲート５０によりＲＳラッ
チ５２はセットされ、その出力信号Ｗは「Ｈ」となる。

【０００４】また、１段目のフリップフロップＤ１の出
力信号ｇ”と２段目のフリップフロップＤ２の出力信号
ｊ”が共に「Ｌ」であれば、ＡＮＤゲート５１によりＲ
Ｓラッチ５２はリセットされ、出力信号Ｗは「Ｌ」とな
る。以上のように、この回路はクロックｆ”で２回連続
で「Ｈ」又は「Ｌ」の入力信号をサンプリングした時の
みに入力信号と同じ出力信号を発生するため、クロック
ｆ”の１周期より短いノイズ信号を除去できる。

【０００５】

【発明が解決しようとする課題】このようなノイズ除去
回路は主に機械接点式スイッチ系のチャタリングノイズ
の除去に使用され、したがって高周波ノイズ除去用のロ
ーパスフイルタと組み合わせて用いられることが多い。
しかし、上記の２連照合回路を複数のチャンネルに適用
し、その複数チャンネルのすべてに対応させてローパス
フイルタを１つのチップ上に集積する場合、ローパスフ
ィルタの面積が大きいため、チップサイズが大きくなっ
てしまうという問題がある。したがって本発明は、上記
の問題点に鑑み、複数のチャンネルに適用して高いノイ
ズ除去性能を保持しながら、回路の小型化を図ったノイ
ズ除去回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】このため、本発明は、複
数チャンネルの入力信号をサンプリングクロックにより
サンプリングし、チャンネルごとに２回以上連続で入力
信号が同レベルであることを検出したとき当該入力信号
を出力することにより、サンプリングクロックの周期以
下の周期のノイズ信号を除去するノイズ除去装置であっ
て、入力信号をチャンネル別に順次選択して出力する選
択手段と、選択手段が入力信号を選択するごとにサンプ
リングクロックによって選択手段の出力信号をラッチす
る第１のラッチ手段と、第１のラッチ手段の出力信号を
ラッチする各チャンネルごとに設けられた第２のラッチ
手段と、第１のラッチ手段と第２のラッチ手段の出力信
号の一致を検出する各チャンネルごとに設けられた一致
検出手段と、一致検出手段が第１のラッチ手段と第２の
ラッチ手段の出力信号の一致を検出したとき第２のラッ
チ手段の出力信号を出力する各チャンネルごとに設けら
れた第３のラッチ手段と、第１のラッチ手段の出力信号
を次回のサンプリングクロックが入力される前に当該出
力信号に対応するチャンネルの第２のラッチ手段に転送
する転送手段とを有するものとした。

【０００７】上記第１のラッチ手段は１つのフリップフ
ロップとすることができ、また、第２のラッチ手段が各
チャンネルごとに１つ以上のフリップフロップを直列に
接続して構成され、第１のラッチ手段とで複数段のシフ
トレジスタを形成するものとすることができる。

【０００８】

【作用】サンプリングされ順次に第１のラッチ手段およ
び第２のラッチ手段にラッチされた入力信号は、一致検
出手段が両ラッチ手段の出力信号の一致を検出したとき
のみ第３のラッチ手段から出力されるから、一致検出の
周期より短い周期のノイズが除去される。転送手段によ
り第１のラッチ手段の出力信号が次回のサンプリングク
ロックが入力される前に当該出力信号のチャンネルの第
２のラッチ手段に転送されるので、第１のラッチ手段を
各チャンネルで共有化でき、またその前段に設ける例え
ばローパスフィルタも共有化できることとなるから簡単
な構成とすることができる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を実施
例により説明する。図１は、３チャンネルの入力信号に
２連照合回路を用いた第１の実施例を示す。３チャンネ
ルの各入力信号ａ、ｂ、ｃがマルチプレクサ（ＭＰＸ）
２に入力される。マルチプレクサ２の出力は１つのロー
パスフィルタ（ＬＰＦ）３を経て、各チャンネルで共用
化した１段目のＤ型フリップフロップ４に入力されてい
る。そして、１段目のＤ型フリップフロップ４の正相出
力（Ｑ）が、第１チャンネルの２段目のＤ型フリップフ
ロップ５、第２チャンネルの２段目のＤ型フリップフロ
ップ６、第３チャンネルの２段目のＤ型フリップフロッ
プ７に接続されている。

【００１０】また、各チャンネルに対応させて、第１チ
ャンネルのＲＳラッチ１７、第２チャンネルのＲＳラッ
チ１８、第３チャンネルのＲＳラッチ１９が設けられて
いる。第１チャンネルの２段目のＤ型フリップフロップ
５の正相出力は、ＡＮＤ回路９を経てＲＳラッチ１７の
セット端子（Ｓ）に接続され、逆相出力（−Ｑ）はＡＮ
Ｄ回路１０を経てＲＳラッチ１７のリセット端子（Ｒ）
に接続されている。同様にして、第２チャンネルの２段
目のＤ型フリップフロップ６の正相および逆相出力は、
ＡＮＤ回路１１および１２を経てＲＳラッチ１８に接続
され、第３チャンネルの２段目のＤ型フリップフロップ
７の各出力は、ＡＮＤ回路１３および１４を経てＲＳラ
ッチ１９に接続されている。

【００１１】マルチプレクサ２にはマイクロコンピュー
タ１から選択信号Ｓａ、Ｓｂ、Ｓｃが入力され、また、
マイクロコンピュータ１からは１段目のＤ型フリップフ
ロップ４のサンプリングクロックｆならびに２段目の各
Ｄ型フリップフロップ５、６、７のためのシフトクロッ
クｎ、ｐ、ｍが出力される。ここでは、シフトクロック
の発生順をマルチプレクサ２での入力信号ａ、ｂ、ｃの
選択順序に対応させて、ｍ、ｎ、ｐの順番とするととも
に、各チャンネルの２段目の各Ｄ型フリップフロップに
はマルチプレクサの選択の次順に該当するシフトクロッ
クを入力するようにしてある。なお、第１、第２、第３
の各チャンネルに対応する３相のシフトクロックｍ、
ｎ、ｐは、サンプリングクロックｆとマルチプレクサ２
の選択信号により、容易に生成することが可能である。

【００１２】１段目のＤ型フリップフロップ４の正相出
力をｇ、逆相出力をｈ、２段目のＤ型フリップフロップ
５の正相出力をｊ、逆相出力をｋとして、ＡＮＤ回路９
にはフリップフロップ５の出力ｊに加えて１段目のＤ型
フリップフロップ４の出力ｇとシフトクロックｍが入力
され、ＡＮＤ回路１０にはフリップフロップ５の逆相出
力ｋに加えて１段目のＤ型フリップフロップ４の逆相出
力ｈとシフトクロックｍが入力される。ＡＮＤ回路１１
には第２チャンネルのフリップフロップ６の正相出力ｒ
に加えて１段目のＤ型フリップフロップ４の出力ｇとシ
フトクロックｎが入力され、ＡＮＤ回路１２にはフリッ
プフロップ６の逆相出力ｔに加えて１段目のＤ型フリッ
プフロップ４の逆相出力ｈとシフトクロックｎが入力さ
れる。

【００１３】また、ＡＮＤ回路１３には第３チャンネル
のフリップフロップ７の正相出力ｕに加えて１段目のＤ
型フリップフロップ４の出力ｇとシフトクロックｐが入
力され、ＡＮＤ回路１４にはフリップフロップ７の逆相
出力ｖに加えて１段目のＤ型フリップフロップ４の逆相
出力ｈとシフトクロックｐが入力される。すなわち、各
チャンネルにおけるＡＮＤ回路には、マルチプレクサ２
が当該チャンネルの入力信号を選択しているときのシフ
トクロックが入力されるようになっている。ＲＳラッチ
１７、１８、１９の出力Ｔａ、Ｔｂ、Ｔｃが順次に第
１、第２、第３チャンネルの出力となる。

【００１４】次に、図２は上記構成における動作を示す
タイムチャートである。入力信号ａ、入力信号ｂおよび
入力信号ｃはマルチプレクサ２においてマイクロコンピ
ュータ１からの選択信号Ｓａ、Ｓｂ、Ｓｃにしたがって
順次に選択され、合成信号ｅとなる。まず、１段目のＤ
型フリップフロップ４では、サンプリングクロックｆの
タイミングで合成信号ｅが常時サンプリングされる。例
えばマルチプレクサ２が入力信号ａを選択している時に
は、サンプリングクロックｆのタイミングで１段目のＤ
型フリップフロップ４に入力信号ａのデータがラッチさ
れる。

【００１５】次に、マルチプレクサ２が入力信号ｂを選
択している時、シフトクロックｎのタイミングで、１段
目のＤ型フリップフロップ５にラツチされていた入力信
号ａのデータが、信号ｇとして２段目のＤ型フリップフ
ロップ５にシフトされると同時に、１段目のＤ型フリッ
プフロップ４に入力信号ｂのデータがラッチされる。そ
の後、マルチプレクサ２が入力信号ｃを選択している
時、シフトクロックｐのタイミングで、１段目のＤ型フ
リップフロップ４にラッチされていた入力信号ｂのデー
タが第２のチャンネルのＤ型フリップフロップ６にシフ
トされると同時に、１段目のＤ型フリップフロップ４に
は入力信号ｃのデータがラッチされる。

【００１６】さらに、マルチプレクサ２が再び入力信号
ａを選択している時、シフトクロックｍのタイミング
で、１段目のＤ型フリップフロップ４にラッチされてい
た入力信号ｃのデータが、第３のチャンネルのＤ型フリ
ップフロップ７にシフトされると同時に、１段目のＤ型
フリップフロップ４に入力信号ａのデータがラッチされ
る。

【００１７】こうして、１段目のＤ型フリップフロップ
４にラッチされたデータは、信号ｇとして順番に各チャ
ンネルの２段目のＤ型フリップフロップ５、６、７に分
配されることになる。ここで、例えば入力信号ａのデー
タが１段目のＤ型フリップフロップ４にラッチされた
時、第１チャンネルの２段目のＤ型フリップフロップ５
にラッチされているデータｊは１周期前のシフトクロッ
クｍのタイミングで１段目のＤ型フリップフロップ４に
ラッチされた入力信号ａのデータである。

【００１８】したがって、この状態における１段目のＤ
型フリップフロップ４と２段目のＤ型フリップフロップ
５は、入力信号ａをシフトクロックｍで２回連続してサ
ンプリングしたシフトレジスタを構成していることにな
る。そして、１段目のＤ型フリップフロップ４にラッチ
されたデータ（信号ｇ）と第１チャンネルの２段目のＤ
型フリップフロップ５にラッチされているデータ（信号
ｊ）の１致をＡＮＤ回路９で確認してＲＳラッチ１７を
セットし、両Ｄ型フリップフロップ４、５の逆相出力の
１致をＡＮＤ回路１０で確認してリセットすれば、第１
チャンネルの出力Ｔａが得られる。

【００１９】第２チャンネルについても、１段目のＤ型
フリップフロップ４と２段目のＤ型フリップフロップ６
が入力信号ｂをシフトクロックｎで２回連続してサンプ
リングしたシフトレジスタを構成することになり、同様
にしてＲＳラッチ１８から出力Ｔｂが得られる。第３チ
ャンネルについても、同様にＲＳラッチ１９から出力Ｔ
ｃが得られる。ここでは、選択信号Ｓａ、Ｓｂ、Ｓｃを
出力するマイクロコンピュータ１とマルチプレクサ２と
で発明の選択手段を構成し、ＡＮＤ回路９〜１４が一致
検出手段を、１段目のＤ型フリップフロップ４と２段目
のＤ型フリップフロップ５、６、７の接続ならびにマイ
クロコンピュータからのシフトクロックｍ、ｎ、ｐの入
力構成が転送手段を構成している。

【００２０】以上のように、本実施例では各チャンネル
でシフトレジスタを構成する２段目のＤ型フリップフロ
ップに１段目のＤ型フリップフロップのデータを次のチ
ャンネルを選択する際に転送するものとしたので、１段
目のＤ型フリップフロップを全チャンネルで共用化する
ことができ、回路規模の増大を抑えて簡単な構成とする
ことができる。またこれに合わせてローパスフィルタも
共有の１個とすることができる。また、入力信号のサン
プリング周期および最大除去パルス幅はシフトクロック
の周期に等しく、したがって、構成を簡単なものとしな
がら、サンプリング周期と最大除去パルス幅がクロック
周期に等しい従来の２連照合回路と同性能を発揮するこ
とができる。

【００２１】上に詳述した第１の実施例は３チャンネル
の入力信号を対象としたものであるが、さらにチャンネ
ル数が多くなっても構成は同様である。入力を４チャン
ネルとした例を図３に示す。なお、選択信号および各ク
ロックを出力するマイクロコンピュータは図示省略し
た。ここでは、入力信号ｄに対応させて第４チャンネル
の２段目のＤ型フリップフロップ８と、ＡＮＤ回路１
５、１６、およびＲＳラッチ２０が、図１の構成に追加
されている。

【００２２】Ｄ型フリップフロップ８には１段目のＤ型
フリップフロップ４の正相出力ｇが入力される。シフト
クロックは各チャンネルに対応したｍ、ｎ、ｐ、ｐ’が
順次に生成され、第４チャンネルのＤ型フリップフロッ
プ８には、次順の第１チャンネルに対応するシフトクロ
ックｍが入力されるようになっている。ＡＮＤ回路１５
にはＤ型フリップフロップ８の正相出力、第４チャンネ
ル対応のシフトクロックｐ’および１段目のＤ型フリッ
プフロップ４の正相出力ｇが入力される。また、ＡＮＤ
回路１６にはＤ型フリップフロップ８の逆相出力、第４
チャンネル対応のシフトクロックｐ’および１段目のＤ
型フリップフロップ４の逆相出力ｈが入力される。

【００２３】ＡＮＤ回路１５の出力がＲＳラッチ２０の
セット端子に接続され、ＡＮＤ回路１６の出力がＲＳラ
ッチ２０のリセット端子に接続されて、ＲＳラッチ２０
の出力が第４チャンネルの出力Ｔｄとなる。その他の構
成は図１に示されたものと同じである。同様の接続要領
でさらにチャンネル数を増加させることができるが、チ
ャンネル数に関わりなく、１段目のＤ型フリップフロッ
プ４を共用して全体回路を簡単な構成とすることができ
る。。

【００２４】次に、３連照合回路とした第２の実施例を
図４に示す。これは、図１に示した第１の実施例におけ
る各チャンネルの２段目のＤ型フリップフロップとＡＮ
Ｄ回路の間に３段目のＤ型フリップフロップを設けたも
のである。すなわち、第１のチャンネルでは、Ｄ型フリ
ップフロップ５とＡＮＤ回路９’、１０’の間に３段目
のＤ型フリップフロップ２１が設けられている。また、
第２のチャンネルでは、Ｄ型フリップフロップ６とＡＮ
Ｄ回路１１’、１２’の間に３段目のＤ型フリップフロ
ップ２２が設けられ、第３のチャンネルでは、Ｄ型フリ
ップフロップ７とＡＮＤ回路１３’、１４’の間に３段
目のＤ型フリップフロップ２３が設けられている。な
お、本実施例の各ＡＮＤ回路は第１の実施例における３
入力のＡＮＤ回路に対して４入力となっている。

【００２５】第１のチャンネルでは、２段目のＤ型フリ
ップフロップ５の正相出力ｊはＡＮＤ回路９’に入力す
るとともに３段目のＤ型フリップフロップ２１に入力さ
れている。そして、３段目のＤ型フリップフロップ２１
の正相出力ｙはＡＮＤ回路９’に入力し、逆相出力ｚは
ＡＮＤ回路１０’に入力している。３段目のＤ型フリッ
プフロップ２１には、同チャンネルの２段目のＤ型フリ
ップフロップ５と同１のシフトクロックｎが入力され
る。ＡＮＤ回路９’および１０’におけるその他の入
力、出力の接続は第１の実施例と同じである。すなわ
ち、ＡＮＤ回路９’には上記のほか、シフトクロックｍ
と１段目のＤ型フリップフロップ４の正相出力ｇが入力
されている。第２および第３のチャンネルについても同
様である。この実施例では、Ｄ型フリップフロップ５と
Ｄ型フリップフロップ２１、Ｄ型フリップフロップ６と
Ｄ型フリップフロップ２２、Ｄ型フリップフロップ７と
Ｄ型フリップフロップ２３がそれぞれ各チャンネルにお
ける第２のラッチ手段を構成している。

【００２６】本実施例は以上のように構成され、ＡＮＤ
回路９’は各段のＤ型フリップフロップ４、５および２
１の正相出力の１致を確認してＲＳラッチ１７をセット
し、Ｄ型フリップフロップ４、５および２１の逆相出力
の１致を確認してリセットする。これにより、一層のノ
イズ除去性能が得られる。

【００２７】

【発明の効果】以上のとおり、本発明は、選択手段が入
力信号をチャンネル別に順次選択するごとにサンプリン
グクロックによって選択手段の出力信号をラッチする第
１のラッチ手段と、各チャンネルごとに設けられた第２
のラッチ手段、第３のラッチ手段および一致検出手段を
備え、第１のラッチ手段と第２のラッチ手段の出力信号
の一致が検出されたとき第２のラッチ手段の出力信号を
第３のラッチ手段から出力するものとし、また第１のラ
ッチ手段の出力信号を次回のサンプリングクロックが入
力される前に当該出力信号のチャンネルの第２のラッチ
手段に転送するよう構成したもので、第１のラッチ手段
を例えばローパスフィルタとともに各チャンネルで共有
化でき、従来の２連照合回路を用いた場合と同等のノイ
ズ除去性能を得ながら、多チャンネルでも回路規模を小
さくすることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】第１の実施例における動作を示すタイムチャー
トである。

【図３】４チャンネル入力に適用した例を示す図であ
る。

【図４】第２の実施例を示すブロック図である。

【図５】従来例を示すブロック図である。

【図６】従来例における動作を示すタイムチャートであ
る。

【符号の説明】

１ マイクロコンピュータ ２ マルチプレクサ ３ ローパスフィルタ ４ Ｄ型フリップフロップ（第１のラッチ手
段） ５、６、７、８ Ｄ型フリップフロップ（第２のラッ
チ手段） ９、１０、１１、１２、１３、１４、１５、１６ Ａ
ＮＤ回路 ９’、１０’、１１’、１２’、１３’、１４’ Ａ
ＮＤ回路 １７、１８、１９、２０ ＲＳラッチ（第３のラッチ
手段） ２１、２２、２３ Ｄ型フリップフロップ ａ、ｂ、ｃ、ｄ 入力信号 Ｓａ、Ｓｂ、Ｓｃ 選択信号 ｆ サンプリングクロック ｍ、ｎ、ｐ、ｐ’ シフトクロック

Claims (3)

【特許請求の範囲】 ノイズ除去装置
1. 【請求項１】 複数チャンネルの入力信号をサンプリン
   グクロックによりサンプリングし、チャンネルごとに２
   回以上連続で入力信号が同レベルであることを検出した
   とき当該入力信号を出力することにより、サンプリング
   クロックの周期以下の周期のノイズ信号を除去するノイ
   ズ除去装置であって、入力信号をチャンネル別に順次選
   択して出力する選択手段と、選択手段が入力信号を選択
   するごとにサンプリングクロックによって選択手段の出
   力信号をラッチする第１のラッチ手段と、第１のラッチ
   手段の出力信号をラッチする各チャンネルごとに設けら
   れた第２のラッチ手段と、第１のラッチ手段と第２のラ
   ッチ手段の出力信号の一致を検出する各チャンネルごと
   に設けられた一致検出手段と、一致検出手段が第１のラ
   ッチ手段と第２のラッチ手段の出力信号の一致を検出し
   たとき第２のラッチ手段の出力信号を出力する各チャン
   ネルごとに設けられた第３のラッチ手段と、前記第１の
   ラッチ手段の出力信号を次回のサンプリングクロックが
   入力される前に当該出力信号に対応するチャンネルの第
   ２のラッチ手段に転送する転送手段とを有することを特
   徴とするノイズ除去装置。
2. 【請求項２】 前記第１のラッチ手段が１つのフリップ
   フロップであることを特徴とする請求項１記載のノイズ
   除去装置。
3. 【請求項３】 前記第２のラッチ手段が各チャンネルご
   とに１つ以上のフリップフロップを直列に接続して構成
   され、前記第１のラッチ手段とで複数段のシフトレジス
   タを形成していることを特徴とする請求項２記載のノイ
   ズ除去装置。