JPH1173344A - エミュレータ - Google Patents
エミュレータInfo
- Publication number
- JPH1173344A JPH1173344A JP9234677A JP23467797A JPH1173344A JP H1173344 A JPH1173344 A JP H1173344A JP 9234677 A JP9234677 A JP 9234677A JP 23467797 A JP23467797 A JP 23467797A JP H1173344 A JPH1173344 A JP H1173344A
- Authority
- JP
- Japan
- Prior art keywords
- loop
- signal
- trace
- status
- trace memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 トレースメモリの使用効率を向上させるため
の技術を提供することにある。 【解決手段】 ループ命令の実行が繰り返される期間を
示す第１ステータス信号、及び上記ループ命令が繰り返
し実行される毎に第２ステータス信号を形成するステー
タス形成手段（２０Ａ）と、第１ステータス信号及び上
記第２ステータス信号に基づいて、第１回目のループ終
了から最後のループ終了までの間、トレースメモリ（７
０）へのトレースを禁止するためのトレース制御手段
（５０，６０）とを設け、第１回目のループ終了から最
後のループ終了までの間、トレースメモリへのトレース
を禁止することで、ループ命令により何度も繰り返され
る演算処理実行結果がトレースメモリに書き込まれるの
を回避して、トレースメモリの使用効率の向上を図る。
の技術を提供することにある。 【解決手段】 ループ命令の実行が繰り返される期間を
示す第１ステータス信号、及び上記ループ命令が繰り返
し実行される毎に第２ステータス信号を形成するステー
タス形成手段（２０Ａ）と、第１ステータス信号及び上
記第２ステータス信号に基づいて、第１回目のループ終
了から最後のループ終了までの間、トレースメモリ（７
０）へのトレースを禁止するためのトレース制御手段
（５０，６０）とを設け、第１回目のループ終了から最
後のループ終了までの間、トレースメモリへのトレース
を禁止することで、ループ命令により何度も繰り返され
る演算処理実行結果がトレースメモリに書き込まれるの
を回避して、トレースメモリの使用効率の向上を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、エミュレーション
技術、さらにはソフトウェアデバッグ対象とされるター
ゲットプログラム（ユーザプログラム）を、ターゲット
コンピュータと同等のエミュレーションマイクロコンピ
ュータに実行させることにより、ユーザシステム上で動
作するソフトウェアの開発支援を可能とするエミュレー
タに関する。
技術、さらにはソフトウェアデバッグ対象とされるター
ゲットプログラム（ユーザプログラム）を、ターゲット
コンピュータと同等のエミュレーションマイクロコンピ
ュータに実行させることにより、ユーザシステム上で動
作するソフトウェアの開発支援を可能とするエミュレー
タに関する。
【０００２】
【従来の技術】マイクロコンピュータ応用機器の開発に
おいて、その応用システムのデバッグやそのシステムの
詳細な評価を行うため、インサーキットエミュレータが
使用されている。インサーキットエミュレータは、開発
中のユーザシステムに接続され、そのユーザシステムに
含まれるマイクロコンピュータ（ターゲットコンピュー
タ）の機能を代行する一方でデバッガとしての機能をも
ち、詳細なシステムデバッグを支援する。かかるインサ
ーキットエミュレータは、その本体から延長されたケー
ブルの先端が、ターゲットコンピュータ用ソケットなど
の接栓を介してユーザシステムに結合可能とされ、さら
に、エミュレーション実行中に各種データやステータス
信号などを実時間でサンプリングし、それをトレースメ
モリに格納するトレース機能などの各種デバッグ機能を
備える。
おいて、その応用システムのデバッグやそのシステムの
詳細な評価を行うため、インサーキットエミュレータが
使用されている。インサーキットエミュレータは、開発
中のユーザシステムに接続され、そのユーザシステムに
含まれるマイクロコンピュータ（ターゲットコンピュー
タ）の機能を代行する一方でデバッガとしての機能をも
ち、詳細なシステムデバッグを支援する。かかるインサ
ーキットエミュレータは、その本体から延長されたケー
ブルの先端が、ターゲットコンピュータ用ソケットなど
の接栓を介してユーザシステムに結合可能とされ、さら
に、エミュレーション実行中に各種データやステータス
信号などを実時間でサンプリングし、それをトレースメ
モリに格納するトレース機能などの各種デバッグ機能を
備える。
【０００３】尚、エミュレータについて記載された文献
の例としては、１９８９年６月２０日に電波新聞社から
発行された「マイコン開発のすべて（第７８頁から第９
５頁）」がある。
の例としては、１９８９年６月２０日に電波新聞社から
発行された「マイコン開発のすべて（第７８頁から第９
５頁）」がある。
【０００４】
【発明が解決しようとする課題】ところで、例えばＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）が内蔵された
マイクロコンピュータにおいては、積和演算を高速に繰
り返すためのループ（Ｌｏｏｐ）命令を持っている。そ
のようなマイクロコンピュータで実行されるユーザプロ
グラムのデバッグを従来のエミュレータで行うと、トレ
ースメモリが上記ループ命令の実行結果で埋め尽くさせ
れてしまい、そのトレース結果からユーザプログラム全
体の実行結果を把握するのが困難になる。つまり、ルー
プ命令の実行結果が膨大なデータ量となってしまい、エ
ミュレータに搭載されるトレースメモリの記憶容量との
関係でループ命令以外の命令の実行結果を十分にトレー
スすることができなくなる。このため、ユーザはエミュ
レータによるシステムデバッグにおいて、トレースメモ
リの容量を意識していなければならない。また、ユーザ
プログラムにループ命令が含まれる場合には、ループ命
令のところで一旦ブレークしてからユーザプログラムを
再実行させることにより、トレースメモリがループ命令
の実行結果で埋め尽くさせるのを回避するなどの工夫を
余儀なくされた。
Ｐ（ディジタル・シグナル・プロセッサ）が内蔵された
マイクロコンピュータにおいては、積和演算を高速に繰
り返すためのループ（Ｌｏｏｐ）命令を持っている。そ
のようなマイクロコンピュータで実行されるユーザプロ
グラムのデバッグを従来のエミュレータで行うと、トレ
ースメモリが上記ループ命令の実行結果で埋め尽くさせ
れてしまい、そのトレース結果からユーザプログラム全
体の実行結果を把握するのが困難になる。つまり、ルー
プ命令の実行結果が膨大なデータ量となってしまい、エ
ミュレータに搭載されるトレースメモリの記憶容量との
関係でループ命令以外の命令の実行結果を十分にトレー
スすることができなくなる。このため、ユーザはエミュ
レータによるシステムデバッグにおいて、トレースメモ
リの容量を意識していなければならない。また、ユーザ
プログラムにループ命令が含まれる場合には、ループ命
令のところで一旦ブレークしてからユーザプログラムを
再実行させることにより、トレースメモリがループ命令
の実行結果で埋め尽くさせるのを回避するなどの工夫を
余儀なくされた。
【０００５】本発明の目的は、トレースメモリを効率よ
く使うための技術を提供することにある。
く使うための技術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、エミュレーションマイクロコン
ピュータによってループ命令の実行が繰り返される期間
を示す第１ステータス信号、及び上記ループ命令が繰り
返し実行される毎に第２ステータス信号を形成するステ
ータス形成手段（２０Ａ）と、上記エミュレーションマ
イクロコンピュータによるユーザプログラム実行情報を
トレース可能なトレースメモリ（７０）と、上記第１ス
テータス信号及び上記第２ステータス信号に基づいて、
第１回目のループ終了から最後のループ終了までの間、
上記トレースメモリへのトレースを禁止するためのトレ
ース制御手段（５０，６０）とを含んでエミュレータを
構成する。
ピュータによってループ命令の実行が繰り返される期間
を示す第１ステータス信号、及び上記ループ命令が繰り
返し実行される毎に第２ステータス信号を形成するステ
ータス形成手段（２０Ａ）と、上記エミュレーションマ
イクロコンピュータによるユーザプログラム実行情報を
トレース可能なトレースメモリ（７０）と、上記第１ス
テータス信号及び上記第２ステータス信号に基づいて、
第１回目のループ終了から最後のループ終了までの間、
上記トレースメモリへのトレースを禁止するためのトレ
ース制御手段（５０，６０）とを含んでエミュレータを
構成する。
【０００９】上記した手段によれば、トレース制御手段
は、第１回目のループ終了から最後のループ終了までの
間、上記トレースメモリへのトレースを禁止し、このこ
とが、ユーザプログラム全体の処理をトレース結果で確
認する場合に、ループ命令により何度も繰り返される演
算処理実行結果がトレースメモリに書き込まれるのを回
避して、トレースメモリの使用効率の向上を達成する。
は、第１回目のループ終了から最後のループ終了までの
間、上記トレースメモリへのトレースを禁止し、このこ
とが、ユーザプログラム全体の処理をトレース結果で確
認する場合に、ループ命令により何度も繰り返される演
算処理実行結果がトレースメモリに書き込まれるのを回
避して、トレースメモリの使用効率の向上を達成する。
【００１０】このとき、上記第１ステータス信号及び上
記第２ステータス信号を監視するステータス監視回路
（５０）と、上記ステータス監視回路の出力信号に基づ
いて、第１回目のループ終了から最後のループ終了まで
の間、上記トレースメモリへのトレースを禁止するため
のトレース制御部（６０）とを含んで上記トレース制御
手段を容易に形成することができる。
記第２ステータス信号を監視するステータス監視回路
（５０）と、上記ステータス監視回路の出力信号に基づ
いて、第１回目のループ終了から最後のループ終了まで
の間、上記トレースメモリへのトレースを禁止するため
のトレース制御部（６０）とを含んで上記トレース制御
手段を容易に形成することができる。
【００１１】また、上記トレース制御部は、上記トレー
スメモリに供給されるアドレス信号を生成するためのア
ドレスカウンタ（６２）と、上記トレースメモリの選択
信号及び書き込み動作指示信号を形成するＣＳＷＥ制御
回路（６３）と、上記ステータス監視回路の出力信号に
基づいて、第１回目のループ終了から最後のループ終了
までの間、上記アドレスカウンタのカウント動作を停止
させるとともに、上記ＣＳＷＥ制御回路からの上記トレ
ースメモリの選択信号及び書き込み動作指示信号をディ
スイネーブル状態にするトレースマスク制御回路（６
１）とを含んで容易に構成することができる。
スメモリに供給されるアドレス信号を生成するためのア
ドレスカウンタ（６２）と、上記トレースメモリの選択
信号及び書き込み動作指示信号を形成するＣＳＷＥ制御
回路（６３）と、上記ステータス監視回路の出力信号に
基づいて、第１回目のループ終了から最後のループ終了
までの間、上記アドレスカウンタのカウント動作を停止
させるとともに、上記ＣＳＷＥ制御回路からの上記トレ
ースメモリの選択信号及び書き込み動作指示信号をディ
スイネーブル状態にするトレースマスク制御回路（６
１）とを含んで容易に構成することができる。
【００１２】
【発明の実施の形態】図１には本発明にかかるインサー
キットエミュレータが示される。
キットエミュレータが示される。
【００１３】エミュレーションマイクロコンピュータ２
０が設けられ、このエミュレーションマイクロコンピュ
ータ２０は、ＣＰＵ（中央処理装置）、ＤＳＰ（ディジ
タル・シグナル・プロセッサ）、さらには積和演算命令
などのループ（Ｌｏｏｐ）命令実行期間中にステータス
信号ＳＴ１＊，ＳＴ２＊（＊はローアクティブ又は信号
反転を意味する）を形成するためのステータス形成手段
２０Ａや、当該ステータス信号を外部出力するための端
子を備える。例えばステータス信号ＳＴ１＊は、エミュ
レーションマイクロコンピュータ２０が積和演算命令な
どのループ命令実行期間中である場合に、ローレベルに
アサートされ、ステータス信号ＳＴ２＊は、ループ処理
が繰り返される毎にローレベルにアサートされる。エミ
ュレーションマイクロコンピュータ２０からのステータ
ス信号ＳＴ１＊，ＳＴ２＊はエミュレーションマイクロ
コンピュータ２０の外部に配置されたステータス監視回
路５０に伝達される。ステータス監視回路５０では、エ
ミュレーションマイクロコンピュータ２０からのステー
タス信号ＳＴ１＊，ＳＴ２＊の論理に基づいて、第１回
目のループ終了時にローレベルにアサートされるループ
信号Ｌｏｏｐ＊、及び第１ステータス信号ＳＴ１＊、及
び第２ステータス信号ＳＴ２＊のネゲートタイミングに
同期してローレベルにアサートされるエンド信号Ｅｎｄ
＊が出力される。このループ信号Ｌｏｏｐ＊、及びエン
ド信号Ｅｎｄ＊は、後段のトレース制御部６０に伝達さ
れる。
０が設けられ、このエミュレーションマイクロコンピュ
ータ２０は、ＣＰＵ（中央処理装置）、ＤＳＰ（ディジ
タル・シグナル・プロセッサ）、さらには積和演算命令
などのループ（Ｌｏｏｐ）命令実行期間中にステータス
信号ＳＴ１＊，ＳＴ２＊（＊はローアクティブ又は信号
反転を意味する）を形成するためのステータス形成手段
２０Ａや、当該ステータス信号を外部出力するための端
子を備える。例えばステータス信号ＳＴ１＊は、エミュ
レーションマイクロコンピュータ２０が積和演算命令な
どのループ命令実行期間中である場合に、ローレベルに
アサートされ、ステータス信号ＳＴ２＊は、ループ処理
が繰り返される毎にローレベルにアサートされる。エミ
ュレーションマイクロコンピュータ２０からのステータ
ス信号ＳＴ１＊，ＳＴ２＊はエミュレーションマイクロ
コンピュータ２０の外部に配置されたステータス監視回
路５０に伝達される。ステータス監視回路５０では、エ
ミュレーションマイクロコンピュータ２０からのステー
タス信号ＳＴ１＊，ＳＴ２＊の論理に基づいて、第１回
目のループ終了時にローレベルにアサートされるループ
信号Ｌｏｏｐ＊、及び第１ステータス信号ＳＴ１＊、及
び第２ステータス信号ＳＴ２＊のネゲートタイミングに
同期してローレベルにアサートされるエンド信号Ｅｎｄ
＊が出力される。このループ信号Ｌｏｏｐ＊、及びエン
ド信号Ｅｎｄ＊は、後段のトレース制御部６０に伝達さ
れる。
【００１４】マスタマイクロコンピュータ１０が設けら
れ、このマスタマイクロコンピュータ１０は、データ入
出力端子やアドレス信号出力端子、制御信号出力端子を
有する。データ入出力端子はデータバス８２に接続さ
れ、さらにこのデータバス８２はトライステート回路３
０を介してトレースメモリ７０に結合される。また、ア
ドレス信号出力端子から出力されるアドレス信号や、制
御信号出力端子から出力されるアクセス信号ＡＣＣ＊が
トレース制御部６０に伝達されるようになっている。
れ、このマスタマイクロコンピュータ１０は、データ入
出力端子やアドレス信号出力端子、制御信号出力端子を
有する。データ入出力端子はデータバス８２に接続さ
れ、さらにこのデータバス８２はトライステート回路３
０を介してトレースメモリ７０に結合される。また、ア
ドレス信号出力端子から出力されるアドレス信号や、制
御信号出力端子から出力されるアクセス信号ＡＣＣ＊が
トレース制御部６０に伝達されるようになっている。
【００１５】トレース制御部６０は、特に制限されない
が、トレースマスク制御回路６１、アドレスカウンタ６
２、セレクタ６４、ＣＳＷＥ制御回路６３を含んで成
る。
が、トレースマスク制御回路６１、アドレスカウンタ６
２、セレクタ６４、ＣＳＷＥ制御回路６３を含んで成
る。
【００１６】トレースマスク制御回路６１は、上記ステ
ータス監視回路５０からのループ信号Ｌｏｏｐ＊、及び
エンド信号Ｅｎｄ＊に基づいて上記トレースメモリ７０
への情報書込みを部分的にマスクするための制御を行
う。具体的には、ループ命令の実行結果が膨大なデータ
量となってしまい、エミュレータに搭載されるトレース
メモリの記憶容量との関係でループ命令以外の命令の実
行結果を十分にトレースすることができなくなるのを排
除するため、例えば図２に示されるように、ステータス
信号ＳＴ１＊がローレベルにアサートされている期間に
おいて、第１回目のループ終了によりエミュレーション
バスのトレースを中断し、その後、最後のループ終了と
同時にトレースを再開するように制御する。
ータス監視回路５０からのループ信号Ｌｏｏｐ＊、及び
エンド信号Ｅｎｄ＊に基づいて上記トレースメモリ７０
への情報書込みを部分的にマスクするための制御を行
う。具体的には、ループ命令の実行結果が膨大なデータ
量となってしまい、エミュレータに搭載されるトレース
メモリの記憶容量との関係でループ命令以外の命令の実
行結果を十分にトレースすることができなくなるのを排
除するため、例えば図２に示されるように、ステータス
信号ＳＴ１＊がローレベルにアサートされている期間に
おいて、第１回目のループ終了によりエミュレーション
バスのトレースを中断し、その後、最後のループ終了と
同時にトレースを再開するように制御する。
【００１７】ＣＳＷＥ制御回路６３は、トレースマスク
制御回路６１からのトレース指示信号ＴＲ＊、又はマス
タマイクロコンピュータ１０からのアクセス信号ＡＣＣ
＊に従ってトレースメモリに入力されるチップセレクト
信号ＣＳ＊、及びライトイネーブル信号ＷＥ＊の論理を
決定する。例えば、エンド信号がイネーブル状態のと
き、アドレスカウンタ６２のカウント動作が行われ、ま
たこのとき、ＣＳＷＥ制御回路６３に対してライトイネ
ーブル信号ＷＥ＊、チップセレクト信号ＣＳ＊をイネー
ブルにするように指示する。エミュレーションが行われ
ている状態、つまり、ユーザプログラムが実行されてい
る場合、セレクタ６４はアドレスカウンタ６２の出力ア
ドレスを選択してそれをトレースメモリ７０へ伝達す
る。ユーザプログラムが実行されていない場合にはセレ
クタ６４によりマスタマイクロコンピュータ１０から出
力されたアドレス信号を選択してそれをトレースメモリ
７０に伝達する。
制御回路６１からのトレース指示信号ＴＲ＊、又はマス
タマイクロコンピュータ１０からのアクセス信号ＡＣＣ
＊に従ってトレースメモリに入力されるチップセレクト
信号ＣＳ＊、及びライトイネーブル信号ＷＥ＊の論理を
決定する。例えば、エンド信号がイネーブル状態のと
き、アドレスカウンタ６２のカウント動作が行われ、ま
たこのとき、ＣＳＷＥ制御回路６３に対してライトイネ
ーブル信号ＷＥ＊、チップセレクト信号ＣＳ＊をイネー
ブルにするように指示する。エミュレーションが行われ
ている状態、つまり、ユーザプログラムが実行されてい
る場合、セレクタ６４はアドレスカウンタ６２の出力ア
ドレスを選択してそれをトレースメモリ７０へ伝達す
る。ユーザプログラムが実行されていない場合にはセレ
クタ６４によりマスタマイクロコンピュータ１０から出
力されたアドレス信号を選択してそれをトレースメモリ
７０に伝達する。
【００１８】例えばループ命令以外の命令がエミュレー
ションマイクロコンピュータ２０で実行されている場
合、第１ステータス信号ＳＴ１＊、及び第２ステータス
信号ＳＴ２＊がハイレベルとされ、ステータス監視回路
５０から出力されるループ信号Ｌｏｏｐ＊、及びエンド
信号Ｅｎｄ＊がハイレベル状態とされるから、トレース
マスク制御回路６１は、カウンタ停止信号ＳＴ＊をハイ
レベルにネゲートすることでアドレスカウンタ６２のイ
ンクリメント動作を許可し、トレース指示信号ＴＲ＊を
ローレベルにアサートすることでトレースメモリ７０へ
のトレースを許可する。アドレスカウンタ６２のインク
リメント動作により順次生成されるアドレス信号ＡＤＲ
は、セレクタ６４を介してトレースメモリ７０のアドレ
ス入力端子に伝達される。トレース指示信号ＴＲ＊がロ
ーレベルにアサートされると、ＣＳＷＥ制御回路６３
は、チップセレクト信号ＣＳ＊、及びライトイネーブル
信号ＷＥ＊を、エミュレーションバス９１のバスサイク
ルに同期してローレベルにアサートして、トレースメモ
リ７０を書き込み状態とする。それにより、エミュレー
ションバス９１の状態がそのバスサイクルに同期してト
レースメモリ７０に書き込まれる。エミュレーションマ
イクロコンピュータ２０によってループ命令が実行さ
れ、第１ステータス信号ＳＴ１がローレベルにアサート
され、第１回目のループ終了によって第２ステータス信
号ＳＴ２がローレベルにアサートされると、ステータス
監視回路５０からのループ信号Ｌｏｏｐ＊がローレベル
にアサートされ、それを受けてトレースマスク制御回路
６１は、カウンタ停止信号ＳＴ＊をローレベルにアサー
トしてアドレスカウンタ６２のインクリメント動作を停
止させるとともに、トレース指示信号ＴＲ＊をハイレベ
ルにネゲートして、ＣＳＷＥ制御回路６３によるチップ
セレクト信号ＣＳ＊，ライトイネーブル信号ＷＥ＊のア
サートを禁止する。これにより、トレースメモリ７０へ
のトレースは禁止される。そして、最後のループ処理が
終了した時点で（ループ処理から脱した時点で）第１ス
テータス信号ＳＴ１、第２ステータス信号ＳＴ２が同時
にハイレベルにネゲートされ、それを受けてステータス
監視回路５０によりエンド信号Ｅｎｄ＊がローレベルに
アサートされることで、トレースマスク制御回路６１
は、カウンタ停止信号ＳＴ＊をハイレベルにネゲートす
るとともに、トレース指示信号ＴＲ＊をローレベルにア
サートする。それにより、アドレスカウンタ６２のイン
クリメント動作が再開され、また、ＣＳＷＥ制御回路６
３によりチップセレクト信号ＣＳ＊，ライトイネーブル
信号ＷＥ＊がエミュレーションバス９１のバスサイクル
に同期してローレベルにアサートされることで、トレー
スメモリ７０へのトレースが再開される。
ションマイクロコンピュータ２０で実行されている場
合、第１ステータス信号ＳＴ１＊、及び第２ステータス
信号ＳＴ２＊がハイレベルとされ、ステータス監視回路
５０から出力されるループ信号Ｌｏｏｐ＊、及びエンド
信号Ｅｎｄ＊がハイレベル状態とされるから、トレース
マスク制御回路６１は、カウンタ停止信号ＳＴ＊をハイ
レベルにネゲートすることでアドレスカウンタ６２のイ
ンクリメント動作を許可し、トレース指示信号ＴＲ＊を
ローレベルにアサートすることでトレースメモリ７０へ
のトレースを許可する。アドレスカウンタ６２のインク
リメント動作により順次生成されるアドレス信号ＡＤＲ
は、セレクタ６４を介してトレースメモリ７０のアドレ
ス入力端子に伝達される。トレース指示信号ＴＲ＊がロ
ーレベルにアサートされると、ＣＳＷＥ制御回路６３
は、チップセレクト信号ＣＳ＊、及びライトイネーブル
信号ＷＥ＊を、エミュレーションバス９１のバスサイク
ルに同期してローレベルにアサートして、トレースメモ
リ７０を書き込み状態とする。それにより、エミュレー
ションバス９１の状態がそのバスサイクルに同期してト
レースメモリ７０に書き込まれる。エミュレーションマ
イクロコンピュータ２０によってループ命令が実行さ
れ、第１ステータス信号ＳＴ１がローレベルにアサート
され、第１回目のループ終了によって第２ステータス信
号ＳＴ２がローレベルにアサートされると、ステータス
監視回路５０からのループ信号Ｌｏｏｐ＊がローレベル
にアサートされ、それを受けてトレースマスク制御回路
６１は、カウンタ停止信号ＳＴ＊をローレベルにアサー
トしてアドレスカウンタ６２のインクリメント動作を停
止させるとともに、トレース指示信号ＴＲ＊をハイレベ
ルにネゲートして、ＣＳＷＥ制御回路６３によるチップ
セレクト信号ＣＳ＊，ライトイネーブル信号ＷＥ＊のア
サートを禁止する。これにより、トレースメモリ７０へ
のトレースは禁止される。そして、最後のループ処理が
終了した時点で（ループ処理から脱した時点で）第１ス
テータス信号ＳＴ１、第２ステータス信号ＳＴ２が同時
にハイレベルにネゲートされ、それを受けてステータス
監視回路５０によりエンド信号Ｅｎｄ＊がローレベルに
アサートされることで、トレースマスク制御回路６１
は、カウンタ停止信号ＳＴ＊をハイレベルにネゲートす
るとともに、トレース指示信号ＴＲ＊をローレベルにア
サートする。それにより、アドレスカウンタ６２のイン
クリメント動作が再開され、また、ＣＳＷＥ制御回路６
３によりチップセレクト信号ＣＳ＊，ライトイネーブル
信号ＷＥ＊がエミュレーションバス９１のバスサイクル
に同期してローレベルにアサートされることで、トレー
スメモリ７０へのトレースが再開される。
【００１９】トレースメモリ７０内のトレース情報は、
マスタマイクロコンピュータ１０によって読み出され
る。すなわち、マスタマイクロコンピュータ１０からの
アドレス信号がセレクタ６４を介してトレースメモリ７
０に伝達され、また、マスタマイクロコンピュータ１０
からのアクセス信号ＡＣＣ＊がローレベルにアサートさ
れて、ＣＳＷＥ制御回路６３によりチップセレクト信号
ＣＳ＊、及び図示しないリード信号がアサートされ、ラ
イトイネーブル信号ＷＥ＊がネゲートされることによ
り、トレースメモリ７０内のトレース情報がトライステ
ート回路３０及びデータバス８２を介してマスタマイク
ロコンピュータ１０へ伝達される。
マスタマイクロコンピュータ１０によって読み出され
る。すなわち、マスタマイクロコンピュータ１０からの
アドレス信号がセレクタ６４を介してトレースメモリ７
０に伝達され、また、マスタマイクロコンピュータ１０
からのアクセス信号ＡＣＣ＊がローレベルにアサートさ
れて、ＣＳＷＥ制御回路６３によりチップセレクト信号
ＣＳ＊、及び図示しないリード信号がアサートされ、ラ
イトイネーブル信号ＷＥ＊がネゲートされることによ
り、トレースメモリ７０内のトレース情報がトライステ
ート回路３０及びデータバス８２を介してマスタマイク
ロコンピュータ１０へ伝達される。
【００２０】上記の構成例によれば以下の作用効果が得
られる。
られる。
【００２１】ステータス監視回路５０は、第１回目のル
ープ終了時にループ信号Ｌｏｏｐ＊をイネーブルにす
る。トレースマスク制御回路６１では、ループ信号Ｌｏ
ｏｐ＊がイネーブルになると、アドレスカウンタ６２に
対し、インクリメント動作を停止するように制御すると
ともに、ＣＳＷＥ回路６３に対してチップセレクト信号
ＣＳ＊、及びライトイネーブル信号ＷＥ＊をハイレベル
にネゲートするように指示する。そのような制御によ
り、エミュレーションマイクロコンピュータ２０による
ループ命令実行中において、第１回目のループ演算の際
のエミュレーションバス９１の状態はトレースメモリ７
０にトレースされるが、第２回目以降のループ演算の際
のエミュレーションバス９１の状態はトレースされない
（トレースディスイネーブル）。ループ命令実行終了サ
イクルにおいて、エミュレーションマイクロコンピュー
タ２０からの第１ステータス信号ＳＴ１がハイレベルに
ネゲートされると、ステータス監視回路５０によってそ
れが検出されてエンド信号Ｅｎｄ＊がイネーブルとされ
る。それを受けてトレースマスク制御回路６１ではアド
レスカウンタ６２に対してカウント動作再開を指示す
る。またそれと同時にＣＳＷＥ制御回路６３に対してラ
イトイネーブル信号ＷＥ＊、及びチップセレクト信号Ｃ
Ｓ＊をローレベルにアサートするように指示する。それ
により、エミュレーションマイクロコンピュータ２０が
ループ命令の実行を終了するのと同時に、トレースメモ
リ７０へのトレースが再開される（トレースイネーブ
ル）。
ープ終了時にループ信号Ｌｏｏｐ＊をイネーブルにす
る。トレースマスク制御回路６１では、ループ信号Ｌｏ
ｏｐ＊がイネーブルになると、アドレスカウンタ６２に
対し、インクリメント動作を停止するように制御すると
ともに、ＣＳＷＥ回路６３に対してチップセレクト信号
ＣＳ＊、及びライトイネーブル信号ＷＥ＊をハイレベル
にネゲートするように指示する。そのような制御によ
り、エミュレーションマイクロコンピュータ２０による
ループ命令実行中において、第１回目のループ演算の際
のエミュレーションバス９１の状態はトレースメモリ７
０にトレースされるが、第２回目以降のループ演算の際
のエミュレーションバス９１の状態はトレースされない
（トレースディスイネーブル）。ループ命令実行終了サ
イクルにおいて、エミュレーションマイクロコンピュー
タ２０からの第１ステータス信号ＳＴ１がハイレベルに
ネゲートされると、ステータス監視回路５０によってそ
れが検出されてエンド信号Ｅｎｄ＊がイネーブルとされ
る。それを受けてトレースマスク制御回路６１ではアド
レスカウンタ６２に対してカウント動作再開を指示す
る。またそれと同時にＣＳＷＥ制御回路６３に対してラ
イトイネーブル信号ＷＥ＊、及びチップセレクト信号Ｃ
Ｓ＊をローレベルにアサートするように指示する。それ
により、エミュレーションマイクロコンピュータ２０が
ループ命令の実行を終了するのと同時に、トレースメモ
リ７０へのトレースが再開される（トレースイネーブ
ル）。
【００２２】このように、第１回目のループ終了から最
後のループ終了までの間、上記トレースメモリへのトレ
ースが禁止されることにより、ユーザプログラム全体の
処理をトレース結果で確認する場合に、ループ命令によ
り何度も繰り返される演算処理実行結果がトレースメモ
リ７０に書き込まれるのが回避されるから、トレースメ
モリ７０の使用効率の向上を図ることができる。
後のループ終了までの間、上記トレースメモリへのトレ
ースが禁止されることにより、ユーザプログラム全体の
処理をトレース結果で確認する場合に、ループ命令によ
り何度も繰り返される演算処理実行結果がトレースメモ
リ７０に書き込まれるのが回避されるから、トレースメ
モリ７０の使用効率の向上を図ることができる。
【００２３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００２４】例えば図３に示されるように、エミュレー
ションバス９１のアドレス信号をモニタするアドレスモ
ニタ回路９５を設け、このアドレスモニタ回路９５によ
り、第１ステータス信号ＳＴ１＊、及び第２ステータス
信号ＳＴ２＊を生成するようにしてもよい。すなわち、
ループ命令実行により繰り返し、処理する命令のアドレ
ス範囲（ループ実行位置）情報をマスタマイクロコンピ
ュータ１０からアドレスモニタ回路９５へ転送して登録
しておいて、それにより、アドレスモニタ回路９５で
は、１回のループ実行をアドレス範囲の比較によって判
定し、図１の構成例でエミュレーションマイクロコンピ
ュータ２０から出力された第１ステータス信号ＳＴ１
＊、第２ステータス信号ＳＴ２＊と同等の信号を形成す
る。この場合、エミュレーションマイクロコンピュータ
２０内に、ステータス形成手段２０Ａを設ける必要はな
い。
ションバス９１のアドレス信号をモニタするアドレスモ
ニタ回路９５を設け、このアドレスモニタ回路９５によ
り、第１ステータス信号ＳＴ１＊、及び第２ステータス
信号ＳＴ２＊を生成するようにしてもよい。すなわち、
ループ命令実行により繰り返し、処理する命令のアドレ
ス範囲（ループ実行位置）情報をマスタマイクロコンピ
ュータ１０からアドレスモニタ回路９５へ転送して登録
しておいて、それにより、アドレスモニタ回路９５で
は、１回のループ実行をアドレス範囲の比較によって判
定し、図１の構成例でエミュレーションマイクロコンピ
ュータ２０から出力された第１ステータス信号ＳＴ１
＊、第２ステータス信号ＳＴ２＊と同等の信号を形成す
る。この場合、エミュレーションマイクロコンピュータ
２０内に、ステータス形成手段２０Ａを設ける必要はな
い。
【００２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるインサ
ーキットエミュレータに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種エミ
ュレータに適用することがでいる。
なされた発明をその背景となった利用分野であるインサ
ーキットエミュレータに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種エミ
ュレータに適用することがでいる。
【００２６】本発明は、少なくともトレースメモリを含
むことを条件に適用することができる。
むことを条件に適用することができる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２８】すなわち、第１回目のループ終了から最後
のループ終了までの間、トレースメモリへのトレースが
禁止されることにより、ユーザプログラム全体の処理を
トレース結果で確認する場合に、ループ命令により何度
も繰り返される演算処理実行結果がトレースメモリに書
き込まれるのが回避されるから、トレースメモリの使用
効率の向上を図ることができる。
のループ終了までの間、トレースメモリへのトレースが
禁止されることにより、ユーザプログラム全体の処理を
トレース結果で確認する場合に、ループ命令により何度
も繰り返される演算処理実行結果がトレースメモリに書
き込まれるのが回避されるから、トレースメモリの使用
効率の向上を図ることができる。
【図１】本発明にかかるインサーキットエミュレータの
構成例ブロック図である。
構成例ブロック図である。
【図２】上記インサーキットエミュレータにおける主要
部の動作タイミング図である。
部の動作タイミング図である。
【図３】本発明にかかるインサーキットエミュレータに
おける主要部の別の構成例ブロック図である。
おける主要部の別の構成例ブロック図である。
１０ マスタマイクロコンピュータ ２０ エミュレーションマイクロコンピュータ ５０ ステータス監視回路 ６０ トレース制御部 ６１ トレースマスク制御回路 ６２ アドレスカウンタ ６３ ＣＳＷＥ制御回路 ６４ セレクタ ７０ トレースメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 淳悦 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 青砥 義一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】 エミュレーションマイクロコンピュータ
によってループ命令の実行が繰り返される期間を示す第
１ステータス信号、及び上記ループ命令が繰り返し実行
される毎に第２ステータス信号を形成するステータス形
成手段と、 上記エミュレーションマイクロコンピュータによるユー
ザプログラム実行情報をトレース可能なトレースメモリ
と、 上記第１ステータス信号及び上記第２ステータス信号に
基づいて、第１回目のループ終了から最後のループ終了
までの間、上記トレースメモリへのトレースを禁止する
ためのトレース制御手段と、 を含むことを特徴とするエミュレータ。 - 【請求項２】 ループ命令の実行が繰り返される期間を
示す第１ステータス信号を外部出力するための第１端子
と、上記ループ命令が繰り返し実行される毎に第２ステ
ータス信号を出力するための第２端子とを備えたエミュ
レーション用マイクロコンピュータと、 上記エミュレーションマイクロコンピュータの実行情報
をトレース可能なトレースメモリと、 上記第１ステータス信号及び上記第２ステータス信号を
監視するステータス監視回路と、 上記ステータス監視回路の出力信号に基づいて、第１回
目のループ終了から最後のループ終了までの間、上記ト
レースメモリへのトレースを禁止するためのトレース制
御部と、 を含むことを特徴とするエミュレータ。 - 【請求項３】 上記トレース制御部は、上記トレースメ
モリに供給されるアドレス信号を生成するためのアドレ
スカウンタと、 上記トレースメモリの選択信号及び書き込み動作指示信
号を形成するＣＳＷＥ制御回路と、 上記ステータス監視回路の出力信号に基づいて、第１回
目のループ終了から最後のループ終了までの間、上記ア
ドレスカウンタのカウント動作を停止させるとともに、
上記ＣＳＷＥ制御回路からの上記トレースメモリの選択
信号及び書き込み動作指示信号をディスイネーブル状態
にするトレースマスク制御回路と、 を含む請求項１又は２記載のエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234677A JPH1173344A (ja) | 1997-08-29 | 1997-08-29 | エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234677A JPH1173344A (ja) | 1997-08-29 | 1997-08-29 | エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173344A true JPH1173344A (ja) | 1999-03-16 |
Family
ID=16974738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234677A Withdrawn JPH1173344A (ja) | 1997-08-29 | 1997-08-29 | エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
-
1997
- 1997-08-29 JP JP9234677A patent/JPH1173344A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |