JPH1175218A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 アドレス制御のいらない簡単なメモリ制御に
よって種々の映像信号処理を施した映像信号の出力制御
を行えるようにする。 【解決手段】 電子内視鏡装置等に用いられる映像信号
処理回路は、親子画面を生成したり、親子それぞれの画
面で動画出力と静止画出力を生成するためのメモリ回路
１５を有している。ＲＧＢの面順次信号を基に同時化さ
れた映像データは、遅延用メモリ２２において少なくと
も３フィールド期間遅延された後、親画面静止画用メモ
リ２３に書き込まれる。書き込まれた映像データは、こ
の親画面静止画用メモリ２３より読み出されて出力制御
回路２４を介して静止画映像出力としてモニタに送出さ
れ、モニタ画面上にはフリッカー等の不具合のない良好
な静止画映像が表示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子内視鏡装置等
の映像信号処理に用いられる映像信号処理回路に関す
る。

【０００２】

【従来の技術】従来より、ＣＣＤ等の小型の固体撮像素
子を備えた電子内視鏡装置が種々提案され、近年では広
く用いられるようになってきている。

【０００３】電子内視鏡装置では、内視鏡で得た対象部
位の画像をリアルタイムの動画としてモニタに表示する
一方、この画像をフリーズさせて静止画としてモニタに
表示したり、写真撮影や画像記録を行えるようになって
いる。例えば、特公平５−８９１５号公報には、画像を
フリーズして静止画の写真撮影を行っている最中であっ
ても動画像を表示可能として絶えず体腔内の様子を観察
することのできる内視鏡装置が開示されている。

【０００４】

【発明が解決しようとする課題】前述した特公平５−８
９１５号公報の装置構成では、画像をフリーズさせるた
めの画像メモリとしてアドレス制御が必要なメモリを用
いているため、映像信号の出力制御が複雑になるという
問題点がある。

【０００５】本発明は、上記事情に鑑みてなされたもの
で、アドレス制御のいらない簡単なメモリ制御で種々の
映像信号処理を施した映像信号の出力制御を行うことが
できると共に、装置構成の簡略化及び設計工数の削減が
可能な映像信号処理回路を提供することを目的としてい
る。

【０００６】

【課題を解決するための手段】本発明の映像信号処理回
路は、面順次撮像手段で撮像して得られた３つの異なる
色信号を同時化手段で同時化し、この同時化手段から所
定の期間に出力される３つの異なる色信号を所定単位信
号として処理して静止画像を生成する映像信号処理回路
において、前記同時化手段から出力される前記３つの異
なる色信号を、少なくとも前記単位信号を３つ得ること
のできる期間遅延する遅延記憶手段と、前記遅延記憶手
段の出力信号に基づき静止画像を形成するため、前記遅
延記憶手段の出力信号を記憶する静止画像記憶手段と、
を具備したことを特徴とする。

【０００７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１ないし図３は本発明の第１実
施形態に係り、図１は電子内視鏡装置の全体構成を示す
ブロック図、図２はメモリ回路の構成を示すブロック
図、図３はメモリ回路の動作を説明するタイミングチャ
ートである。

【０００８】図１に示すように、本実施形態の電子内視
鏡装置は、撮像手段を備えた電子内視鏡１と、この電子
内視鏡１と接続され電子内視鏡１から出力される撮像信
号に対して各種映像信号処理を行う映像信号処理部２
と、電子内視鏡１に照明光を供給する光源部３と、映像
信号処理部２に接続され出力映像信号の画像表示を行う
モニタ４と、を有して構成される。

【０００９】電子内視鏡１の挿入部５には、その先端に
対物レンズ６が設けられ、この対物レンズ６の被検体結
像位置に電荷結合素子（ＣＣＤ）からなる固体撮像素子
７が配置されている。また、挿入部５内には照明光を伝
送するためのライトガイド８が手元端部まで延設されて
いる。光源部３には、白色光を発生する光源ランプ９
と、光源ランプ９からの白色光を通過させてＲＧＢの三
原色の照明光とする回転ＲＧＢフィルタ１０とが設けら
れている。

【００１０】光源ランプ９から出射した白色光は、図示
しないモータによって定速度で回転駆動される回転ＲＧ
Ｂフィルタ１０を通ってＲＧＢの照明光となり、電子内
視鏡１のライトガイド８の端部に入射する。この照明光
は、ライトガイド８によって先端側まで伝送されて挿入
部５の先端より被検体に向かって照射される。照明され
た被検体は電子内視鏡１の対物レンズ６で結像されて固
体撮像素子７によって光電変換され、撮像信号として映
像信号処理部２へ送られる。

【００１１】映像信号処理部２は、前記撮像信号の前処
理を行うプリプロセス回路１１と、固体撮像素子７を駆
動するＣＣＤ駆動回路１２と、アナログ−デジタル変換
を行うＡ／Ｄ変換器１３と、映像データの拡大／縮小の
処理を行う拡大／縮小回路１４と、映像データを格納す
るメモリ回路１５と、デジタル−アナログ変換を行うＤ
／Ａ変換器１６と、各部の制御を行うためのタイミング
信号を発生するコントロール信号発生回路１７と、を有
して構成される。前段のプリプロセス回路１１とＣＣＤ
駆動回路１２は、コネクタ１８を介して固体撮像素子７
と接続されており、後段のＤ／Ａ変換器１６はコネクタ
１９を介してモニタ４と接続されている。

【００１２】この映像信号処理部２は、面順次方式の撮
像を行うものである。コントロール信号発生回路１７
は、制御用のタイミング信号を発生し、各部にそのタイ
ミング信号を供給する。ＣＣＤ駆動回路１２は、コント
ロール信号発生回路１７からのタイミング信号により固
体撮像素子７を駆動するための駆動信号を発生させる。
このＣＣＤ駆動回路１２によって駆動した固体撮像素子
７から出力される撮像信号は、プリプロセス回路１１に
入力されて増幅、波形整形等の所定の処理が行われた
後、その信号がＡ／Ｄ変換器１３でデジタル信号に変換
されてデータ化される。

【００１３】デジタルデータ化された映像信号（映像デ
ータ）は、拡大／縮小回路１４によって拡大／縮小の処
理が行われた後、同時化されてメモリ回路１５に入力さ
れて種々の映像信号処理が施される。映像信号処理後の
映像データは、メモリ回路１５から出力されてＤ／Ａ変
換器１６でアナログ信号に変換されて映像信号となり、
モニタ４へ送出される。モニタ４の画面にはこの映像信
号の画像が表示され、被検体の映像が再生される。

【００１４】図２にメモリ回路１５の構成を示す。メモ
リ回路１５は、静止画の色ずれを検索し、静止画データ
更新の信号を出力させる静止画色ずれ防止回路２１と、
映像データを遅延させる遅延用メモリ（ファーストイ
ン、ファーストアウトのメモリ（ＦＩＦＯメモリ））２
２と、親画面の静止画を格納する親画面静止画用メモリ
（ＦＩＦＯメモリ）２３と、親画面への映像出力を制御
する出力制御回路２４と、子画面への映像出力を制御す
る出力制御回路２５と、子画面の映像データを生成する
子画面用メモリ（ＦＩＦＯメモリ）２６と、を有して構
成され、親子画面の映像データを生成してＤ／Ａ変換器
１６に出力するようになっている。

【００１５】次に、メモリ回路１５の動作を中心に本実
施形態の作用を説明する。

【００１６】拡大／縮小回路１４において拡大／縮小処
理が施され、図示しない同時化メモリで同時化された映
像データは、メモリ回路１５に入力され、図２の構成に
よるメモリ回路部により映像信号処理が施される。この
メモリ回路１５では、アドレス制御の不要なＦＩＦＯメ
モリを制御し、動画、静止画の出力制御、親画面、子画
面の出力制御、親画面と子画面の映像データ交換制御を
行う。以下、動画／静止画の出力映像ごと、及び親画面
／子画面の画面ごとに映像データの流れを説明する。

【００１７】親画面動画出力の場合には、コントロール
信号発生回路１７からの制御信号により、映像データは
そのまま出力制御回路２４を介してＤ／Ａ変換器１６に
出力される。そして、Ｄ／Ａ変換器１６でアナログ信号
に変換されて映像信号としてコネクタ１９を介してモニ
タ４に送出され、モニタ４の主画面（親画面）上に被検
体の動画映像が再生される。

【００１８】親画面静止画出力の場合には、静止画色ず
れ防止回路２１において、静止画生成期間中、映像デー
タの静止画の色ずれを１フィールド単位で検索し、前の
フィールドデータより色ずれ素子のカウント数が小さい
場合、親画面静止画用メモリ２３へ静止画の更新を指示
する。また、遅延用メモリ２２において、静止画色ずれ
防止回路２１での色ずれ検索後、静止画フリッカー防止
のための静止画データ書き込み期間として３フィールド
期間、映像データを遅延させる。ＲＧＢの面順次映像デ
ータを同時化してカラーの映像データとした場合は、静
止画データのフリッカー発生防止には３フィールドの遅
延が必要となる。

【００１９】この際の映像データ及び制御信号のタイミ
ングを図３に示す。図３において、斜線の長円部分は１
フレーム内の奇数フィールドと偶数フィールドで時間帯
が異なるデータが組み合わされて映像データが構成さ
れ、フリッカーとなってしまう場合の映像データを示し
たものである。また、下部の３フィールドは静止画デー
タにフリッカーを起こさせないために必要な書き込み期
間を示している。この場合、斜線の右隣の長円部分のよ
うに３フレーム目の偶数フィールドと４フレーム目の奇
数フィールドのデータを組み合わせて映像データを構成
することにより、フリッカーのない静止画データが得ら
れる。

【００２０】このとき、コントロール信号発生回路１７
においてライトイネーブル信号（ＷＥ）が生成され、親
画面静止画用メモリ２３に送られて書き込みが制御され
る。すなわち、ライトイネーブル信号（ＷＥ）の制御に
より、静止画フリッカーを防止するように遅延用メモリ
２２の出力映像データを親画面静止画用メモリ２３に書
き込み、静止画データの更新を行う。ここでは、ライト
イネーブル信号としてＷＥ２ではなくＷＥ１を用いて３
フィールド期間の映像データを書き込むことにより、色
ずれが少なく、フリッカーの起こらない良好な静止画を
生成する。

【００２１】そして映像出力時には、コントロール信号
発生回路１７からの制御信号により、映像データが出力
制御回路２４を介してＤ／Ａ変換器１６に出力され、Ｄ
／Ａ変換器１６でアナログ信号に変換された後、映像信
号としてコネクタ１９を介してモニタ４に送出され、モ
ニタ４の主画面上に被検体の静止画映像が再生される。

【００２２】子画面動画出力の場合には、コントロール
信号発生回路１７からの制御信号により、映像データは
出力制御回路２５を介して子画面用メモリ２６に書き込
まれる。この書き込み時に、コントロール信号発生回路
１７で生成されるライトイネーブル信号（ＷＥ）の制御
により、親画面の１／２，１／３，１／４…のサイズに
映像データが間引きされ、書き込まれる。そして映像出
力時には、コントロール信号発生回路１７で生成される
アウトプットイネーブル信号（ＯＥ）の制御により、子
画面用メモリ２６より映像データが読み出され、Ｄ／Ａ
変換器１６でアナログ信号に変換された後、映像信号と
してコネクタ１９を介してモニタ４に送出され、モニタ
４の副画面（子画面）上に被検体の動画映像が再生され
る。

【００２３】子画面静止画出力の場合には、映像データ
は親画面静止画用メモリ２３に書き込まれている静止画
データが出力制御回路２５を介して子画面用メモリ２６
に書き込まれる。このときの書き込み制御方法は、前記
子画面動画出力時の子画面用メモリ２６の制御と同じで
ある。そして映像出力時には、コントロール信号発生回
路１７で生成されるアウトプットイネーブル信号（Ｏ
Ｅ）の制御により、子画面用メモリ２６より映像データ
が読み出され、Ｄ／Ａ変換器１６でアナログ信号に変換
された後、映像信号としてコネクタ１９を介してモニタ
４に送出され、モニタ４の副画面上に被検体の静止画映
像が再生される。

【００２４】以上説明したような流れで、映像データの
メモリへの書き込み及び読み出しが制御され、各種映像
信号処理や出力制御が行われる。本実施形態では、図２
に示したメモリ回路１５の構成により、アドレス制御の
いらないメモリを用いて、ライトイネーブル信号（Ｗ
Ｅ），アウトプットイネーブル信号（ＯＥ）、もしくは
リードイネーブル信号（ＲＥ）の制御信号のみで映像デ
ータを制御している。

【００２５】本実施形態は、アドレス制御の不要なＦＩ
ＦＯメモリのみにより映像データを取り扱うメモリ回路
１５を構成しており、このような映像信号処理回路の構
成によれば、メモリ回路において、アドレス制御の不要
なＦＩＦＯメモリのみで、映像信号の映像信号処理を行
い、後段の映像再生部へ映像信号を出力させることがで
きる。このため、アドレス制御を必要とせず、映像信号
の入出力処理等を簡単に制御できると共に、アドレス制
御のための信号発生手段が不要となるため、アドレス制
御信号回路の設計に係る設計工数を削減できる効果があ
る。また、アドレス制御信号が不要であるため、回路基
板上にアドレス制御線を設ける必要がなく、基板レイア
ウトを容易に行えるという効果がある。

【００２６】また、子画面出力映像の生成において、ラ
イトイネーブル信号（ＷＥ）の制御により、映像データ
を間引いてメモりに書き込むようにしているので、タイ
ミング制御用のクロックを分周する必要がなく、図２に
示したメモリ回路の構成においてクロックは１系統のみ
で済み、回路構成を簡略化できる効果がある。また、子
画面生成のためのメモリは、動画出力用と静止画出力用
とで同じメモリを使用して処理を行えるようにしたの
で、メモリの数量を削減できる効果がある。

【００２７】図４及び図５に基づいて本発明の第２実施
形態を説明する。図４は映像出力画面の走査線イメージ
を示す説明図、図５は子画面用メモリの動作を説明する
タイミングチャートである。

【００２８】第２実施形態の構成は、図１及び図２に示
した第１実施形態と同様であり、ここでは詳細な説明は
省略し、異なる動作についてのみ説明する。

【００２９】第２実施形態では、子画面用メモリ２６の
制御方法において、アドレス制御の必要ないＦＩＦＯメ
モリを用いた場合であっても、子画面映像の解像度をな
るべく低下させず、モアレを軽減させるようにした制御
方法を示す。

【００３０】図４は映像出力画面の走査線イメージを示
したものである。子画面映像生成において、親画面の１
／３，１／４…サイズのように映像データを間引く際
に、間引く画素数が増えると、解像度が低下し、モアレ
が気になるようになる。そこで本実施形態では、映像デ
ータを書き込むタイミングを変えてモアレを低減させ
る。

【００３１】図５に、一例として１／３サイズに間引く
場合の子画面用メモリ２６の制御方法を示す。子画面用
メモリ２６のライトイネーブル信号（ＷＥ）を、奇数フ
ィールドと偶数フィールドとで変えて、異なるラインの
映像データを子画面用メモリ２６に書き込む。この例で
は、次のラインのフィールドデータを書き込むように奇
数フィールドと偶数フィールドで３フィールドずらして
ライトイネーブル信号（ＷＥ）を出力し、水平方向（Ｈ
方向）において３画素に１回のタイミングで書き込み動
作を行う。

【００３２】このように、子画面用メモリ２６のライト
イネーブル信号（ＷＥ）のタイミングを奇数フィールド
と偶数フィールドでずらして書き込み制御を行うことに
より、従来のように単純に奇数フィールド、偶数フィー
ルド共に同じラインを間引く方法よりも、子画面出力映
像データにおいて、奇数フィールドと偶数フィールドで
共に間引かれるラインが少なくなる。

【００３３】従って本実施形態によれば、奇数フィール
ド、偶数フィールド共に出力されないラインが少なくな
り、解像度の低下を防ぐことができ、モアレの発生しに
くい、良好な子画面出力映像が得られるという効果があ
る。

【００３４】図６及び図７に基づいて本発明の第３実施
形態を説明する。図６は子画面用メモリの動作を説明す
るタイミングチャート、図７は親画面と子画面の表示位
置を示す説明図である。

【００３５】第３実施形態の構成は、図１及び図２に示
した第１実施形態と同様であり、ここでは詳細な説明は
省略し、異なる動作についてのみ説明する。

【００３６】第３実施形態では、子画面用メモリ２６の
制御方法において、子画面の表示位置、特に動画出力時
のモニタ画面内での表示位置について、ＦＩＦＯメモリ
を用いた場合でもデータの追い越しを防ぎ、任意に表示
位置を決定できるようにした制御方法を示す。

【００３７】図６は子画面用メモリ２６における制御方
法を示したものであり、本実施形態では、ライトイネー
ブル信号（ＷＥ），リードイネーブル信号（ＲＥ）に対
して、ライトリセット信号とリードリセット信号を１フ
レームずらし、共に２フレーム毎でリセットさせるよう
にし、映像データを１フレーム（２フィールド）遅延と
して出力させる。

【００３８】ＦＩＦＯメモリを用いた場合、従来のよう
にＷＥとＲＥのアドレスを確保する制御方法では、アド
レス差を確保してデータの追い越しの発生を防止するた
めに、図７に示すように、必ず親画面よりも垂直方向
（Ｖ方向）に数ライン（Ｌn ）ほど下位に子画面を表示
しなければならない。

【００３９】一方、本実施形態のように、ライトリセッ
ト信号とリードリセット信号をずらして書き込み／読み
出し制御を行うことにより、子画面をモニタ画面上のど
の位置に表示する場合でも、１フレーム遅延によりＷＥ
とＲＥのアドレス差は完全に確保できているので、ＦＩ
ＦＯメモリ特有のデータ追い越しも発生せずに、小画面
の表示位置を任意に決定できるという効果がある。

【００４０】図８及び図９に基づいて本発明の第４実施
形態を説明する。図８は遅延用メモリの構成を示す構成
図、図９は動画と静止画での映像データのフィールド反
転を示す説明図である。

【００４１】第４実施形態の構成は、図１及び図２に示
した第１実施形態とほぼ同様であり、ここでは詳細な説
明は省略し、異なる部分の構成及び動作についてのみ説
明する。

【００４２】第４実施形態は、図２の遅延用メモリ２２
の構成を変更したものであり、図８に示すように、ＦＩ
ＦＯメモリの遅延用メモリを、奇数フィールドデータ遅
延用メモリ２２ａと偶数フィールドデータ遅延用メモリ
２２ｂとを並列に設けたもので構成する。

【００４３】第１実施形態で述べたように、親画面に静
止画映像を出力する動作において、色ずれ検索を行って
親画面静止画用メモリ２３の静止画映像データを更新す
るときに、色ずれ検索後、静止画フリッカーを防止する
には、書き込みに少なくとも３フィールド期間かかる。
このとき、遅延用メモリ２２でその遅延を吸収するが、
この遅延時間が３フィールドなどの奇数フィールド期間
の場合、図９に示すように、動画映像データに対して、
静止画映像データは、同じ時間帯で奇数フィールドと偶
数フィールドの映像データが反転して出力されるように
なってしまい、静止画映像は奇数フィールドラインと偶
数フィールドラインが逆順に出力されることになってし
まう。

【００４４】そこで本実施形態では、図８のように奇数
フィールドデータ遅延用メモリ２２ａと偶数フィールド
データ遅延用メモリ２２ｂとを別に設けて遅延用メモリ
を構成し、奇数フィールドと偶数フィールドの逆順出力
を防止する。

【００４５】すなわち、奇数フィールドの映像データを
遅延用メモリ２２ａに、偶数フィールドの映像データを
遅延用メモリ２２ｂにそれぞれ分けて書き込み、リード
イネーブル（ＲＥ）制御（もしくはアウトプットイネー
ブル（ＯＥ）制御）により、動画映像データに対して静
止画映像データの遅延が奇数フィールド期間の場合、遅
延用メモリ２２ａ，２２ｂからの映像データの読み出し
を、奇数フィールドと偶数フィールドで逆に出力させ
る。

【００４６】このように、遅延用メモリ２２ａ，２２ｂ
からの映像データの読み出しを、奇数フィールドと偶数
フィールドで逆にすることにより、動画映像データに対
して静止画映像データの遅延が奇数フィールド期間の場
合であっても、動画映像に対して静止画映像の奇数フィ
ールド映像データと偶数フィールド映像データが反転す
ることもなく、奇数フィールドライン、偶数フィールド
ラインが順序よく表示されるようにすることができると
いう効果がある。

【００４７】なお、遅延用メモリ２２を奇数フィールド
用と偶数フィールド用で分けなくても、例えば３フィー
ルド遅延のものを１フィールド分遅延を追加させて４フ
ィールド遅延とすれば、動画映像データと静止画映像デ
ータの奇数フィールドと偶数フィールドが逆にならない
ので、同じように奇数フィールドライン、偶数フィール
ドラインを順序よく表示させることができる効果が得ら
れる。

【００４８】図１０及び図１１に基づいて本発明の第５
実施形態を説明する。図１０は親画面静止画用メモリに
おける誤った静止画映像データ出力を示す説明図、図１
１は親画面静止画用メモリにおける正常な静止画映像デ
ータ出力を示す説明図である。

【００４９】第５実施形態の構成は、図１及び図２に示
した第１実施形態と同様であり、ここでは詳細な説明は
省略し、異なる動作についてのみ説明する。

【００５０】第５実施形態では、親画面静止画用メモリ
２３の制御方法において、フリーズ直後の誤った静止画
映像データの出力を防止するようにした制御方法を示
す。

【００５１】親画面動画映像において偶数フィールドで
フリーズオンして静止画映像を生成する際に、フリーズ
直後から親画面静止画用メモリ２３のライトイネーブル
（ＷＥ）動作の制御を開始した場合、図１０に示すよう
に、ＦＩＦＯメモリの場合、データは先読み先出しなの
で、フリーズのタイミングによって最初のライトリセッ
トまでの期間は、奇数フィールドの映像データが書き込
まれるべきアドレスへ偶数フィールドの映像データが書
き込まれてしまう。ここでは、新しく書き込んだ映像デ
ータを斜線で示している。奇数フィールド、偶数フィー
ルド共に新しい静止画映像データが書き込まれるまでに
３フィールドかかるので、その期間は誤った静止画映像
データが出力されることとなる。

【００５２】このような不具合を解決するため、本実施
形態では、親画面に静止画映像を出力する動作におい
て、動画が出力されているときからライトイネーブル
（ＷＥ）動作を開始し、ＦＩＦＯメモリを用いた場合で
あってもフリーズ直後の親画面静止画映像出力に誤った
映像データが出力されないようにする。

【００５３】すなわち、図１１に示すように、親画面静
止画用メモリ２３において、親画面に動画が出力されて
いるときから、ＷＥ動作を行うよう制御し、親画面静止
画用メモリ２３に映像データの書き込みを行う。ここで
は、図１０と同様、新しく書き込んだ映像データを斜線
で示している。そして、フリーズが実行され、色ずれの
少ない静止画が決定すると、親画面静止画用メモリ２３
への書き込みを中止し、フリッカーのない静止画映像デ
ータを得るようにする。

【００５４】ただし、親画面に動画が出力されていて
も、子画面に静止画を出力する場合は、親画面静止画用
メモリ２３に書き込まれている静止画映像データを子画
面の静止画映像データとして用いるので、親画面静止画
用メモリ２３から子画面用メモリ２６へ静止画映像デー
タを転送する期間、少なくとも１フレーム期間は、親画
面静止画用メモリ２３への書き込みを禁止する。

【００５５】このように、親画面静止画用メモリ２３の
書き込み制御を行うことにより、フリーズ直後から、モ
ニタへ誤った静止画映像データが出力されることを防止
でき、良好な静止画映像を出力できるという効果があ
る。

【００５６】第６実施形態として第５実施形態の変形例
を示す。第５実施形態でも述べたように、ＦＩＦＯメモ
リの場合、データは先読み先出しなので、子画面へ動画
を出力させる直後からＷＥ動作を制御して、子画面用メ
モリ２６へ子画面動画映像データを書き込み始めると、
親画面のフリーズのタイミングによっては、最初のライ
トリセットまでの期間、奇数フィールドの映像データが
書き込まれるべきアドレスへ偶数フィールドの映像デー
タが書き込まれるおそれがある。

【００５７】このような不具合を解決するため、第６実
施形態では、子画面に動画映像を出力する動作におい
て、子画面へ映像データが出力されていないときからラ
イトイネーブル（ＷＥ）動作を開始し、ＦＩＦＯメモリ
を用いた場合であってもフリーズ直後の子画面動画映像
出力に誤った映像データが出力されないような子画面用
メモリ２６の制御方法を示す。

【００５８】すなわち、ＦＩＦＯメモリからなる子画面
用メモリ２６において、子画面に映像データが出力され
ていないときから、ＷＥ動作を行うよう制御し、子画面
用メモリ２６に映像データの書き込みを行う。そして、
子画面への動画出力指示がなされると、子画面用メモリ
２６から動画映像データを出力する。

【００５９】このように、子画面用メモリ２６の書き込
み制御を行うことにより、親画面のフリーズ直後から、
モニタへ誤った動画映像データが出力されることを防止
でき、良好な子画面動画映像を出力できるという効果が
ある。

【００６０】以上説明した実施形態によれば、アドレス
制御の不要なメモリを用いて映像信号処理回路を構成す
ることで、アドレス制御のいらない簡単な制御で種々の
映像信号処理を施した映像信号の出力制御を行うことが
でき、従来のようにアドレス制御が必要なメモリを用い
た場合に映像信号の出力制御が複雑になるという問題点
を解決できる。また、アドレス制御のための信号発生手
段が不要となるため、回路構成を簡略化でき、アドレス
制御信号回路の設計に係る設計工数を削減できる。

【００６１】［付記］ （１） 面順次撮像手段で撮像して得られた３つの異な
る色信号を同時化手段で同時化し、この同時化手段から
所定の期間に出力される３つの異なる色信号を所定単位
信号として処理して静止画像を生成する映像信号処理回
路において、前記同時化手段から出力される前記３つの
異なる色信号を、少なくとも前記単位信号を３つ得るこ
とのできる期間遅延する遅延記憶手段と、前記遅延記憶
手段の出力信号に基づき静止画像を形成するため、前記
遅延記憶手段の出力信号を記憶する静止画像記憶手段
と、を具備したことを特徴とする映像信号処理回路。

【００６２】（２） 面順次撮像手段で撮像して得られ
た３つの異なる色信号を同時化手段で同時化し、この同
時化手段から所定の期間に出力される３つの異なる色信
号を所定単位信号として処理して静止画像を生成する映
像信号処理回路において、前記同時化手段から出力され
る前記３つの異なる色信号を、少なくとも前記単位信号
を３つ得ることのできる期間遅延する第１の遅延記憶手
段と、前記第１の遅延記憶手段の出力信号に基づき第１
の静止画像を形成するため、前記第１の遅延記憶手段の
出力信号を遅延記憶する第２の遅延記憶手段と、前記第
２の遅延記憶手段の出力信号に基づき前記第１の静止画
像を間引いて形成される第２の静止画像を形成するた
め、前記第２の遅延記憶手段の出力信号を遅延記憶する
第３の遅延記憶手段と、を具備したことを特徴とする映
像信号処理回路。

【００６３】（３） 前記遅延記憶手段は、前記遅延す
る期間として信号を少なくとも３フィールド遅延させる
ことを特徴とする付記１に記載の映像信号処理回路。

【００６４】（４） 前記第１の遅延記憶手段は、前記
遅延する期間として少なくとも３フィールド遅延させる
ことを特徴とする付記２に記載の映像信号処理回路。

【００６５】（５） 前記静止画像記憶手段の出力と前
記遅延記憶手段及び静止画像記憶手段を経由しない出力
とを切り換え、動画映像出力機能と静止画映像出力機能
を有する出力制御手段を具備したことを特徴とする付記
１に記載の映像信号処理回路。

【００６６】（６） 前記静止画像記憶手段は、動画映
像出力時においても動画映像データの書き込みを行うこ
とを特徴とする付記５に記載の映像信号処理回路。

【００６７】（７） 前記第１の遅延記憶手段または第
２の遅延記憶手段は、前記第３の遅延記憶手段に出力す
る映像信号の読み出しを偶数フィールドと奇数フィール
ドとで交換可能としたことを特徴とする付記２に記載の
映像信号処理回路。

【００６８】（８） 前記第２の遅延記憶手段は親画面
の静止画映像を出力するための親画面静止画用メモリで
あり、前記第３の遅延記憶手段は子画面の静止画映像を
出力するための子画面用メモリであることを特徴とする
付記２に記載の映像信号処理回路。

【００６９】（９） 前記親画面静止画用メモリ及び子
画面用メモリの出力を切り換え、親画面出力と子画面出
力、各々の画面へ動画映像出力と静止画像映像出力、親
画面と子画面の映像データ交換機能を有する出力制御手
段を具備したことを特徴とする付記８に記載の映像信号
処理回路。

【００７０】（１０） 前記子画面用メモリは、子画面
の静止画映像出力と動画映像出力とを兼用する１つのメ
モリからなることを特徴とする付記８に記載の映像信号
処理回路。

【００７１】（１１） 前記子画面用メモリは、前記親
画面静止画用メモリの出力を少なくとも２フィールド遅
延させることを特徴とする付記８に記載の映像信号処理
回路。

【００７２】（１２） 前記子画面用メモリは、前記親
画面静止画用メモリの出力を間引いて書き込む際、映像
信号の偶数フィールドと奇数フィールドとで異なるライ
ンの信号を選択して書き込むことを特徴とする付記８に
記載の映像信号処理回路。

【００７３】（１３） 前記子画面用メモリは、前記親
画面静止画用メモリの出力を間引いて書き込む際、選択
される映像信号の奇数フィールドのラインと偶数フィー
ルドのラインの間隔を同じにしたことを特徴とする付記
８に記載の映像信号処理回路。

【００７４】（１４） 前記親画面静止画用メモリは、
親画面動画映像出力時においてもメモリに動画映像デー
タの書き込みを行うことを特徴とする付記８に記載の映
像信号処理回路。

【００７５】（１５） 前記子画面用メモリは、子画面
映像未出力時においてもメモリに動画映像データの書き
込みを行うことを特徴とする付記８に記載の映像信号処
理回路。

【００７６】

【発明の効果】以上説明したように本発明によれば、ア
ドレス制御のいらない簡単なメモリ制御で種々の映像信
号処理を施した映像信号の出力制御を行うことができる
と共に、装置構成の簡略化及び設計工数の削減が可能と
なる効果がある。

【図面の簡単な説明】

【図１】本発明の実施形態に係る電子内視鏡装置の全体
構成を示すブロック図

【図２】本実施形態に係るメモリ回路の構成を示すブロ
ック図

【図３】第１実施形態に係るメモリ回路の動作を説明す
るタイミングチャート

【図４】映像出力画面の走査線イメージを示す説明図

【図５】第２実施形態に係る子画面用メモリの動作を説
明するタイミングチャート

【図６】第３実施形態に係る子画面用メモリの動作を説
明するタイミングチャート

【図７】親画面と子画面の表示位置を示す説明図

【図８】第４実施形態に係る遅延用メモリの構成を示す
構成図

【図９】動画と静止画での映像データのフィールド反転
を示す説明図

【図１０】親画面静止画用メモリにおける誤った静止画
映像データ出力を示す説明図

【図１１】第５実施形態に係る親画面静止画用メモリに
おける正常な静止画映像データ出力を示す説明図

【符号の説明】

１…電子内視鏡 ２…映像信号処理部 ４…モニタ ７…固体撮像素子 １１…プリプロセス回路 １４…拡大／縮小回路 １５…メモリ回路 １７…コントロール信号発生回路 ２１…静止画色ずれ防止回路 ２２…遅延用メモリ ２３…親画面静止画用メモリ ２４，２５…出力制御回路 ２６…子画面用メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 面順次撮像手段で撮像して得られた３つ
   の異なる色信号を同時化手段で同時化し、この同時化手
   段から所定の期間に出力される３つの異なる色信号を所
   定単位信号として処理して静止画像を生成する映像信号
   処理回路において、 前記同時化手段から出力される前記３つの異なる色信号
   を、少なくとも前記単位信号を３つ得ることのできる期
   間遅延する遅延記憶手段と、 前記遅延記憶手段の出力信号に基づき静止画像を形成す
   るため、前記遅延記憶手段の出力信号を記憶する静止画
   像記憶手段と、 を具備したことを特徴とする映像信号処理回路。