JPH1175384A

JPH1175384A - 位相アキュムレーターによって制御されるモータ駆動システム及びその方法

Info

Publication number: JPH1175384A
Application number: JP10186821A
Authority: JP
Inventors: David Kurt Klaffenbach; デイヴィッド・カート・クラッフェンバック; Harald Portig; ハラルド・ポーティグ; Thomas Campbell Wade; トーマス・キャンベル・ウェイド
Original assignee: Lexmark International Inc
Current assignee: Lexmark International Inc
Priority date: 1997-05-29
Filing date: 1998-05-28
Publication date: 1999-03-16
Also published as: CN1218469C; CN1223498A; DE69830028T2; TW411664B; KR100473287B1; US6006008A; EP0893877A3; EP0893877B1; EP0893877A2; KR19980087510A; DE69830028D1

Abstract

(57)【要約】【課題】ＤＣ或はＢＬＤＣ位相同期化ループ（ＰＬ
Ｌ）モータのための高分解能速度制御を提供する。【解決手段】位相アキュムレーターが時間で変化する
周波数基準をＰＬＬ入力へ送出し、平均周波数がモータ
速度を高精度で設定する。ポスト・ディバイダーが用い
られて、こうした機能を実施するために要求される回路
数を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相アキュムレー
ターを用いる位相同期（ロックッド）ループ・モータ駆
動システムの制御装置及び制御方法に関する。このシス
テムは、極めて小さな変更で単一速度動作用に設計され
た商品としての集積ブラシレスＤＣモータ・アセンブリ
の高分解能速度制御を可能とする。

【０００２】

【従来の技術】様々なブラシレスＤＣ（ＢＬＤＣ）モー
タがレーザプリンタ用に考えられている。１つのそうし
たＢＬＤＣは特に費用有効性があり、モータ・アセンブ
リ内に集積された回路ボード上にドライバ及び速度制御
回路を含む。この回路は一定周波数で動作する水晶制御
型発振器を含む。モータの規定制御された速度はその制
御された発振器の周波数に直に関連されるので、一定で
ある。

【０００３】そうしたレーザプリンタにおいて、モータ
速度は精密に変更されて、固定された速度印刷システム
で達成可能なより良好な印刷重ね合わせ又は印刷整合を
為す。そうしたより高度な整合又は重ね合わせは、特
に、高分解能モードを用いる顧客或は予備印刷されたフ
ォーム用途で用いる顧客によって要求される。固定速度
のモータは受け入れに難くなるであろう。しかしなが
ら、固定速度モータの費用有効性を利用すべく、同時に
速度制御の有益性を得て小さな変更で現行の固定速度モ
ータから演繹されるモータを使用することが望まれる。

【０００４】これらモータにおける水晶発振器又は水晶
振動子は、典型的には数メガヘルツの周波数で動作す
る。そこでそうしたクロック信号は、典型的には、位相
同期ループ（ＰＰＬ）用の基準周波数を形成すべく小さ
く分割又は分周される。この基準周波数はＰＰＬにおい
て、典型的には、モータのロータに取付けられたエンコ
ーダからの信号か、或は、回路基板近辺にエッチングさ
れた回路トレースを通過する毎にモータの永久磁石によ
って誘導される電圧から発生する信号かの何れかである
フィードバック周波数と比較される。周波数分割は、例
えば１０から１４段を有し得るバイナリ・カウンタ又は
２進計数回路によって行われて、１，０２４から１６，
３８４まで変化するファクターで分割する。

【０００５】上述したモータの速度は、水晶発振器から
の固定された信号を変更可能な実効的な周波数を有する
信号で置き換えることによって制御することができる。
そこでモータ速度はクロック周波数に比例することにな
る。この新しい信号は、外部ソースからモータへ供給さ
れ得る。よって、現行の単一速度の商品であるＢＬＤＣ
モータ・アセンブリに対して唯一変更が必要とされるこ
とは、オンボード（基板内）の固定周波数水晶又は発振
器回路をオフボード（基板外）の信号接続で置き換える
ことである。

【０００６】可変的な周波数によって達成可能な制御の
分解能はクロック信号ソースの分解能によって制限され
る。速度が正確に制御される必要がある場合、典型的な
モータ・コントローラ内で利用可能なクロック信号から
適切な周波数を引出すことは困難となる。

【０００７】これまでに、ＤＣ及びＢＬＤＣモータ・シ
ステムの高分解能速成制御を獲得すべく様々な方法が用
いられてきた。

【０００８】ＤＣモータ制御システムに利用された最も
共通するアプローチは、ＰＬＬに対して低周波数基準ク
ロックを提供することである。例えばそうした構成は、
４０３９プリンタ及びオプトラ（Ｏｐｔｒａ）プリンタ
の双方に対するレックスマーク（Ｌｅｘｍａｒｋ）社の
ミラー・モータ制御システムに用いられている。こした
システムにおいては、個別のモータ・ドライバを用いる
か、或は低周波数基準を受信できる１つのモータ・ドラ
イバを用いる必要性がある。しかしながら、これらアプ
ローチの何れも、モータ周波数、要求されるトルク、並
びに、他のシステム考慮点に依存して著しくより高価で
あり得る。

【０００９】可変的な高速基準を提供するためのより早
期のアプローチは、Ｍａｅｄａ等に対する合衆国特許第
４，２７１，３８２号に記載されている。このＭａｅｄ
ａ等のシステムにおいては、通常、出力クロック周波数
が入力水晶周波数の半分に等しい。しかしながら時折、
出力クロックは平均クロック速度を遅くすべくサイクル
数のために抑制され得る。代替的には、出力クロックは
しばしば、入力クリスタルの２での分割(divide-by-tw
o)から入力クリスタル自体にスイッチされ、平均クロッ
ク速度を速める効果を有する。何れの場合も、速度補正
がＰＬＬによって観測される基準周波数の率と等しい率
で行われる。そうしたクロック上塗り(clock-clobberin
g)／クロック挿入(clock-insertion)のアプローチは、
モータ・システムをランプアップ(ramp-up)及びランプ
ダウン(ramp-down)時中に深刻な周波数摂動（即ち、ジ
ッタ）を被らせる不規則な波形をもたらす。更に、出力
波形に対する同期ディジタル・システムのクロックの切
換えは、本来、出力上にグリッチを創り出す傾向があ
り、そのグリッチがＥＭＣ（電磁干渉）の問題となった
り、引き続く論理によって偽追加クロックとして観測さ
れされ得る。

【００１０】ＢＬＤＣモータの精密な速度制御を行う他
のアプローチは、従来のディバイダを用いて水晶に基づ
くクロックから低基準クロックを生成して、その低周波
数基準に同期させられる高周波数信号を生成すべく周波
数マルチプライヤＰＬＬ回路を用いることである。そこ
でこの高周波数基準がモータ制御システムに対する基準
入力として用いられる。そうした二重ＰＬＬシステム・
タイプは市販の集積回路に実装されているが、必要とさ
れるドライブ電子機器を具備した集積パッケージには実
装されていない。それ故に、二重ＰＬＬを中核又はベー
スとして構築されたシステムはより多くの構成要素を有
することになる。

【００１１】

【発明が解決しようとする課題】本発明の目的は、レー
ザプリンタのプロセス速度に密に同調するために高分解
能の速度制御を提供して、最良の印刷品質及び性能を達
成することである。

【００１２】本発明の他の目的は、同一のハードウェア
を用いて多重動作点を実行させることを可能とすること
である。

【００１３】本発明の更に他の目的は、ＤＣ或はＢＬＤ
Ｃ位相同期ループ（ＰＬＬ）モータに対して高分解能速
度制御を提供することである。

【００１４】本発明の更なる他の目的は、ＰＬＬ入力に
時間で変動する周波数基準を送出する位相アキュムレー
ターを提供して、平均周波数が高精度でモータ速度を設
定するように為すことである。

【００１５】本発明の他の目的は、ポスト・ディバイダ
ーを提供することによって、機能を実行するために要求
される回路数を低減することである。

【００１６】本発明の他の目的は、速度の高分解能制御
を提供することである。

【００１７】本発明の他の目的は、実時間速度制御を達
成することである。

【００１８】本発明の他の目的は、将来における開発設
計時間を削減する頑強な設計を提供することである。

【００１９】

【課題を解決するための手段】先行技術に係るこれらの
短所及び他の短所は、有効なクロック信号の分解能が制
限される場合に高分解能速度制御を達成する装置及び方
法に向けられた本発明によって対処される。本発明の方
法は、既製又は現行の集積ＢＬＤＣモータで実施可能で
あり、適切な動作を保証している。

【００２０】本発明は、現行の任意波形ジェネレータ
（ＡＷＧ）及び、しばしば直接ディジタル・シンセサイ
ザ（ＤＤＳ）と呼称される直接周波数合成器に埋め込ま
れた単純なカウンタ回路又は計数回路を利用する。この
変更カウンタ回路は位相アキュムレーターと云われ、Ｓ
ａｕｌ等による文献（ＩＥＥＥＪｏｕｒｎａｌｏｆ
Ｓｏｌｉｄ-ＳｔａｔｅＣｉｒｃｕｉｔｓ、第２５
冊、第１号、１９９０年２月、及び、ＩＥＥＰｒｏｃ
ｅｅｄｉｎｇｓ-Ｇ、第１３８冊、第２号、１９９１年
４月）において波形合成応用例として記載されている。

【００２１】ＢＬＤＣモータはより大きなパワーを提供
すると共に、従来のＤＣモータよりも静かである。レー
ザプリンタの分野において、モータ速度は、１２００×
１２００解像度での印刷ために半減され、それは、最終
製造でマージンを補正するため（有害な許容誤差の蓄積
を補償する）、そして、レーザプリンタが埋め得るもの
よりも幾分大きなページ上への印刷を請け負う予め存在
するデータを圧縮するためである。

【００２２】本発明の以上の特質及び他の特質は添付図
面と関連しての以下に説明される。

【００２３】

【実施例】図１で参照されるように、単純なカウンタ回
路又は計数回路１０が示されている。初期値１２がカウ
ントレジスタ１４にロードされ、現行のカウントが各ク
ロック・サイクルで１の値ずつ増分される。カウントレ
ジスタ１４が所与の最終値に到達すると、初期値は再ロ
ードされこのサイクルが繰り返される。これによって、
典型的なカウンタ１０は初期値から最終値までに亙って
１ずつ増分(減分)させられ、固定サイクルの動作を形成
する。典型的なカウンタ１０のカウントを初期及び最終
カウント値の間の中間比較値と比較することによって、
１サイクル中の合計カウント数によって分割されたクロ
ック周波数に等しい出力周波数を有するカウンタ１０か
ら規則的な波形が得られる。

【００２４】位相アキュムレーター２０の基本動作は，
各クロック・サイクル毎に、カウントが１の固定増分の
代わりに位相オフセット２１によって提供される選択可
能な量だけ増分されることを除いて、単純なカウンタ１
０の動作と同様である。加えて、サイクルを通じてのあ
る時点で初期値を再ロードするのではなく、位相アキュ
ムレーターには決して再ロードされ得ないことである。
よって、最大カウント値が越えられると、カウンタの最
上位ビット（ＭＳＢ）以上のカウントのビットが切り捨
てられ、カウントレジスタ２２におけるその残余だけが
残される。この機能は以下の数式１のように書き表すこ
とができる。

【００２５】

【数１】

【００２６】この数式１において、位相オフセット＝各カウント毎の増分量、ｎ＝カウントにおけるビット数である。

【００２７】次のサイクルで、カウントレジスタ２２
は、先行するサイクルの残った値からの増分を続行す
る。先行サイクルからの情報のそうした蓄積は、その動
作を解く鍵となるメモリ効果を提供する。このカウント
は多重的に利用可能であるが、バイナリ出力の最も簡単
な生成はカウントの最上位ビットを取り出すことであ
る。第２位ビット、最下位ビット、或はそうしたビット
の任意の組合わせ等のビットの異なる組合わせをバイナ
リ出力を形成すべく用いることができる。カウントの最
上位ビット（ＭＳＢ）から得られる出力波形は、長い期
間に亙って、以下の数式２で表わされる平均出力周波数
をもたらす不規則波形である。

【００２８】

【数２】

【００２９】この数式２において、ＦMSBavg＝２nクロック・サイクルに亙っての平均出力
波形周波数、ＦCLK＝入力クロック周波数、位相オフセット＝各カウント毎に増分する量、ｎ＝カウントにおけるビット数である。

【００３０】生成される波形はある出力遷移から次の出
力遷移まで不規則である一方、そのサイクル全体は少な
くとも２nクロック・サイクル毎に繰返す。また、位相
オフセットの有効な範囲は１から２n-1であり、それは
位相オフセットｘを２n-1を越える量を乗じたものが位
相オフセットｙ（ここで、ｙ＝２n−ｘ）によって調和
させられるパターンを作り出すからであり、２n-1から
２nまでの各周波数は１から２n-1までの範囲における同
等の仲間を有する。位相オフセットに対するこの制限は
ＦCLK／２nからＦCLK／２までの出力周波数範囲をもた
らす。出力周波数の分解能は１の位相オフセットにおけ
る変化によって生成される周波数における変化であるの
で、ヘルツ（Ｈｅｒｔｚ）での分解能はＦCLK／２nであ
る。従って、絶対分解能はカウンタのサイズを増大する
ことによって増大する。

【００３１】位相アキュムレーター２０の機能は簡単な
例で最良にイメージされ得る。ゼロから７（二進法での
０００から１１１）までの範囲のカウント値を具備する
３ビット・カウンタがあると仮定する。更に、カウント
に対して選択された位相オフセットが３（二進法で０１
１）であると仮定する。よって次のサイクルに対するカ
ウントは、３に先行サイクルに対するカウントに対する
モジュロ８をプラスしたものに等しい。カウントレジス
タ２２の初期値がゼロであれば、位相アキュムレーター
のカウント値は、次の値を通じて各クロック毎に３だけ
増分することになる。

【００３２】０，３，６，１，４，７，２，５，０...
（勿論、値６，４，７，並びに、５に対する最上位ビッ
トは１である。）

【００３３】８個のカウントのサイクル全体に亙って、
そのカウントの最上位ビット（ＭＳＢ）の平均出力周波
数は以下の数式３の如くである。

【００３４】

【数３】

【００３５】出力波形は図２に示されており、入力クロ
ック波形の周波数の３／８で動作する理想クロックに対
して得られる波形と対照的である。加えて、図２はクロ
ックの正エッジにおける累積的なエッジ速度誤差の大き
さ及び期間を示す。

【００３６】図２に示されるように、得られた波形出力
は幾分不規則である。しかしながら、立ち上がりエッジ
が生ずる速度は、Ｍａｅｄａ等の特許に関して先に述べ
たクロック上塗り(clock-clobbering)／クロック挿入(c
lock-insertion)とは反対に、かなり規則的である。位
相アキュムレーターのアプローチを用いて、出力波形の
各エッジが、理想周波数基準を用いてエッジが生じると
きの１つのクロック・サイクル（或は離散サンプル）内
で生ずる。上述のものは、所望出力周波数の非整数倍で
あるクロック周波数を有するディジタル回路を用いて得
ることができる最良の可能性の性能を発揮する。

【００３７】本発明の実施例が図３に示されている。Ｂ
ＬＤＣシステム３０は、基準周波数生成回路３４によっ
て制御される集積ＢＬＤＣモータ・アセンブリ３２を含
み、該基準周波数生成回路は、水晶振動子３６、１４ビ
ット・カウンタ３７を具備する位相アキュムレーター３
８、並びに、位相アキュムレーターのＭＳＢ（最上位ビ
ット）の選択可能なポスト・ディバイダー（ポスト分割
器）４０を含む。

【００３８】図３及び本明細書では、速度を制御するた
めにＰＬＬ４２を使用する集積モータ・アセンブリ３２
を参照するが、他の速度制御法も存在する。そうしたア
プローチの内の卓越したものは、ＤＣモータ集積回路に
共通して使用されている速度識別システムである。本発
明はそうしたタイプのシステムに対しても同等に適用さ
れる。

【００３９】図３に示されるポスト・ディバイダー４０
は、可能な限り広範な範囲に亙っての全体的な速度精度
を維持する点に関しての重要な特徴である。このポスト
分割４０は位相アキュムレーター３８の出力を２，３，
４の係数で任意に分割させるか或は直に通過させるか
（１で分割するモード）を可能とする。その結果とし
て、ＢＬＤＣモータ・アセンブリ３２に送出される基準
クロックは以下の数式４の平均出力周波数を有すること
になる。

【００４０】

【数４】

【００４１】この数式４において、ＦREFCLKAvg＝ＢＬＤＣモータ・アセンブリへ送出され
る平均周波数基準、ＦCLK＝入力クロック周波数、位相オフセット＝各カウント毎に増分する量、ｎ＝カウントにおけるビット数、ポスト分割＝１から４までの整数である。

【００４２】よって、図３に示されるシステムの結果で
あるモータ・シャフト周波数は以下の数式５によって決
定される。

【００４３】

【数５】

【００４４】この数式５において、モータＩＣ周波数分割＝通常、１，０２４から１６，３
８４までの範囲のＢＬＤＣドライバＩＣ内部に設定され
た分割比、モータ・フィードバック比＝典型的には３から５０の範
囲の、エンコーダのサイクル、ホール効果、或はモータ
・シャフトの完全サイクル毎の周波数生成フィードバッ
ク波形の間の比である。

【００４５】誤差低減に関してのポスト分割の長所前述したように、位相アキュムレーター３８は分解能Ｆ
CLK／２nでのＦCLK／２nからＦCLK／２までの周波数範
囲を有する。絶対分解能は出力周波数の範囲に亙って一
定であるが、多くの用途において、相対分解能が重要で
ある。相対分解能は、ここでは、最小可能量或は絶対分
解能により出力周波数を変更することによって生ずる出
力周波数における変化のパーセントとして定義される。
位相アキュムレーター３８の場合、相対分解能は出力周
波数と逆比例する。それ故に、もし出力周波数が最大出
力周波数の半分に選択されると、相対分解能は約２倍と
為される。同様に、もし出力周波数が最大出力周波数の
１／１０であれば、相対分解能は約１０倍と為される。

【００４６】ポスト分割４０としてプログラム可能なバ
イナリ・ディバイダーを位相アキュムレーター３８及び
モータ制御回路４４の間に利用することによって、相対
分解能における低下又は劣化を、バイナリ・ディバイダ
ーにおけるビット数に１をプラスしたものに等しいオク
ターブ数にわたる２或はそれ以下の係数まで最小化でき
る。位相アキュムレーター３８の出力に置かれた任意の
ディバイダーは出力周波数及び絶対分解能を同一係数だ
け低減することになる。よって、ディバイダーが用いら
れることによって、位相アキュムレーター３８がその最
高位の動作オクターブで常に動作させられる際、相対分
解能は、常に、２n-1を或はパーセントとしての１００
％*（２n-1）を上回ることになる。アキュムレーターは
相対分解能の犠牲でより低い値の位相オフセットで動作
可能である。

【００４７】非分割位相アキュムレーター最上位ビット
信号の場合のように、出力信号の最大タイミング誤差
は、同一平均位相での理想クロックと比べた場合、位相
アキュムレーター３８の入力クロック３６における１周
期の±１／２に限定されている。もしランダムな位相の
理想クロックと比べると、タイミング誤差は位相アキュ
ムレーター３８の入力クロック３６の１周期の最大全範
囲を有することになる。

【００４８】位相アキュムレーター３８の結果として得
られた周波数誤差に対する効果は図４に示されている。
図４は、１での分割（右側区分）、２での分割（中央区
分）、並びに、４での分割（左側区分）に対するポスト
分割４０によって得られる誤差に関しての低減を示して
いる。事実上、ポスト分割４０は位相アキュムレーター
３８を２n-2から２n-1までの位相オフセット値で動作さ
せている。ポスト分割４０は高い値で位相オフセット４
６を動作させているので、１段階のジャンプ（１段階は
位相オフセットが１だけ増大する際の周波数差）が出力
速度に関しての相対誤差をより少なくしている。量子化
周波数誤差（即ち、最大の不可避誤差）は出力周波数に
おける段階の半分を出力周波数で分割して１００％で乗
じたもの、或は以下の数式６に等しくなる。

【００４９】

【数６】

【００５０】数式６において、大きな位相オフセットは
以下の数式７の如くに簡略化され得る。

【００５１】

【数７】

【００５２】図４は１，２，４の分割比を使用を示して
いるが、他の整数値も使用可能である。

【００５３】図５に示されるオシロスコープの波形は、
従来クロックからの理想的な９．７８６ＭＨｚ出力波形
５０と、９．７８６ＭＨｚ平均クロック波形を生成すべ
く、２２．３６８ＭＨｚクロック周波数での本発明に係
る回路を用いて得られる波形５２とを対照的に示してい
る。図示例は基本クロックの１６個の各エッジを繰返し
ている。この例において、ポスト分割は未使用である。
この時間中、出力波形の７個の立ち上がりエッジが作り
出される。図５に示された例におけるカーソルは、従来
クロックの７個の完全サイクルが生じている期間中に亙
っての、本発明に係る回路での７個の完全サイクルも生
じていることを示している。他の例は２２．３６８ＭＨ
ｚ基本クロックのより多くか或はより少ないサイクルを
繰返すことになるが、考え方は同一である。先に議論し
たように、累積的な正のエッジ誤差は１つの入力クロッ
ク・サイクルを越えない。

【００５４】例本発明に係るモータ・システムの一実施例は以下の値を
用いる。ＦCLK＝２２．３６８７５ＭＨｚ、位相オフセット＝２12（＝４０９６）から１２13（＝８
１９２）までの任意の整数、ｎ＝１４、よって２n＝１６，３８４、ポスト分割＝１から４までの整数、モータＩＣ周波数分割＝２13＝８１９２、モータ・フィードバック比＝４５。

【００５５】よって、この例の場合、ＢＬＤＣモータ・
アセンブリへ送出される波形は平均で以下の数式８の如
くである。

【００５６】

【数８】

【００５７】その結果のモータ・シャフト周波数は以下
の数式９或いは数式１０の如くである。

【００５８】

【数９】

【００５９】

【数１０】

【００６０】当方の応用にとって有用なモータ周波数範
囲は約１３から４０回転／秒である。

【００６１】ＰＬＬに対する基準入力によって生成され
る誤差を決定するために、ＢＬＤＣモータ制御ＩＣ内部
で生成される基準周波数を考察しなければならない。そ
れは以下の数式１１或いは数式１２の如くである。

【００６２】

【数１１】

【００６３】

【数１２】

【００６４】モータの所望動作範囲に亙って、基準周波
数は約５００から１２００ヘルツになる。ここでの最終
誤差を最小に保持するために、図４に示されるように、
２のポスト分割が５００から６８３ヘルツまでの基準周
波数に対して選択されると共に、６８３から１２００ヘ
ルツまでの周波数に対しては１のポスト分割が選択され
る。異なるモータによって提供される異なるモータＩＣ
周波数分割或はモータフィードバック比を想定すると、
他のポスト分割値が選択され得る。

【００６５】例示したシステムが理想クロックと比べた
場合にどの程度良好であるかを知るべく、２つの最も重
要な誤差は量子化周波数誤差及び最大エッジ・タイミン
グ誤差である。

【００６６】先に議論したように、量子化周波数誤差は
１／（２*位相オフセット）に等しく、本システムの平
均周波数が、位相オフセットに対する整数値を選択しな
ければならない結果としての、所望周波数から、どの程
度遠ざかり得るかを表わす。最大量子化周波数誤差（Ｍ
ＱＦＥ）は位相オフセットがその最小値に到達した際に
生ずる。ポスト分割の場合、使用される位相オフセット
は２n-2或は４，０９６の最小になることができる。よ
って、ポスト・ディバイダーと一緒に使用される１４ビ
ット・アキュムレーターに対しての最大量子化周波数誤
差（ＭＱＦＥ）は以下の数式１３の如くである。

【００６７】

【数１３】

【００６８】最大エッジ・タイミング誤差（ＭＥＴＥ）
は、理想クロックと比べた場合の、本システムの出力で
の任意の所与エッジで観測され得る遅延である。位相オ
フセットが２n-2の最小である場合、最大エッジ・タイ
ミング誤差（ＭＥＴＥ）は位相アキュムレーターの入力
クロックでの１周期に等しくなる。例示例の場合、最大
エッジ・タイミング誤差（ＭＥＴＥ）＝４４．７ナノ秒
（ｎＳ）である。よって、出力信号における任意の所与
エッジは理想信号からせいぜい約４４．７ナノ秒だけ遅
延され得る。基準としての最上位ビット（ＭＳＢ）出力
信号から分割された信号を用いるモータ制御器の場合、
この遅延はモータ・システムに対する時折或はランダム
な位相誤差を表わす。モータ制御ＰＬＬが１２００ヘル
ツで動作している場合、周期＝８３３μＳ（マイクロ
秒）＝０．０００５３６サイクル＝０．００５３６％或
は非常に小さな量である。

【００６９】よって、本回路は、知覚し得る速度誤差を
モータ・システムに導入することなしに、商品タイプの
パーツを用いて必要とされる機能を提供するものであ
る。

【００７０】以上、本発明の幾つかの実施例を説明した
が、他の変形、変種、並びに、変更が以上の説明を考慮
して当業者に提案され得ることと信ぜられる。例えば、
本発明は単なるプリンタに対するモータ制御に限定され
ず、搬送機、物品取扱い装置、或は微細で実時間のモー
タ制御を要求する任意の他の状況に対して同等に適用さ
れ得る。本発明はＢＬＤＣモータ及び他のＤＣモータに
同等に適用され得る。更には、ポスト分割は１乃至４ま
で以外の整数であり得る。それ故に、そうした変種、変
形、並びに、変更の全てが特許請求の範囲で規定される
発明範囲内に含まれるものと信ぜられる。

【図面の簡単な説明】

【図１】図１は、一般化された単純カウント及び位相ア
キュムレーターを示す概略線図である。

【図２】図２は、出力波形線図である。

【図３】図３は、本発明の概略線図である。

【図４】図４は、周波数誤差対出力周波数を示すグラフ
である。

【図５】図５は、従来クロックからの理想出力波形と、
本発明回路を用いて得られた波形とのオシロスコープ上
での波形図である。

【符合の説明】

１０カウンタ（回路）１２初期値１４，２２カウントレジスタ２０，３８位相アキュムレーター２１位相オフセット３０ＢＬＤＣシステム３２集積モータ・アセンブリ３６水晶振動子３７１４ビット・アセンブリ４０ポスト・ディバイダー４２ＰＬＬ

───────────────────────────────────────────────────── フロントページの続き (72)発明者デイヴィッド・カート・クラッフェンバックアメリカ合衆国 40383 ケンタッキー、ヴァーサイルズ、チェストナット・レーン 210 (72)発明者ハラルド・ポーティグアメリカ合衆国 40383 ケンタッキー、ヴァーサイルズ、ティンチャー・ドライブ 400 (72)発明者トーマス・キャンベル・ウェイドアメリカ合衆国 40504 ケンタッキー、レキシントン、コロニアル・ドライブ 1261

Claims

【特許請求の範囲】

【請求項１】ＤＣモータ高分解能速度制御のための装
置であって、モータ制御回路と、前記モータ制御回路に対して時間で変化する周波数基準
を送出する１より大きな位相オフセットを有する位相ア
キュムレーターと、を備えるＤＣモータ高分解能速度制
御のための装置。
【請求項２】要求される回路数を低減するポスト・デ
ィバイダーを更に備え、平均周波数が前記モータの速度
を高精度で設定している、請求項１に記載のＤＣモータ
高分解能速度制御のための装置。
【請求項３】前記位相アキュムレーターが、各クロッ
ク・サイクルで可変量だけ増分されるカウントを有す
る、請求項１に記載のＤＣモータ高分解能速度制御のた
めの装置。
【請求項４】前記位相アキュムレーターが決して再ロ
ードされず、それによって、ひとたび最大カウント値が
越されたならば、最上位ビット以上の前記カウントのビ
ットが切り捨てられて、以下に定義する数式１のよう
に、残余だけが残される、【数１】請求項３に記載のＤＣモータ高分解能速度制御のための
装置。
【請求項５】次のサイクルで、前記カウントが前記残
余からの増分を継続して、メモリ効果を提供する、請求
項４に記載のＤＣモータ高分解能速度制御のための装
置。
【請求項６】前記カウントが利用されて、前記カウン
トの前記最上位ビットを取り出すことによってバイナリ
出力を生成する、請求項５に記載のＤＣモータ高分解能
速度制御のための装置。
【請求項７】前記カウントの前記最上位ビットから得
られる出力波形が不規則波形であり、それが長期に亙っ
て、以下の数式２の平均出力周波数を生成し、【数２】ここで、ＦMSBavg＝２nクロック・サイクルに亙っての
平均出力波形周波数、ＦCLK＝入力クロック周波数であ
る、請求項６に記載のＤＣモータ高分解能速度制御のた
めの装置。
【請求項８】サイクル全体が少なくとも２nクロック
・サイクル毎に繰返され、出力周波数の分解能が、１の
前記位相オフセットにおける変化で提供される周波数で
の変化によって決定されて、ＦCLK／２nのヘルツでの結
果的な絶対分解能が提供される、請求項７に記載のＤＣ
モータ高分解能速度制御のための装置。
【請求項９】前記モータ制御回路が位相同期ループを
含む、請求項１に記載のＤＣモータ高分解能速度制御の
ための装置。
【請求項１０】ＤＣモータ・システム高分解能制御の
ための装置であって、基準周波数生成回路によって制御されるＤＣモータ・ア
センブリを備え、該基準周波数生成回路が、１より大きな位相オフセットを有する位相アキュムレー
ターと、前記位相アキュムレーターを駆動する水晶振動子と、を含むことから成るＤＣモータ・システム高分解能速度
制御のための装置。
【請求項１１】前記位相アキュムレーターの出力に基
づく選択可能なポスト分割を更に備える、請求項１０に
記載のＤＣモータ・システム高分解能速度制御のための
装置。
【請求項１２】前記ＤＣモータ・アセンブリが集積Ｄ
Ｃモータ・アセンブリである、請求項１０に記載のＤＣ
モータ・システム高分解能速度制御のための装置。
【請求項１３】前記ポスト分割が少なくとも最上位ビ
ットに基づく、請求項１１に記載のＤＣモータ・システ
ム高分解能速度制御のための装置。
【請求項１４】前記集積ＤＣモータの速度を制御する
位相同期ループを更に備える、請求項１０に記載のＤＣ
モータ・システム高分解能速度制御のための装置。
【請求項１５】前記ＤＣモータの速度を制御する速度
識別システムを更に備える、請求項１０に記載のＤＣモ
ータ・システム高分解能速度制御のための装置。
【請求項１６】広範囲に亙って、速度精度全体を保持
するポスト・ディバイダーを更に備える、請求項１０に
記載のＤＣモータ・システム高分解能速度制御のための
装置。
【請求項１７】前記ポスト・ディバイダーが、前記位
相アキュムレーターの出力を任意に整数によって分割さ
せることを可能とする、請求項１６に記載のＤＣモータ
・システム高分解能速度制御のための装置。
【請求項１８】前記ＤＣモータへ送出される結果的な
基準クロックが以下の数式４における平均出力周波数を
有し、【数４】ここで、ＦREFCLKAvg＝ＤＣモータ・アセンブリへ送出
される平均周波数基準、ＦCLK＝入力クロック周波数、
位相オフセット＝各カウント毎に増分する量、ｎ＝前記
カウントにおけるビット数、ポスト分割＝整数である、
請求項１７に記載のＤＣモータ・システム高分解能速度
制御のための装置。
【請求項１９】モータ・シャフト周波数が以下の数式
５によって決定され、【数５】ここで、モータＩＣ周波数分割＝前記ＤＣモータのドラ
イバＩＣ内部に設定された分割比、モータ・フィードバ
ック比＝エンコーダのサイクル、ホール効果、或はモー
タ・シャフトの完全サイクル毎の周波数生成フィードバ
ック波形の間の比である、請求項１８に記載のＤＣモー
タ・システム高分解能速度制御のための装置。
【請求項２０】前記位相アキュムレーターが出力周波
数に対して逆比例する相対分解能を有する、請求項１０
に記載のＤＣモータ・システム高分解能速度制御のため
の装置。
【請求項２１】前記相対分解能の点に関しての劣化を
最小とすべく、前記位相アキュムレーター及び前記ＤＣ
モータ・アセンブリの間に配置されたプログラム可能な
バイナリ・ディバイダーを更に備える、請求項１０に記
載のＤＣモータ・システム高分解能速度制御のための装
置。
【請求項２２】前記出力信号の最大タイミング誤差
が、同等平均位相での理想クロックと比べた場合、前記
位相アキュムレーターの入力クロックにおける１周期の
±１／２に限定されている、請求項２１に記載のＤＣモ
ータ・システム高分解能制御のための装置。