JPH117601A

JPH117601A - ディスク制御装置、ディスクドライブ装置及びコンピュータ装置

Info

Publication number: JPH117601A
Application number: JP15841197A
Authority: JP
Inventors: Yuji Nagaya; 裕士長屋; Takeshi Hirose; 豪廣瀬; Atsushi Takaku; 淳高久
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-16
Filing date: 1997-06-16
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】磁気抵抗素子に供給されるバイアス電流の過
渡応答期間を短縮できるディスク制御装置を提供する。【解決手段】磁気抵抗効果型の読み取り素子（ＭＲ
Ｈ）を直流バイアスするバイアス回路（１）における読
み取り素子の端子間に配置されるバイアス電流供給用の
トランジスタ（Ｍ２，Ｍ）のゲートに、ローパスフィル
タ（ＬＰＦ１，ＬＰＦ２）を配置する。ローパスフィル
タの遅延素子（Ｒ１，Ｒ２）にバイパスＭＯＳトランジ
スタ（Ｍ３，Ｍ７）を並列配置し、バイアス電流を確定
させるとき、バイパスＭＯＳトランジスタをオン状態に
制御する。バイアス電流が確定するまでの過渡応答期間
が短縮される。バイパスＭＯＳトランジスタの制御は、
外部から与えられる制御情報に基づいて行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気ディスクのリ
ードライト制御を行うディスク制御装置、ディスク制御
装置を備えたディスクドライブ装置、更にはディスクド
ライブ装置を備えたコンピュータ装置に関し、特に、磁
気抵抗効果型の読み取り素子にバイアス電流を供給する
バイアス回路の定常状態への遷移を高速化する技術に関
する。

【０００２】

【従来の技術】磁気ディスクの記録情報は磁気抵抗効果
を利用して読み取ることができ、その読み取りヘッドに
用いられる磁気抵抗効果型の読み取り素子（以下単にＭ
Ｒ素子とも称する）は磁界の影響を受けて抵抗値が変化
する。前記ＭＲ素子にバイアス電流を流した状態でＭＲ
素子の抵抗値変化が変化すると、当該ＭＲヘッドの端子
間電圧が変化し、その変化によって記録情報を読み取る
ことができる。

【０００３】ＭＲ素子を用いた記憶情報の再生回路の方
式について記載された文献の例としては、IEEE Transac
tions On Magnetics vol27,No.6 November 1991(Magnet
ic Recording Channel Front - Ends)がある。

【０００４】

【発明が解決しようとする課題】本出願人は、先の出願
（特願平８−８０８６３号）において、ＭＲ素子にバイ
アス電流を与えるためのバイアス回路を提案している。
バイアス回路は、例えば、定電流回路で生成される定電
流に依存した制御電圧をゲートに受けて前記ＭＲ素子の
バイアス電流を形成する一対の電流源ＭＯＳトランジス
タを備える。前記一対の電流源ＭＯＳトランジスタは、
ＭＲ素子の両端に配置され、一方の電流源トランジスタ
の制御端子には定電流回路の電流を鏡映するミラー回路
で形成される第１の制御電圧が供給される。他方の電流
源トランジスタの制御端子には、フィードバック回路を
介して第２の制御電圧が供給される。フィードバック回
路は、直流的な差動出力電圧をゼロとする差動回路によ
って構成される。このとき、ＭＲ素子の抵抗値変化によ
る読出し信号量を充分確保するため、第１の制御電圧を
形成する電流ミラー回路のトランジスタを介して重畳さ
れるノイズ成分や定電流回路から供給される定電流のノ
イズ成分を除去しようとした。そのために、第１の制御
電圧を受ける電流源トランジスタの制御端子に容量素子
を配置し、また、第２の制御電圧を形成するフィードバ
ックループで重畳されるノイズ成分を除去すると共に当
該フィードバックループの周波数特性を決定するために
第２の制御電圧を受ける電流源トランジスタの制御端子
に容量素子を配置した。

【０００５】しかしながら、それら容量素子には数μＦ
程度の比較的大きな容量が必要になるので、容量素子
は、前記バイアス回路を含む半導体装置に外付けされて
いた。そのため、高周波領域では容量を外付けする接合
端子やリード線の寄生インダクタンス成分が無視し得な
い程に大きくなり、ノイズ特性に劣化を生ずる事が明ら
かにされた。また、バイアス回路を内蔵した半導体装置
はリードライトヘッドの直近に配置され、また、ディス
クドライブ装置の小型化の要請が強く、これを考慮する
と、容量素子を外付けするためのスペースも確保し難い
ことが明らかにされた。

【０００６】また、前記容量素子は制御電圧の遅延成分
を構成することになる。これにより、読み取り動作が指
示されたとき、制御電圧によってＭＲ素子のバイアス電
流が確定するまでの過渡応答期間が長くなってしまう。
そうすると、読み取り動作が指示されたとき、磁気抵抗
素子のバイアス電流の確定が遅れ、実際の読み取りが可
能に成るまでの時間が長くなる虞のあることが本発明者
によって明らかにされた。

【０００７】本発明の目的は、磁気抵抗素子に与えるバ
イアス電流のノイズ成分を低減できるディスク制御装置
を提供することにある。

【０００８】本発明の別の目的は、部品点数を減少させ
ることができるディスク制御装置を提供することにあ
る。

【０００９】本発明の更に別の目的は、読み取り動作が
指示されたとき、磁気抵抗素子に供給されるバイアス電
流の確定を早めることができるディスク制御装置を提供
することにある。

【００１０】本発明の他の目的は、磁気ディスクに対す
る読み取り動作の指示から実際の読み取り動作に移行す
るまでの期間を短縮できるディスクドライブ装置を提供
することにある。

【００１１】本発明のその他の目的は、ディスクドライ
ブ送装置の記憶データを利用した情報処理動作の高速化
を実現できるコンピュータ装置を提供することなる。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】すなわち、磁気抵抗効果型の読み取り素子
を直流バイアスするバイアス回路におけるバイアス電流
のノイズ成分を除去するため、読み取り素子の端子間に
配置されるバイアス電流供給用のトランジスタをＭＯＳ
トランジスタ（電流源ＭＯＳトランジスタ）とし、当該
電流源ＭＯＳトランジスタのゲートに、バイアス電流に
ノイズ成分が重畳しないようにローパスフィルタを配置
する。ローパスフィルタを構成する容量素子はバイアス
回路が形成されている半導体装置の内部に形成されてい
る。これにより、バイアス回路を内蔵する半導体装置に
ローパスフィルタ用の容量素子を外付けしなくても済
む。したがって、従来外付け容量を外付けするための端
子や配線に寄生するインダクタンス成分がなくなるか
ら、高周波領域において前記読み取り素子のバイアス電
流に重畳されるノイズ成分を低減することができる。電
流源トランジスタのローパスフィルタは、信号帯域でノ
イズ成分を除去できる周波数特性になるように抵抗値と
容量値の価の組み合わせが決定されることになるが、電
流源ＭＯＳトランジスタの入力インピーダンスはＭＯＳ
トランジスタの性質上、充分大きいので、抵抗値を大き
くし、容量値を小さくする組み合わせが可能になり、こ
れによってローパスフィルタ構成用の容量を半導体装置
に内蔵できる。

【００１５】データ読出し動作等の指示に応答してバイ
アス回路によるバイアス電流の形成を開始するとき、前
記ローパスフィルタは電流源ＭＯＳトランジスタのゲー
ト入力信号に対する遅延成分を構成することになる。そ
のようなローパスフィルタの遅延素子例えば抵抗素子に
バイパスＭＯＳトランジスタを並列配置し、バイアス回
路を活性化してバイアス電流を初期的に確定させると
き、或いはバイアス電流を変更するとき、前記バイパス
ＭＯＳトランジスタをオン状態に制御する。これによ
り、バイアス電流が確定するまでの過渡応答期間を短縮
でき、例えば、読出し動作の指示から実際にデータを読
み出し可能になるまでの時間を短縮できる。バイパスＭ
ＯＳトランジスタの制御は、外部から与えられる制御情
報に基づいて前記リードライト回路を制御すると共にリ
ードライト回路によって読み取られたデータ情報とリー
ドライト回路によって書き込むべきデータ情報との外部
インタフェース制御を行う制御回路からの指示に基づ
く。すなわち、前記制御回路は、リード動作等を指示す
る外部からの制御情報に従ってリードライト回路にコマ
ンドを与え、このコマンドを受け取った前記リードライ
ト回路は前記定電流回路の電流出力動作を開始するとき
所定期間に前記バイパスＭＯＳトランジスタをオン動作
させ、前記ローパスフィルタの時定数を小さくして前記
読み取り素子の直流バイアス電流の確定を早める。

【００１６】上記により、高周波領域における耐ノイズ
性に優れるから、そのようなディスク制御装置を利用し
たディスクドライブ装置はデータの高速読出しが可能に
なる。更に、読出し動作の指示から実際にデータを読出
し可能に成るまでの時間も短縮でき、読出し動作の指示
に対する高速応答性を実現することができる。そのよう
なディスクドライブ装置を用いたコンピュータ装置は当
該ディスクドライブ装置のデータを利用した情報処理を
高速化することができる。

【００１７】前記バイアス回路は、正の電源電圧と負の
電源電圧を動作電源とし、前記読み取り素子の両端に前
記電流源ＭＯＳトランジスタが配置され、一方の電流源
ＭＯＳトランジスタのゲート電極には前記定電流回路で
生成される定電流に依存した第１の制御電圧が供給さ
れ、前記他方の電流源ＭＯＳトランジスタのゲート電極
には前記定電流回路で生成される定電流を動作電流とし
前記読み取り素子の端子間電圧の分圧電圧と接地電圧と
の差電圧を相殺するフィードバック回路にて形成された
第２の制御電圧が供給され、前記各々の電流源ＭＯＳト
ランジスタのゲート電極にローパスフィルタが結合さ
れ、各々のローパスフィルタの遅延素子に並列に前記バ
イパスＭＯＳトランジスタを配置されて構成することが
できる。

【００１８】ディスクドライブ装置は、前記ディスク制
御装置と、磁気ディスクに対する書込み素子と磁気抵抗
効果型の読み取り素子とを有し前記磁気ディスク制御装
置のリードライト回路に接続されるリードライトヘッド
と、磁気ディスクに対するリードライトヘッドの位置決
め機構とを含んで構成することができる。

【００１９】前記コンピュータ装置は、実装基板にマイ
クロプロセッサとディスクインタフェースコントローラ
がバスに接続されて搭載されたプロセッサボードと、前
記ディスクインタフェースコントローラに接続された前
記ディスクドライブ装置とを有し、前記ディスクドライ
ブ装置に含まれる前記制御回路を前記ディスクインタフ
ェースコントローラに結合して構成することができる。

【００２０】

【発明の実施の形態】図１にはバイアス回路の一例が示
される。同図に示されるバイアス回路１は、磁気ディス
クの記録情報を読み取るための読み取り素子としてのＭ
Ｒ素子ＭＲＨにバイアス電流を流すための回路である。
ＭＲ素子ＭＲＨにバイアス電流を流した状態でＭＲ素子
ＭＲＨが磁気情報としての記録情報に応じて抵抗値変化
を生ずると、当該ＭＲ素子ＭＲＨの端子間電圧が変化
し、その変化をアンプＡＰ１で増幅する。後で説明する
が、前記バイアス回路１及びアンプＡＰ１は半導体集積
回路化されたリードライト回路に搭載されている。前記
ＭＲ素子ＭＲＨはそのリードライト回路に外付けされて
いる。

【００２１】前記バイアス回路１は正の電源電圧ＶＣＣ
と負の電源電圧ＶＥＥを動作電源とする。前記ＭＲ素子
ＭＲＨの両端にはｐチャンネル型の電流源ＭＯＳトラン
ジスタＭ２とｎチャンネル型の電流源ＭＯＳトランジス
タＭ８が配置されている。図１において２で示されるも
のは定電流回路であり、この定電流回路２から供給され
る定電流Ｉ１はｎチャンネル型ＭＯＳトランジスタＭ４
に流れる。ＭＯＳトランジスタＭ４はそのドレインがゲ
ートに結合された所謂ダイオード接続されている。前記
一方の電流源ＭＯＳトランジスタＭ８は前記ＭＯＳトラ
ンジスタＭ４とカレントミラー回路を構成し、当該ＭＯ
ＳトランジスタＭ８のゲートには定電流Ｉ１に依存して
形成される第１の制御電圧ＶＡが供給される。ｎチャン
ネル型ＭＯＳトランジスタＭ５、Ｍ６は夫々前記ＭＯＳ
トランジスタＭ４とカレントミラー回路を構成する。前
記ＭＯＳトランジスタＭ６に直列配置されダイオード接
続されたｐチャンネル型ＭＯＳトランジスタＭ１はこれ
に流れる電流に依存した第２の制御電圧ＶＢを前記ＭＯ
ＳトランジスタＭ２のゲートに供給する。前記ＭＯＳト
ランジスタＭ２は前記ＭＯＳトランジスタＭ１とカレン
トミラー回路を構成する。

【００２２】前記ＭＯＳトランジスタＭ５のドレインと
ＭＯＳトランジスタＭ６のドレインとの間には一方の差
動入力を構成するｎｐｎ型バイポーラトランジスタＱ１
が配置され、また、前記ＭＯＳトランジスタＭ５のドレ
インと電源電圧ＶＣＣとの間には他方の差動入力を構成
するｎｐｎ型バイポーラトランジスタＱ２が配置され
る。前記バイポーラトランジスタＱ１のベースには接地
電圧ＧＮＤが供給される。前記バイポーラトランジスタ
Ｑ２のベースには、前記ＭＲ素子ＭＲＨの端子間電圧の
分圧電圧ＶＦＢが供給される。前記分圧電圧ＶＦＢは抵
抗Ｒ３とＲ４の直列回路で形成され、例えば抵抗Ｒ３，
Ｒ４は相互に同じ抵抗値を有し、分圧電圧ＶＦＢはＭＲ
素子ＭＲＨの中心電位とされる。前記トランジスタＭ
５，Ｑ１，Ｑ２は、前記ＭＲ素子ＭＲＨの端子間電圧の
分圧電圧ＶＦＢと接地電圧ＧＮＤとの差電圧を相殺する
ように前記第２の制御電圧ＶＢを制御するフィードバッ
ク回路３を構成する。上記より明らかなように、バイア
ス回路１のＭＲ素子ＭＲＨの中心電圧は接地電圧ＧＮＤ
とされる。これは、通常磁気ディスクの電位は接地電圧
にされるから、リードライトヘッドと磁気ディスクとの
間に電位差を形成しないようにするためである。仮に電
位差があると、不所望な電界が形成され、また、リード
ライトヘッドが磁気ディスクに接触すると電流が流れて
ヘッドが損傷するおそれがある。

【００２３】前記ＭＯＳトランジスタＭ２のゲートに
は、抵抗素子Ｒ１と容量素子Ｃ１から構成されたローパ
スフィルタＬＰＦ１が配置され、前記ＭＯＳトランジス
タＭ８のゲートには、抵抗素子Ｒ２と容量素子Ｃ２から
構成されたローパスフィルタＬＰＦ２が配置される。ロ
ーパスフィルタＬＰＦ１，ＬＰＦ２は制御電圧ＶＢ，Ｖ
Ａに重畳されているノイズ成分を除去し、ＭＯＳトラン
ジスタＭ２，Ｍ８にノイズ成分の少ない電流を流す。

【００２４】前記抵抗素子Ｒ１にはｐチャンネル型のバ
イパスＭＯＳトランジスタＭ３が直列配置され、前記抵
抗素子Ｒ２にはｎチャンネル型のバイパスＭＯＳトラン
ジスタＭ７が直列配置される。ＶＳＷ１，ＶＳＷ２は前
記ＭＯＳトランジスタＭ３，Ｍ７のスイッチ制御信号で
ある。

【００２５】上記バイアス回路の動作を説明する。例え
ばＭＲ素子ＭＲＨに電流ＩＭＲを流そうとすると、Ｉ１
＝ＩＭＲ／ｎの電流が定電流回路２から供給される。ト
ランジスタM4とM8のサイズ比を１：ｎとすることによ
り、トランジスタＭ８には電流ＩＭＲが流れる。

【００２６】前記ローパスフィルタＬＰＦ２は定電流回
路２からの定電流Ｉ１に含まれるノイズやＭＯＳトラン
ジスタＭ４からのノイズを除去し、トランジスタＭ８に
流れる電流にノイズが重畳するのを抑制することができ
る。抵抗素子Ｒ２と容量素子Ｃ２との値の組み合わせ
は、ローパスフィルタＬＰＦ２の帯域を読み出し信号周
波数よりも低くして、読み出し信号周波数帯域で充分に
ノイズを除去できるように設定すればよい。トランジス
タＭ８それ自体でのノイズの発生を最小にするには当該
ＭＯＳトランジスタＭ８の基板抵抗を小さくすればよ
い。

【００２７】前記ＭＯＳトランジスタＭ５，Ｍ６にはＭ
ＯＳトランジスタＭ４を介して定電流Ｉ１に依存した電
流が流れる。例えば、トランジスタＭ１とＭ２ののサイ
ズ比を１：ｎにした場合に、ＩＭ４，ＩＭ５，ＩＭ６を
Ｍ４，Ｍ５，Ｍ６に流れる電流とし、ＩＭ４＝Ｉ１と仮
定すると、（ＩＭ５／２）＋ＩＭ６＝ＩＭ４となるよう
にトランジスタＭ５，Ｍ６のサイズを決定すればよい。
例えば、Ｍ４：Ｍ５：Ｍ６＝1：0.8：0.6にすればよ
い。

【００２８】ローパスフィルタＬＰＦ１はＭＯＳトラン
ジスタＭ２のゲート信号に含まれるノイズを除去し、ト
ランジスタＭ２に流れる電流にノイズが重畳するのを抑
制することができる。トランジスタＭ２それ自体でのノ
イズの発生を最小にするには当該ＭＯＳトランジスタＭ
２の基板抵抗を小さくすればよい。

【００２９】前記トランジスタＭ２に流れる電流が電流
ＩＭＲよりも少なくなると、ＭＲ素子ＭＲＨの中心電位
（即ち分圧電圧ＶＦＢ）は接地電圧ＧＮＤよりも低くな
る。このとき、トランジスタＱ１のベース電圧がトラン
ジスタＱ２のベース電圧よりも高くなり、トランジスタ
Ｍ１に多くの電流を流そうとする。これにより、トラン
ジスタＭ２に流れる電流が増加し、ＭＲ素子ＭＲＨの中
心電位ＶＦＢが上昇される。一方、トランジスタＭ２に
流れる電流が電流ＩＭＲよりも多い場合には、トランジ
スタＱ１に流れる電流が減少し、これに応じてトランジ
スタＭ２に流れる電流も減って、ＭＲ素子ＭＲＨの中心
電位ＶＦＢが降下される。このフィードバック動作によ
り、トランジスタＭ２にはトランジスタＭ８に流れる電
流ＩＭＲと等しい電流が流れ、ＭＲ素子ＭＲＨの中心電
位ＶＦＢは接地電圧ＧＮＤになろうとする。

【００３０】フィードバック回路３によるフィードバッ
ク量はトランジスタＭ５とＭ６のサイズ比で決定され
る。トランジスタＭ６には定電流Ｉ１に依存した電流が
流れ、その電流はトランジスタＭ１を流れる。トランジ
スタＭ５はトランジスタＱ１，Ｑ２から成る差動対を介
してトランジスタＱ１，Ｑ２のベース電圧差に応じた電
流を前記トランジスタＭ１に流そうとする。制御電圧Ｖ
ＢのレベルはＭＯＳトランジスタＭ１，Ｍ６に流れる電
流によってその一部が固定的に決定され、必要な残りの
レベルはフィードバック回路３で生成される。トランジ
スタＭ１とＭ２のサイズ比が１：ｎのとき、トランジス
タＭ１に流れる電流ＩＭ１は、定常状態においてＩＱ１
＋ＩＭ６＝Ｉ１になる。したがってフィードバック回路
３にさほど大きな増幅度を必要とすることなく、バイア
ス電圧の安定化を図ることができる。

【００３１】ローパスフィルタを構成する容量素子はバ
イアス回路１が形成されている半導体装置の内部に形成
されている。これにより、バイアス回路１を内蔵する半
導体装置にローパスフィルタ用の容量素子Ｃ１，Ｃ２を
外付けしなくても済む。したがって、従来外付け容量を
外付けするための端子や配線に寄生するインダクタンス
成分がなくなるから、高周波領域において前記読み取り
素子のバイアス電流に重畳されるノイズ成分を低減する
ことができる。電流源トランジスタのローパスフィルタ
ＬＰＦ１，ＬＰＦ２は、信号帯域でノイズ成分を除去で
きる周波数特性になるように抵抗値と容量値の組み合わ
せが決定されることになるが、電流源ＭＯＳトランジス
タＭ２，Ｍ８の入力インピーダンスはＭＯＳトランジス
タの性質上、充分大きいので、抵抗値を大きくし、容量
値を小さくする組み合わせが可能になり、これによって
ローパスフィルタ構成用の容量Ｃ１，Ｃ２半導体装置に
内蔵できる。

【００３２】読出し動作などの指示に応答してバイアス
回路１によるバイアス電流の形成を開始するとき、前記
ローパスフィルタＬＰＦ１，ＬＰＦ２は電流源ＭＯＳト
ランジスタＭ２，Ｍ８のゲート入力信号に対する遅延成
分を構成することになる。そのようなローパスフィルタ
ＬＰＦ１，ＬＰＦ２の遅延素子例えば抵抗素子Ｒ１，Ｒ
２にバイパスＭＯＳトランジスタＭ３，Ｍ７を並列配置
し、バイアス回路１を活性化してバイアス電流を初期的
に確定させ、或いはバイアス電流を変化させるとき、前
記バイパスＭＯＳトランジスタＭ３，Ｍ７をオン状態に
制御する。これにより、読出し動作などが指示されてか
らバイアス電圧が確定するまでの過渡応答期間を短縮す
ることができる。以上により、過渡応答が遅れることな
く、容量内蔵のローパスフィルタを用いて、ノイズを除
去することができる。

【００３３】図２には制御電圧ＶＡ，ＶＢに基づいて前
記スイッチ信号ＶＳＷ１，ＶＳＷ２を生成する回路４の
一例が示される。制御電圧ＶＢをゲートに受けるｐチャ
ンネル型ＭＯＳトランジスタＭ９と抵抗素子Ｒ５との結
合ノードに、ｐチャンネル型ＭＯＳトランジスタＭ１０
とｎチャンネル型ＭＯＳトランジスタＭ１１によって構
成されるＣＭＯＳインバータと、ｐチャンネル型ＭＯＳ
トランジスタＭ１２とｎチャンネル型ＭＯＳトランジス
タＭ１３によって構成されるＣＭＯＳインバータとが直
列接続され、それら回路は電源電圧ＶＣＣと接地電圧Ｇ
ＮＤを動作電源とする。同様に、制御電圧ＶＡをゲート
に受けるｎチャンネル型ＭＯＳトランジスタＭ１４と抵
抗素子Ｒ７との結合ノードに、ｐチャンネル型ＭＯＳト
ランジスタＭ１５とｎチャンネル型ＭＯＳトランジスタ
Ｍ１６によって構成されるＣＭＯＳインバータと、ｐチ
ャンネル型ＭＯＳトランジスタＭ１７とｎチャンネル型
ＭＯＳトランジスタＭ１８によって構成されるＣＭＯＳ
インバータとが直列接続され、それら回路は接地電圧Ｇ
ＮＤと電源電圧ＶＥＥを動作電源とする。

【００３４】前記バイアス回路の非活性状態（定電流回
路２から定電流Ｉ１が供給されていない状態）のとき、
前記制御電圧ＶＡはローレベル、前記制御電圧ＶＢはハ
イレベルにされる。これに応じてスイッチ制御信号ＶＳ
Ｗ２がハイレベルにされ、前記バイパスＭＯＳトランジ
スタＭ７がオン状態にされる。また、スイッチ制御信号
ＶＳＷ１がローレベルにされ、前記バイパスＭＯＳトラ
ンジスタＭ３がオン状態にされる。

【００３５】前記定電流Ｉ１が供給されてバイアス回路
が活性化されると、前記ＭＯＳトランジスタＭ４のゲー
トレベル、すなわち制御電圧ＶＡのレベルが上昇され
る。これによって前記ＭＯＳトランジスタＭ１５，Ｍ１
６のゲート電圧が下がり、ＭＯＳトランジスタＭ１５が
ターンオンされ、ＭＯＳトランジスタＭ１６がターンオ
フされる。そうすると、容量素子Ｃ４と抵抗素子Ｒ８の
時定数によって決定される遅延時間を経過した後に、ス
イッチ制御信号ＶＳＷ２がハイレベルからローレベルに
反転され、バイパスＭＯＳトランジスタＭ７がターンオ
フされる。このとき、前記抵抗素子Ｒ８と要領素子Ｃ４
によって決定される遅延時間は、ＭＯＳトランジスタＭ
８のゲートレベル（トランジスタＭ８の電流）が定常状
態になった後にバイパスＭＯＳトランジスタＭ７がター
ンオフされるように設定されている。スイッチ制御信号
ＶＳＷ１についても同様であり、制御電圧ＶＢのレベル
が下がり始めてから、前記要領素子Ｃ３及び抵抗素子Ｒ
６で決まる遅延時間を経た後に、スイッチ制御信号ＳＷ
１がローレベルからハイレベルに変化される。これによ
り、バイアス回路の動作を開始して前記電流源トランジ
スタＭ２，Ｍ８のコンダクタンスが定常状態になるまで
の過渡応答期間に合わせて、前記バイパストランジスタ
Ｍ３，Ｍ７を自動的にスイッチ制御することができる。

【００３６】図３には前記バイアス回路２を有するリー
ドライト回路１０の一例が示される。このリードライト
回路１０は、特に制限されないが、前記バイアス回路
１、定電流回路２、リードプリアンプ及びライトドライ
バ１１、リードアンプ１２、ライト回路１３、そしてコ
ントローラ１４が１個の半導体基板に形成されて、半導
体集積回路化されている。図において前記スイッチ制御
信号ＶＳＷ１，ＶＳＷ２はコントローラ１４で生成さ
れ、図２の回路を採用していない。

【００３７】図２ではＭＲ素子ＭＲＨが１個代表的に示
されているが、図３の例では複数個のＭＲ素子ＭＲＨを
外部端子ＭＲ０Ｘ，ＭＲ０Ｙ〜ＭＲｎＸ，ＭＲｎＹに接
続可能にされている。これに応じて書き込み用のインダ
クタンス素子ＩＮＤＨを複数個外付け可能な外部端子Ｗ
０Ｘ，Ｗ０Ｙ〜ＷｎＸ，ＷｎＹを有する。

【００３８】前記リードプリアンプ及びライトドライバ
１１は、各々のＭＲ素子ＭＲＨ用外部端子ＭＲ０Ｘ，Ｍ
Ｒ０Ｙ〜ＭＲｎＸ，ＭＲｎＹ毎に、図１で説明したプリ
アンプAP1と、インダクタンス素子用の外部端子Ｗ０
Ｘ，Ｗ０Ｙ〜ＷｎＸ，ＷｎＹ毎にライトドライバを備え
る。一組のＭＲ素子ＭＲＨとインダクタンス素子ＩＮＤ
Ｈによって1枚の磁気ディスクに対するリードライトヘ
ッドを構成する。バイアス回路２は夫々のアンプＡＰ１
とＭＲ素子ＭＲＨとに共通化されており、動作が選択さ
れたアンプＡＰ１の出力はリードアンプ１２で更に増幅
され出力端子ＯＵＴ１，ＯＵＴ２から外部に出力され
る。書込みデータは入力端子ＩＮ１，ＩＮ２からライト
回路１３に入力される。ライト回路１３に入力されたデ
ータは、動作が選択されたライトドライバに供給され、
そのライトドライバでインダクタンス素子ＩＮＤＨを駆
動する。

【００３９】前記コントローラ１４は、モードセレク
ト、ヘッドセレクト、電流コントロール及びシリアルイ
ンタフェースコントロールの各制御機能を有する。

【００４０】ＳＤＥＮはシリアルデータのイネーブル信
号、ＳＣＬＫはシリアル転送の同期クロック信号、ＳＤ
ＡＴＡはシリアルデータ、ＣＳはリードライト回路のチ
ップセレクト信号、Ｒ／Ｗはリードライト回路に対する
リードモード又はライトモードを選択するリードライト
信号である。シリアルインタフェースコントロール機能
は、それら信号を用いたシリアルデータ転送を制御す
る。

【００４１】前記電流量コントロール機能は前記定電流
回路２に対する電流量を、シリアルインタフェースを介
して供給される制御データに従って制御する。前記定電
流回路２は例えばＤ／Ａ変換回路によって構成され、電
流コントロール機能によって設定されたデータに応じた
定電流を出力する。

【００４２】ヘッドセレクト機能はシリアルインタフェ
ースを介して供給される制御データに従って、ディスク
アクセス用のリードライトヘッドの動作を選択制御す
る。

【００４３】ディスクアクセスに対するリードライト回
路の動作モードは、特に制限されないが、アイドルモー
ド、リードモード及びライトモードに大別される。アイ
ドルモードでは定電流回路２の電流出力動作は停止され
ている。リードモードはリードライトヘッドを用いたデ
ィスク読出し動作を意味し、ライトモードはリードライ
トヘッドを用いたディスク書込み動作を意味する。

【００４４】コントローラ１４は、リードモードへの切
換え、リードライトヘッドの切換え、定電流回路２に対
するバイアス電流設定値の変更を行ったとき、一定期間
前記スイッチ制御信号ＶＳＷ１，ＶＳＷ２をローレベ
ル，ハイレベルに制御して、前記バイパスＭＯＳトラン
ジスタＭ３，Ｍ７をその期間にオン状態にする。そのよ
うな動作の切換えやバイアス電流の変更が行われると、
バイアス回路１の状態変更を伴う場合には前記過渡応答
動作が行われることになる。このとき、前記ＭＯＳトラ
ンジスタＭ３，Ｍ７が一定期間強制的にオン状態にされ
ることにより、前述の通り過渡応答動作を高速化でき
る。したがって、アイドル状態から即座にリード動作に
移行することができる。また、アクセス対象ディスクを
変更したり、バイアス回路１のバイアス電流を変更する
場合にも、バイアス回路１の状態変更が高速化され、リ
ード動作の中断期間を極力短くできる。これにより、全
体としてディスクアクセスを高速化することができる。
尚、前記ＭＯＳトランジスタＭ３，Ｍ７のオン動作期間
は動作モードに応じて相異させるようにしてもよい。例
えばアイドル状態からリードモードにされる場合のよう
に比較的過渡応答期間が長いと予想される動作の場合に
はバイパスＭＯＳトランジスタＭ３，Ｍ７のオン動作期
間を長くし、また、ヘッド切換えの場合のように過渡応
答期間は比較的短く切り換え時のノイズを専ら考慮すれ
ば済むと想される場合にはバイパスＭＯＳトランジスタ
Ｍ３，Ｍ７のオン動作期間を短くしてもよい。

【００４５】図４には前記リードライト回路１０を用い
たディスクドライブ装置２０のブロック図が示される。
図４に示されるディスクドライブ装置は、ハードディス
ク装置（固定ディスク装置とも称される）であり、記憶
媒体であるディスク部とヘッドアセンブリとが固定され
た構造を有する同図に示されるディスクドライブ装置２
０は、同心円上に配置され共通のスピンドルに固定され
た複数枚の磁気ディスク２１を有し、前記スピンドルは
ディスクモータ２２で回転駆動される。リードライトヘ
ッド２３はＭＲ素子ＭＲＨとインダクタンス素子ＩＮＤ
Ｈのペアを磁気ディスク毎に有する。図４では代表的に
ＭＲ素子ＭＲＨとインダクタンス素子ＩＮＤＨのペアが
一組図示されている。リードライトヘッド２３はヘッド
アクチェータ２４に支えられている。ディスクモータ２
２に対する回転制御、並ぶにヘッドアクチェータ２４に
対するトラッキング制御はサーボ回路２７が行う。特に
制限されないが、磁気ディスク２１とディスクモータ２
２はディスクアセンブリを構成する。前記リードライト
ヘッド２３、ヘッドアクチェータ２４及びリードライト
回路１０はヘッドアセンブリを構成する。

【００４６】リードライト回路１０から読み取れた信号
に対するフィルタリング処理やデコード処理、そしてリ
ードライト回路１０を介する書込みデータに対するコー
ド化処理は、半導体集積回路化されたディジタル信号処
理プロセッサのような信号処理回路２５が行う。

【００４７】前記リードライ回路１０、信号処理回路２
５及びサーボ回路２７に対する制御は制御回路２６で行
われる。制御回路２６は、特に図示はしないが、ＣＰＵ
（Central Processing Unit）、ＣＰＵの作業領域若し
くはデータの一時記憶領域とされるＲＡＭ（Random Acc
ess Memory）、ＣＰＵの動作プログラムを格納したＲＯ
Ｍ（Read Only Memory）、シリアルインタフェース、パ
ラレルインタフェース、Ｄ／Ａコンバータなどを有す
る。例えば制御回路２６はシングルチップマイクロコン
ピュータによって構成される。この制御回路２６は、外
部ホスト装置３０から供給されるコマンドに従ってディ
スクドライブ装置を全体的に制御する回路であり、信号
処理装置２５及びリードライト回路１０に対する制御情
報の設定やデータ転送を制御し、また、ホスト装置との
間で制御情報やデータの転送を制御する。

【００４８】このディスクドライブ装置２０において、
前記バイパスＭＯＳトランジスタＭ３，Ｍ７の制御は、
制御回路２６からに指示に基づく。例えば、前記制御回
路２６は、ホスト装置３０からリード動作を指示する制
御情報に従ってリードライト回路１０にリードコマンド
を与え、このリードコマンドを受け取った前記リードラ
イト回路１０は前記定電流回路２の電流出力動作を開始
するとき所定期間に前記バイパスＭＯＳトランジスタＭ
３，Ｍ７をオン動作させ前記ローパスフィルタの時定数
を小さくし、バイアス回路１における直流バイアス電流
の確定を早める。ホスト装置３０からの制御情報に従っ
てバイアス電流値を変更する場合も上記同様に、リード
ライト回路１０は当該コマンドに応答する動作の一環と
して、一定期間、前記バイパスＭＯＳトランジスタＭ
３，Ｍ７をオン動作させる。ヘッドの切換えはアクセス
対象とされる磁気ディスクのシリンダ番号などに応じて
制御回路２６が行い、ヘッド切換えコマンドが制御部２
６からリードライト回路１０に与えられると、リードラ
イト回路１０は当該コマンドに応答する動作の一環とし
て、上記同様に一定期間、前記バイパスＭＯＳトランジ
スタＭ３，Ｍ７をオン動作させる。

【００４９】図５にはヘッドアセンブリの一例が示され
る。リードライトヘッド２３とリードライト回路１０は
ヘッドアクアクチェータのビーム２４０に実装されてい
る。このとき、リードライト回路１０の容量素子Ｃ１，
Ｃ２はチップ内蔵であり、外付けを要しないから、ビー
ム２４０に実装すべき部品点数が減り、軽くなるので、
ヘッドアクチェータの慣性を小さくでき、シーク動作な
どの高速化に寄与できる。

【００５０】図６には前記ディスクドライブ装置２０を
搭載したコンピュータ装置４０のブロック図が示され
る。このコンピュータ装置４０において、マイクロプロ
セッサ５０は、特に制限されないが、システムバス５１
を介してＰＣＩ（Peripheral Component Interconnec
t）バスコントローラ５２に接続されている。前記ＰＣ
Ｉバスコントローラ５２には、ＰＣＩバスの規格に準拠
した内部バス（ＰＣＩバス）５３が接続されている。前
記内部バス５３には周辺コントローラとしてＩＤＥイン
タフェースコントローラ５４やその他のインタフェース
コントローラ５５が結合されている。前記磁気ディスク
ドライブ装置２０は、インタフェースケーブルを介して
前記ＩＤＥ（Integrated Device Electronics）インタ
フェースコントローラ５４に結合されている。前記ＩＤ
Ｅインタフェースコントローラ５４は磁気ディスクドラ
イブ装置２０と内部バス５３とのインタフェース制御も
行う。前記マイクロプロセッサ５０、ＰＣＩバスコント
ローラ５２、内部バス５３、ＩＤＥインタフェースコン
トローラ５４及びその他のインタフェースコントローラ
５５はプロセッサボード４１を構成する。なお、前記そ
の他のインタフェースコントローラ５５は、例えば、グ
ラフィックアクセラレータ、プリンタなどとのパラレル
インタフェースを行うセントロニクスインタフェースコ
ントローラ等とされる。図４を図６に対応させると、図
４のホスト装置３０はプロセッサボード４１に対応され
る。

【００５１】前記バイアス回路１は高周波領域における
耐ノイズ性に優れるから、当該バイアス回路１を含むリ
ードライト回路１０を利用したディスクドライブ装置２
０はデータの高速読出しが可能になる。更に、読出し動
作の指示から実際にデータを読出し可能に成るまでの時
間も短縮でき、読出し動作の指示に対する高速応答性を
実現することができる。そしたがって、ディスクドライ
ブ装置を用いたコンピュータ装置４０は当該ディスクド
ライブ装置２０のデータを利用した情報処理を高速化す
ることができる。

【００５２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５３】例えば、バイアス回路１の差動トランジス
タＱ１，Ｑ２はＭＯＳトランジスタで構成することも可
能である。他と当該回路におけるカレントミラー比は上
記の例に限定されず、適宜変更可能である。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５５】すなわち、バイアス回路を内蔵する半導体
装置にローパスフィルタ用の容量素子を外付けしなくて
も済む。したがって、従来外付け容量を外付けするため
の端子や配線に寄生するインダクタンス成分がなくなる
から、高周波領域において前記読み取り素子のバイアス
電流に重畳されるノイズ成分を低減することができる。

【００５６】バイアス電流が確定するまでの過渡応答期
間を短縮できる。

【００５７】高周波領域における耐ノイズ性に優れるか
ら、そのようなディスク制御装置を利用したディスクド
ライブ装置はデータの高速読出しが可能になる。更に、
読出し動作の指示から実際にデータを読出し可能に成る
までの時間も短縮でき、読出し動作の指示に対する高速
応答性を実現することができる。そのようなディスクド
ライブ装置を用いたコンピュータ装置は当該ディスクド
ライブ装置のデータを利用した情報処理を高速化するこ
とができる。

【図面の簡単な説明】

【図１】ＭＲ素子にバイアス電流を流すためのバイアス
回路の一例を示す回路図である。

【図２】バイパスＭＯＳトランジスタのスイッチ制御信
号を生成する回路の一例を示す回路図である。

【図３】前記バイアス回路を有する半導体集積回路化さ
れたリードライト回路の一例を示すブロック図である。

【図４】図３のリードライト回路を用いたディスクドラ
イブ装置のブロック図である。

【図５】ヘッドアセンブリの一例を示す説明図である。

【図６】図４のディスクドライブ装置を搭載したコンピ
ュータ装置のブロック図である。

【符号の説明】

１バイアス回路２定電流回路Ｉ１定電流３フィードバック回路Ｍ２，Ｍ３ＭＲＨＭＲ素子ＬＰＦ１，ＬＰＦ２ローパスフィルタＣ１，Ｃ２容量素子Ｒ１，Ｒ２抵抗素子Ｍ３，Ｍ７バイパスＭＯＳトランジスタＶＳＷ１，ＶＳＷ２スイッチ制御信号ＶＡ，ＶＢ制御電圧１０リードライト回路２０磁気ディスクドライブ装置２１磁気ディスク２３リードライトヘッド２５信号処理回路２６制御回路４０コンピュータ装置４１プロセッサボード５０マイクロプロセッサ５４ＩＤＥインタフェースコントローラ

Claims

【特許請求の範囲】

【請求項１】磁気抵抗効果型の読み取り素子を直流バ
イアスして磁気記録媒体の情報を読み取ると共に書込み
素子を駆動して磁気記録媒体に情報を書き込むリードラ
イト回路と、外部から与えられる制御情報に基づいて前
記リードライト回路を制御すると共にリードライト回路
によって読み取られたデータ情報とリードライト回路に
よって書き込むべきデータ情報との外部インタフェース
制御を行う制御回路とを含むディスク制御装置であっ
て、前記リードライト回路は前記読み取り素子を直流バイア
スするためのバイアス回路を含み、前記バイアス回路は定電流回路で生成される定電流に依
存して形成される制御電圧をゲートに受けて前記バイア
ス電流を形成する電流源ＭＯＳトランジスタと、当該電
流源ＭＯＳトランジスタのゲート電極に結合されたロー
パスフィルタと、前記ローパスフィルタの遅延素子に並
列接続されたバイパスＭＯＳトランジスタとを含み、前記制御回路は、外部からの制御情報に従って前記リー
ドライト回路にコマンドを与え、このコマンドを受け取
った前記リードライト回路は前記定電流回路の電流出力
動作を開始又は出力電流を変更するとき前記バイパスＭ
ＯＳトランジスタを所定期間オン動作させるものである
ことを特徴とするディスク制御装置。
【請求項２】前記バイアス回路は、正の電源電圧と負
の電源電圧を動作電源とし、前記読み取り素子の両端に
前記電流源ＭＯＳトランジスタが配置され、一方の電流
源ＭＯＳトランジスタのゲート電極には前記定電流回路
で生成される定電流に依存した第１の制御電圧が供給さ
れ、前記他方の電流源ＭＯＳトランジスタのゲート電極
には前記定電流回路で生成される定電流に依存した電流
と、前記読み取り素子の端子間電圧の分圧電圧と接地電
圧との差電圧に応ずるフィードバック電流とによって形
成された第２の制御電圧が供給され、前記各々の電流源
ＭＯＳトランジスタのゲート電極にローパスフィルタが
結合され、各々のローパスフィルタの遅延素子に並列に
前記バイパスＭＯＳトランジスタが配置されて成るもの
であることを特徴とする請求項１記載のディスク制御装
置。
【請求項３】前記バイアス回路は、正の電源電圧と負
の電源電圧とを動作電源とし、前記定電流が所定の比率
で鏡映され前記読読み取り素子の一端に結合された第１
のＭＯＳトランジスタと、前記定電流が所定の比率で鏡
映される第２のＭＯＳトランジスタと、前記第２のＭＯ
Ｓトランジスタに直列接続されたダイオード接続形態の
第３のＭＯＳトランジスタと、第３のＭＯＳトランジス
タに流れる電流が所定の比率で鏡映され前記読み取り素
子の他端に結合された第４のＭＯＳトランジスタとを有
し、前記第１及び第４のＭＯＳトランジスタが前記電流
源ＭＯＳトランジスタと、前記読み取り素子の中間電圧
と接地電圧との差分に応ずる電流を前記第２のＭＯＳト
ランジスタと第３のＭＯＳトランジスタとの結合点に供
給するフィードバック回路とを有し、前記第１及び第４
のＭＯＳトランジスタが前記電流源ＭＯＳトランジスタ
とされ、前記第１及び第４のＭＯＳトランジスタのゲー
ト電極にローパスフィルタが結合され、各々のローパス
フィルタの遅延素子に並列に前記バイパスＭＯＳトラン
ジスタが配置されて成るものであることを特徴とする請
求項１記載のディスク制御装置。
【請求項４】請求項１乃至３の何れか１項に記載のデ
ィスク制御装置と、磁気ディスクに対する書込み素子と
磁気抵抗効果型の読み取り素子とを有し前記磁気ディス
ク制御装置のリードライト回路に接続されるリードライ
トヘッドと、磁気ディスクに対するリードライトヘッド
の位置決め機構と、を更に含んで成るものであることを
特徴とするディスクドライブ装置。
【請求項５】実装基板にマイクロプロセッサとディス
クインタフェースコントローラがバスに接続されて搭載
されたプロセッサボードと、前記ディスクインタフェー
スコントローラに接続された請求項４に記載のディスク
ドライブ装置とを有し、前記ディスクドライブ装置に含
まれる前記制御回路が前記ディスクインタフェースコン
トローラに結合されて成るものであることを特徴とする
コンピュータ装置。